KR20090131190A

KR20090131190A - 표시 패널

Info

Publication number: KR20090131190A
Application number: KR1020080057043A
Authority: KR
Inventors: 정광철; 채종철; 정미혜
Original assignee: 삼성전자주식회사
Priority date: 2008-06-17
Filing date: 2008-06-17
Publication date: 2009-12-28

Abstract

표시 패널이 제공된다. 표시 패널은, 게이트 전압을 전달하는 게이트선과, 게이트선과 교차하고 제1 및 제2 데이터 전압을 각각 전달하는 제1 및 제2 데이터선과, 양단에 제1 및 제2 데이터 전압이 인가되는 제1 액정 커패시터와, 양단에 제1 및 제2 데이터 전압이 인가되는 제2 액정 커패시터를 포함한다. 여기서, 제1 및 제2 액정 커패시터와 게이트선 사이의 기생 커패시턴스를 조절함으로써 제1 및 제2 액정 커패시터에 충전되는 전압이 서로 다른 값을 가질 수 있다.

액정 표시 장치, 수평 전계, 기생 커패시터, 시인성

Description

표시 패널{Display panel}

본 발명은 표시 패널에 관한 것으로서, 더욱 상세하게는 시인성을 향상시킬 수 있는 표시 패널에 관한 것이다.

액정 표시 장치(Liquid Crystal Display Device; LCD)는 종래의 표시 장치인 CRT(Cathode Ray Tube)와 비교하여 소형, 경량화 및 대화면화의 장점을 갖고 있어, 이의 개발이 활발히 이루어지고 있다.

액정 표시 장치의 표시 패널은 박막 트랜지스터와 액정 커패시터를 포함하는 복수의 단위 화소를 이용하여 화상을 표시한다.

액정 커패시터는 화소 전극, 공통 전극, 및 화소 전극과 공통 전극 사이에 개재된 액정층을 구비한다. 표시 패널은 외부 전하를 박막 트랜지스터를 통해 화소 전극에 제공하여, 화소 전극과 공통 전극 사이의 전계를 변화시킨다. 이러한 전계의 변화를 통해 액정 분자들의 움직임이 변화하게 되고, 이를 통해 액정 분자들을 투과하는 광량이 변화되어 화상을 표시하게 된다.

이러한 액정 표시 장치는 액정 분자의 고유 특성으로 인해 전면 시인성에 비하여 측면 시인성이 떨어지는 문제점이 있다.

본 발명이 해결하고자 하는 과제는, 측면 시인성을 높일 수 있는 표시 패널을 제공하고자 하는 것이다.

본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 패널은, 게이트 전압을 전달하는 게이트선과, 상기 게이트선과 교차하고 제1 및 제2 데이터 전압을 각각 전달하는 제1 및 제2 데이터선과, 양단에 상기 제1 및 제2 데이터 전압이 인가되는 제1 액정 커패시터와, 양단에 상기 제1 및 제2 데이터 전압이 인가되는 제2 액정 커패시터를 포함한다. 여기서, 상기 제1 및 제2 액정 커패시터와 상기 게이트선 사이의 기생 커패시턴스를 조절함으로써 상기 제1 및 제2 액정 커패시터에 충전되는 전압이 서로 다른 값을 가질 수 있다.

상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 표시 패널은, 게이트 전압을 전달하는 게이트선과, 서로 맞물려서 수평 전계를 형성하는 제1 및 제2 부화소 전극과, 서로 맞물려서 수평 전계를 형성하는 제3 및 제4 부화소 전극과, 상기 게이트선과 교차하고 상기 제1 및 제3 부화소 전극에 제1 데이터 전압을 전달하는 제1 데이터선과, 상기 게이트선과 교차하고 상기 제2 및 제4 부화소 전극에 제2 데이터 전압을 전달하는 제2 데이터선을 포함한다. 여기서, 상기 제1 부화소 전극과 상기 게이트선 사이의 제1 기생 커패시터는 상기 제2 부화소 전극과 상기 게이트선 사이의 제2 기생 커패시터와 서로 다른 커패시턴스를 가질 수 있다. 또한, 상기 제3 부화소 전극과 상기 게이트선 사이의 제3 기생 커패시터는 상기 제4 부화소 전극과 상기 게이트선 사이의 제4 기생 커패시터와 서로 다른 커패시턴스를 가질 수 있다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경 우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

이하 도 1 및 도 2를 참조하며 본 발명의 제1 실시예에 따른 액정 표시 장치에 대하여 설명한다. 도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치의 블록도이다. 도 2는 도 1의 액정 표시 패널을 구성하는 한 화소를 나타내는 회로도이다.

도 1 및 도 2를 참조하면, 본 발명의 제1 실시예에 따른 액정 표시 장치는 액정 표시 패널(430), 이에 연결된 게이트 구동부(440) 및 데이터 구동부(450), 데이터 구동부(450)에 연결된 계조 전압 생성부(480), 그리고 이들을 제어하는 신호 제어부(460)를 포함한다.

액정 표시 패널(430)은 등가 회로로 볼 때 다수의 표시 신호선과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 다수의 화소(PX)를 포함한다. 여기서, 액정 표시 패널(430)은 서로 마주 보는 하부 표시판, 상부 표시판 및 이들 사이에 개재된 액정층을 포함한다.

표시 신호선은 하부 표시판에 구비되어 있으며, 게이트 신호를 전달하는 다수의 게이트선(G1-Gn)과, 데이터 신호를 전달하는 제1 데이터선(DA1-Dam) 및 제2 데이터선(DB1-DBm)을 포함한다. 게이트선(G1-Gn)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 제1 데이터선(DA1-Dam) 및 제2 데이터선(DB1-DBm)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하게 교대로 배치되어 있다.

각 화소(PX)는 해당 게이트선(G1-Gn) 및 제1 및 제2 데이터선(DA1-DAm, DB1-DBm)에 연결되어 있는 스위칭 소자들과, 이들에 연결된 액정 커패시터(liquid crystal capacitor)를 포함한다. 여기서 필요에 따라 스위칭 소자에 스토리지 커패시터(storage capacitor)를 액정 커패시터와 병렬로 연결할 수 있다.

여기서 각 화소(PX)의 스위칭 소자는 박막 트랜지스터 등으로 이루어지며, 각각 해당 게이트선(G1-Gn)에 연결되어 있는 제어 단자, 제1 데이터선(DA1-Dam) 또는 제2 데이터선(DB1-DBm)에 연결되어 있는 입력 단자, 그리고 액정 커패시터에 연결되어 있는 출력 단자를 가지는 삼단자 소자이다. 본 실시예에서는 각 화소(PX)마다 4개의 박막 트랜지스터가 구비되어 있으며, 이에 대해서는 후에 자세히 설명한다.

게이트 구동부(440)는 게이트선(G1-Gn)에 연결되어 외부로부터 하이 레벨의 게이트 신호(이를 게이트 온 전압(Von)라 한다)와 로우 레벨의 게이트 신호(이를 게이트 오프 전압(Voff)라 한다)의 조합으로 이루어진 게이트 신호를 게이트선(G1-Gn)에 인가한다. 도 1에 도시된 게이트 구동부(440)는 액정 표시 패널(430)의 한 쪽에 위치하며 모든 게이트선(G1-Gn)에 연결되어 있다. 다만 본 발명은 이에 한정되지 않으며 한 쌍의 게이트 구동부가 각각 액정 표시 패널(430)의 좌우에 위치하여 각 게이트선(G1-Gn)에 동시에 연결될 수 있다. 예를 들어, 대형 액정 표시 장치의 경우 하나의 게이트 구동부만으로는 게이트선(G1-Gn)의 끝까지 게이트 온 전압(Von) 또는 게이트 오프 전압(Voff)을 충분히 전달하기 어렵기 때문에 이와 같이 한 쌍의 게이트 구동부를 각 게이트선(G1-Gn)의 양쪽에 연결할 수 있다. 또한 이러한 게이트 구동부(440)는 액정 표시 패널(430)의 하부 표시판 상에 적어도 하나의 박막 트랜지스터로 이루어진 집적 회로(integrated circuit) 형태로 내장될 수 있 다.

계조 전압 생성부(gray voltage generator)(480)는 화소의 투과율과 관련된 계조 전압을 생성한다. 계조 전압은 각 화소에 제공되며, 공통 전압(Vcom)에 대하여 양의 값을 가지는 것과 음의 값을 가지는 것을 포함한다.

데이터 구동부(450)는 액정 표시 패널(430)의 제1 및 제2 데이터선(DA1-DAm, DB1-DBm)에 연결되어 계조 전압 생성부(480)로부터의 계조 전압, 즉 데이터 전압을 화소에 인가한다. 여기서 계조 전압 생성부(480)가 모든 계조에 대한 전압을 모두 제공하는 것이 아니라 기본 계조 전압만을 제공하는 경우, 데이터 구동부(450)는 기본 계조 전압을 분압하여 전체 계조에 대한 계조 전압을 생성하고 이 중에서 데이터 전압을 선택할 수 있다.

게이트 구동부(440) 또는 데이터 구동부(450)는 표시 신호선(G1-Gn, DA1-DAm, DB1-DBm)과 박막 트랜지스터 등과 함께 액정 표시 패널(430)에 집적될 수 있다. 이와는 달리 게이트 구동부(440) 또는 데이터 구동부(450)는 가요성 인쇄 회로 필름(flexible printed circuit film)(미도시) 위에 장착되어 테이프 캐리어 패키지(tape carrier package)의 형태로 액정 표시 패널(430)에 부착될 수도 있다.

신호 제어부(460)는 게이트 구동부(440) 및 데이터 구동부(450) 등의 동작을 제어한다.

신호 제어부(460)는 외부의 그래픽 제어기(미도시)로부터 입력 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호, 예를 들면 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등을 제공 받는다. 신호 제어부(460)의 입력 영상 신호(R, G, B)와 입력 제어 신호를 기초로 영상 신호(R, G, B)를 액정 표시 패널(430)의 동작 조건에 맞게 적절히 처리하고 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(440)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(DAT)를 데이터 구동부(450)로 내보낸다.

게이트 제어 신호(CONT1)는 게이트 구동부(440)의 동작의 시작, 즉 주사 시작을 지시하는 주사 시작 신호(STV)와 게이트 온 전압(Von)의 출력 시간을 제어하는 적어도 하나의 클록 신호를 포함한다. 게이트 제어 신호(CONT1)는 또한 게이트 온 전압(Von)의 지속 시간을 한정하는 출력 인에이블 신호(OE)를 포함할 수 있다. 여기에서 클록 신호는 선택 신호(SE)로 사용될 수 있다.

데이터 제어 신호(CONT2)는 한 묶음의 화소(PX)에 대한 데이터의 전송을 알리는 수평 동기 시작 신호(STH)와 제1 및 제2 데이터선(DA1-DAm, DB1-DBm)에 해당 데이터 전압을 인가하라는 로드 신호(LOAD) 및 데이터 클록 신호(HCLK)를 포함한다. 또한 데이터 제어 신호(CONT2)는 공통 전압(Vcom)에 대한 데이터 전압의 극성(이하 "공통 전압에 대한 데이터 전압의 극성"을 줄여 "데이터 전압의 극성"이라 함)을 반전시키는 반전 신호(RVS)를 포함할 수 있다.

신호 제어부(460)로부터의 데이터 제어 신호(CONT2)에 따라, 데이터 구동부(450)는 화소(PX)에 대한 영상 데이터(DAT)를 수신하고, 계조 전압 생성부(480)로부터의 영상 데이터(DAT)에 대응하는 계조 전압을 선택함으로써 영상 데이터(DAT)를 해당 데이터 전압으로 변환한 후, 이를 해당 제1 및 제2 데이터선(DA1- DAm, DB1-DBm)에 인가한다.

게이트 구동부(440)는 신호 제어부(460)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von)을 게이트선(G1-Gn)에 인가하여 이 게이트선(G1-Gn)에 연결된 스위칭 소자를 턴온시키며, 이에 따라 제1 및 제2 데이터선(DA1-DAm, DB1-DBm)에 인가된 데이터 전압이 턴온된 스위칭 소자를 통하여 해당 화소(PX)에 인가된다.

각 화소(PX)에 인가된 데이터 전압과 공통 전압(Vcom)의 차이는 액정 커패시터의 충전 전압, 즉 화소 전압으로서 나타난다. 액정 분자들은 화소 전압의 크기에 따라 그 배열을 달리하며 이에 따라 액정층을 통과하는 빛의 편광이 변화하고, 이는 빛의 투과율 변화로 나타난다.

본 발명의 제1 실시예에 따른 액정 표시 패널(430)의 경우, 각 화소(PX)는 한 쌍의 제1 부화소(SP1) 및 제2 부화소(SP2)로 구획된다. 제1 부화소(SP1)의 제1 액정 커패시터와 제2 부화소(SP2)의 제2 액정 커패시터에는 초기에 동일한 데이터 전압이 인가되지만, 제1 부화소(SP1)의 기생 커패시턴스와 제2 부화소(SP2)의 기생 커패시턴스를 조절하여 제1 액정 커패시터에 인가되는 데이터 전압과 제2 액정 커패시터에 인가되는 데이터 전압이 서로 다른 값을 가지도록 한다. 따라서, 한 쌍의 부화소(SP1, SP2)에 서로 다른 데이터 전압이 충전되므로, 한 화소(PX)의 감마 곡선은 한 쌍의 부화소(SP1, SP2)의 감마 곡선을 합성한 것이 된다. 기생 커패시턴스를 조절하여 각 부화소(SP1, SP2)에 충전되는 데이터 전압을 결정할 때에는, 정면에서의 합성 감마 곡선이 정면에서의 기준 감마 곡선에 가깝게 되도록 하고 측면에 서의 합성 감마 곡선이 정면에서의 기준 감마 곡선과 가장 가깝게 되도록 함으로써, 측면 시인성을 향상시킬 수 있다.

구체적으로 도 2를 참조하면, 본 발명의 제1 실시예에 따른 액정 표시 패널은, 게이트 전압을 전달하는 게이트선(Gi)과, 게이트선(Gi)에 교차하여 형성되며 데이터 전압을 전달하는 제1 및 제2 데이터선(DAj, DBj)을 포함한다. 각 화소는 제1 부화소(SP1)와 제2 부화소(SP2)로 이루어진다.

제1 부화소(SP1)는 제1 스위칭 소자(T1), 제2 스위칭 소자(T2), 제1 액정 커패시터(Clc1), 제1 스토리지 커패시터(Cst1) 및 제2 스토리지 커패시터(Cst2)를 포함한다. 제1 스위칭 소자(T1) 및 제2 스위칭 소자(T2)에 의해 제1 액정 커패시터(Clc1)의 양단에 데이터 전압이 제공됨으로써 제1 액정 커패시터(Clc1)에 데이터 전압이 충전된다. 제1 스위칭 소자(T1)와 게이트선(Gi) 사이에는 제1 기생 커패시터(Cgd1)가 존재하고, 제2 스위칭 소자(T2)와 게이트선(Gi) 사이에는 제2 기생 커패시터(Cgd2)가 존재한다.

제2 부화소(SP2)는 제3 스위칭 소자(T3), 제4 스위칭 소자(T4), 제2 액정 커패시터(Clc2), 제3 스토리지 커패시터(Cst3) 및 제4 스토리지 커패시터(Cst4)를 포함한다. 제3 스위칭 소자(T3) 및 제4 스위칭 소자(T4)에 의해 제2 액정 커패시터(Clc2)의 양단에 데이터 전압이 제공됨으로써 제2 액정 커패시터(Clc2)에 데이터 전압이 충전된다. 제3 스위칭 소자(T3)와 게이트선(Gi) 사이에는 제3 기생 커패시터(Cgd3)가 존재하고, 제4 스위칭 소자(T4)와 게이트선(Gi) 사이에는 제4 기생 커패시터(Cgd4)가 존재한다.

구체적으로, 게이트선(GLi)과 제1 데이터선(DAj)이 교차하는 지점에 제1 스위칭 소자(T1) 및 제3 스위칭 소자(T3)가 형성되고, 게이트선(GLi)과 제2 데이터선(DBj)이 교차하는 지점에 제2 스위칭 소자(T2) 및 제4 스위칭 소자(T4)가 형성된다. 여기서 제1 스위칭 소자(T1), 제2 스위칭 소자(T2), 제3 스위칭 소자(T3) 및 제4 스위칭 소자(T4)는 박막 트랜지스터로 이루어질 수 있다.

제1 스위칭 소자(T1)는 게이트선(GLi)에 접속된 제어 단자와, 제1 데이터선(DAj)에 접속된 입력 단자와, 제1 액정 커패시터(Clc1)에 접속된 출력 단자를 포함한다. 또한 제1 스위칭 소자(T1)의 출력 단자와 게이트선(Gi) 사이에는 제1 기생 커패시터(Cgd1)가 형성되고, 제1 스위칭 소자(T1)의 출력 단자와 스토리지선(SL) 사이에는 제1 스토리지 커패시터(Cst1)가 형성된다. 제2 스위칭 소자(T2)는 게이트선(GLi)에 접속된 제어 단자와, 제2 데이터선(DBj)에 접속된 입력 단자와, 제1 액정 커패시터(Clc1)에 접속된 출력 단자를 포함한다. 또한 제2 스위칭 소자(T2)의 출력 단자와 게이트선(Gi) 사이에는 제2 기생 커패시터(Cgd2)가 형성되고, 제2 스위칭 소자(T2)의 출력 단자와 스토리지선(SL) 사이에는 제2 스토리지 커패시터(Cst2)가 형성된다.

제3 스위칭 소자(T3)는 게이트선(GLi)에 접속된 제어 단자와, 제1 데이터선(DAj)에 접속된 입력 단자와, 제2 액정 커패시터(Clc2)에 접속된 출력 단자를 포함한다. 또한 제3 스위칭 소자(T3)의 출력 단자와 게이트선(Gi) 사이에는 제3 기생 커패시터(Cgd3)가 형성되고, 제3 스위칭 소자(T3)의 출력 단자와 스토리지선(SL) 사이에는 제3 스토리지 커패시터(Cst3)가 형성된다. 제4 스위칭 소자(T4)는 게이트 선(GLi)에 접속된 제어 단자와, 제2 데이터선(DBj)에 접속된 입력 단자와, 제2 액정 커패시터(Clc2)에 접속된 출력 단자를 포함한다. 또한 제4 스위칭 소자(T4)의 출력 단자와 게이트선(Gi) 사이에는 제4 기생 커패시터(Cgd4)가 형성되고, 제4 스위칭 소자(T4)의 출력 단자와 스토리지선(SL) 사이에는 제4 스토리지 커패시터(Cst4)가 형성된다.

한편, 제1 부화소(SP1)에는 제1 스위칭 소자(T1)의 출력 단자에 접속된 제1 부화소 전극, 및 제2 스위칭 소자(T2)의 출력 단자에 접속된 제2 부화소 전극이 형성되어 있고, 제2 부화소(SP2)에는 제3 스위칭 소자(T3)의 출력 단자에 접속된 제3 부화소 전극, 및 제4 스위칭 소자(T4)의 출력 단자에 접속된 제4 부화소 전극이 형성되어 있다. 따라서 액정 표시 패널을 구성하는 각 화소마다 제1 부화소 전극, 제2 부화소 전극, 제3 부화소 전극 및 제4 부화소 전극으로 이루어진 화소 전극이 형성되어 있다. 그리고 제1 스위칭 소자(T1), 제2 스위칭 소자(T2), 제3 스위칭 소자(T3) 및 제4 스위칭 소자(T4)가 형성된 하부 표시판과, 이에 대향하는 상부 표시판과, 이들 표시판 사이에 개재된 액정층에 의해 본 발명의 액정 표시 패널이 구성된다.

제1 액정 커패시터(Clc1)는 제1 스위칭 소자(T1)의 출력 단자, 제2 스위칭 소자(T2)의 출력 단자, 및 이들 사이에 개재된 액정 물질로 이루어진다. 여기서 액정층에 포함된 액정 물질은 제1 액정 커패시터(Clc1)의 유전체로서 작용한다. 제1 스토리지 커패시터(Cst1)는 제1 스위칭 소자(T1)의 출력 단자, 하부 표시판에 형성된 스토리지선(SL), 및 이들 사이에 개재된 유전 물질로 이루어진다. 제2 스토리지 커패시터(Cst2)는 제2 스위칭 소자(T2)의 출력 단자, 하부 표시판에 형성된 스토리지선(SL), 및 이들 사이에 개재된 유전 물질로 이루어진다.

제2 액정 커패시터(Clc2)는 제3 스위칭 소자(T3)의 출력 단자, 제4 스위칭 소자(T4)의 출력 단자, 및 이들 사이에 개재된 액정 물질로 이루어진다. 여기서 액정층에 포함된 액정 물질은 제2 액정 커패시터(Clc2)의 유전체로서 작용한다. 제3 스토리지 커패시터(Cst3)는 제3 스위칭 소자(T3)의 출력 단자, 하부 표시판에 형성된 스토리지선(SL), 및 이들 사이에 개재된 유전 물질로 이루어진다. 제4 스토리지 커패시터(Cst4)는 제4 스위칭 소자(T4)의 출력 단자, 하부 표시판에 형성된 스토리지선(SL), 및 이들 사이에 개재된 유전 물질로 이루어진다.

제1 스위칭 소자(T1)의 제어 단자는 게이트선(Gi)에 접속되어 있으므로, 제1 기생 커패시터(Cgd1)는 제1 스위칭 소자(T1)의 제어 단자와 출력 단자 사이에서 형성된다. 즉, 제1 기생 커패시터(Cgd1)는 제1 스위칭 소자(T1)의 제어 단자(즉, 게이트 전극)과 출력 단자(즉, 드레인 전극)의 중첩 영역에서 형성된다. 또한 제2 스위칭 소자(T2)의 제어 단자는 게이트선(Gi)에 접속되어 있으므로, 제2 기생 커패시터(Cgd2)는 제2 스위칭 소자(T2)의 제어 단자와 출력 단자 사이에서 형성된다. 즉, 제2 기생 커패시터(Cgd2)는 제2 스위칭 소자(T2)의 제어 단자(즉, 게이트 전극)과 출력 단자(즉, 드레인 전극)의 중첩 영역에서 형성된다. 또한 제3 스위칭 소자(T3)의 제어 단자는 게이트선(Gi)에 접속되어 있으므로, 제3 기생 커패시터(Cgd3)는 제3 스위칭 소자(T3)의 제어 단자와 출력 단자 사이에서 형성된다. 즉, 제3 기생 커패시터(Cgd3)는 제3 스위칭 소자(T3)의 제어 단자(즉, 게이트 전극)과 출력 단자 (즉, 드레인 전극)의 중첩 영역에서 형성된다. 또한 제4 스위칭 소자(T4)의 제어 단자는 게이트선(Gi)에 접속되어 있으므로, 제4 기생 커패시터(Cgd4)는 제4 스위칭 소자(T4)의 제어 단자와 출력 단자 사이에서 형성된다. 즉, 제4 기생 커패시터(Cgd4)는 제4 스위칭 소자(T4)의 제어 단자(즉, 게이트 전극)과 출력 단자(즉, 드레인 전극)의 중첩 영역에서 형성된다.

제1 기생 커패시터(Cgd1) 및 제2 기생 커패시터(Cgd2)는 제1 액정 커패시터(Clc1)에 충전된 데이터 전압(또는 전하량)을 변화시킨다. 구체적으로, 게이트선(Gi)에 인가되는 전압이 게이트 온 전압(Von)에서 게이트 오프 전압(Voff)으로 전환될 때, 다시 말해 제1 스위칭 소자(T1) 및 제2 스위칭 소자(T2)가 온(on) 상태에서 오프(off) 상태로 전환될 때, 제1 스위칭 소자(T1) 및 제2 스위칭 소자(T2)의 제어 단자와 출력 단자 사이의 제1 기생 커패시터(Cgd1) 및 제2 기생 커패시터(Cgd2)에 의한 커플링(coupling) 현상에 의해 제1 액정 커패시터(Clc1)의 양단에 인가된 데이터 전압이 낮아지게 된다. 이와 같이 커플링 현상에 의한 데이터 전압의 변화량을 킥백 전압(Vp)이라고 한다.

마찬가지로, 커플링 현상에 의해 제3 기생 커패시터(Cgd3) 및 제4 기생 커패시터(Cgd4)는 제2 액정 커패시터(Clc2)에 충전된 데이터 전압(또는 전하량)을 변화시킨다.

일반적으로 기생 커패시터의 커패시턴스를 Ccgd라고 하고, 액정 커패시터의 커패시턴스를 Cclc라고 하고, 스토리지 커패시터의 커패시턴스를 Ccst라고 하고, 게이트선에 제공되는 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 차를 Vg라 고 할 경우 킥백 전압은 하기 수학식 1과 같다.

[수학식 1]

수학식 1에서와 같이 액정 커패시터의 커패시턴스(Cclc)와 스토리지 커패시터의 커패시턴스(Ccts)가 일정할 경우 킥백 전압(Vp)은 기생 커패시터의 커패시턴스(Ccgd)에 따라 그 값이 변화한다. 즉, 기생 커패시터의 커패시턴스(Ccgd)가 증가할수록 킥백 전압(Vp)도 증가한다. 즉, 기생 커패시터의 커패시턴스(Ccgd)가 증가할수록 액정 커패시터에 충전된 전압(전하량)이 낮아짐을 의미한다.

본 실시예에서는 제1 기생 커패시터(Cgd1), 제2 기생 커패시터(Cgd2), 제3 기생 커패시터(Cgd3) 및 제4 기생 커패시터(Cgd4)의 커패시턴스를 변화시켜 제1 액정 커패시터(Clc1) 및 제2 액정 커패시터(Clc2)에 충전되는 데이터 전압의 크기를 변화시킨다.

게이트선(Gi)에 게이트 온 전압(Von)이 인가되는 동안, 제1 데이터선(DAj)을 통하여 제1 데이터 전압(Va)이 인가되고, 제2 데이터선(DBj)을 통하여 제2 데이터 전압(Vb)이 인가되는 경우를 예로 들어 설명한다. 제1 기생 커패시터(Cgd1)의 커패시턴스를 Ccgd1이라고 하고, 제2 기생 커패시터(Cgd2)의 커패시턴스를 Ccgd2라고 하고, 제3 기생 커패시터(Cgd3)의 커패시턴스를 Ccgd3이라고 하고, 제4 기생 커패시터(Cgd4)의 커패시턴스를 Ccgd4라고 하고, 제1 액정 커패시터(Clc1)의 커패시턴스를 Cclc1이라고 하고, 제2 액정 커패시터(Clc2)의 커패시턴스를 Cclc2이라고 하 고, 제1 스토리지 커패시터(Cst1)의 커패시턴스를 Ccst1이라고 하고, 제2 스토리지 커패시터(Cst2)의 커패시턴스를 Ccst2라고 하고, 제3 스토리지 커패시터(Cst3)의 커패시턴스를 Ccst3이라고 하고, 제4 스토리지 커패시터(Cst4)의 커패시턴스를 Ccst4라고 한다.

제1 액정 커패시터(Clc1)의 일 단자, 즉 제1 스위칭 소자(T1)의 출력 단자(노드 P)에 충전되는 전압(V1)은 다음의 수학식 2를 만족한다. 여기서, 제1 기생 커패시터(Cgd1)에 의한 제1 킥백 전압을 Vp1이라 한다.

[수학식 2]

또한, 제1 액정 커패시터(Clc1)의 타 단자, 즉 제2 스위칭 소자(T2)의 출력 단자(노드 Q)에 충전되는 전압(V2)은 다음의 수학식 3을 만족한다. 여기서, 제2 기생 커패시터(Cgd2)에 의한 제2 킥백 전압을 Vp2라 한다.

[수학식 3]

따라서 제1 액정 커패시터(Clc1)에 충전되는 데이터 전압(Vd1)은 다음의 수학식 4를 만족한다. 여기서, 제1 데이터 전압(Va)이 제2 데이터 전압(Vb)보다 큰 경우를 가정한다.

[수학식 4]

Vd1 = V1 - V2 = Va - Vb - (Vp1 - Vp2)

제2 액정 커패시터(Clc2)의 일 단자, 즉 제3 스위칭 소자(T3)의 출력 단자(노드 R)에 충전되는 전압(V3)은 다음의 수학식 5를 만족한다. 여기서, 제3 기생 커패시터(Cgd3)에 의한 제3 킥백 전압을 Vp3이라 한다.

[수학식 5]

또한, 제2 액정 커패시터(Clc2)의 타 단자, 즉 제4 스위칭 소자(T4)의 출력 단자(노드 S)에 충전되는 전압(V4)은 다음의 수학식 6을 만족한다. 여기서, 제4 기생 커패시터(Cgd4)에 의한 제4 킥백 전압을 Vp4라 한다.

[수학식 6]

따라서, 제2 액정 커패시터(Clc2)에 충전되는 데이터 전압(Vd2)은 다음의 수학식 7을 만족한다. 여기서, 제1 데이터 전압(Va)이 제2 데이터 전압(Vb)보다 큰 경우를 가정한다.

[수학식 7]

Vd2 = V3 - V4 = Va - Vb - (Vp3 - Vp4)

여기서, Cclc1, Cclc2, Ccst1, Ccst2, Ccst3, 및 Ccst4가 일정한 값을 가지는 경우, Ccgd1, Ccgd2, Ccgd3, 및 Ccgd4가 증가할수록 제1 킥백 전압(Vp1), 제2 킥백 전압(Vp2), 제3 킥백 전압(Vp3) 및 제4 킥백 전압(Vp4)은 증가한다.

이에 본 실시예에서는 Ccgd1, Ccgd2, Ccgd3, 및 Ccgd4를 변화시켜 제1 킥백 전압(Vp1), 제2 킥백 전압(Vp2), 제3 킥백 전압(Vp3) 및 제4 킥백 전압(Vp4)을 변화시킨다. 이때, 제1 기생 커패시터(Cgd1)의 커패시턴스(Ccgd1)와, 제2 기생 커패시터(Cgd2)의 커패시턴스(Ccgd2)는 서로 다른 값을 가지는 것이 바람직하다. 또한, 제3 기생 커패시터(Cgd3)의 커패시턴스(Ccgd3)와, 제4 기생 커패시터(Cgd4)의 커패시턴스(Ccgd4)는 서로 다른 값을 가지는 것이 바람직하다. Ccgd1이 Ccgd2보다 큰 값을 가지는 경우, Ccgd3은 Ccgd4보다 작은 값을 가지는 것이 바람직하다. 이와 반대로, Ccgd1이 Ccgd2보다 작은 값을 가지는 경우, Ccgd3은 Ccgd4보다 큰 값을 가지는 것이 바람직하다.

예를 들어, 제1 데이터선(DAj)을 통하여 인가되는 제1 데이터 전압(Va)이 7 V이고, 제2 데이터선(DBj)을 통하여 인가되는 제2 데이터 전압(Vb)이 -7 V이고, 제1 킥백 전압(Vp1) 및 제4 킥백 전압(Vp4)이 1 V이고, 제2 킥백 전압(Vp2) 및 제3 킥백 전압(Vp3)이 0.5 V인 경우, 노드 P에 인가되는 전압(V1)은 6 V이고, 노드 Q에 인가되는 전압(V2)는 -7.5 V이고, 노드 R에 인가되는 전압(V3)은 6.5 V이고, 노드 S에 인가되는 전압(V4)는 -8 V이다. 따라서, 제1 액정 커패시터(Clc1)에 충전되는 데이터 전압(Vd1)은 13.5 V이고, 제2 액정 커패시터(Clc2)에 충전되는 데이터 전압(Vd2)는 14.5 V이다. 제1 액정 커패시터(Clc1)를 포함하는 제1 부화소(SP1)는 저계조를 표현하고, 제2 액정 커패시터(Clc2)를 포함하는 제2 부화소(SP2)는 고계조를 표현하게 된다.

이와 같이 Ccgd1, Ccgd2, Ccgd3, 및 Ccgd4를 변화시킴으로써 제1 액정 커패시터(Clc1) 및 제2 액정 커패시터(Clc2)에 제공되는 데이터 전압을 변화시킬 수 있다. 즉, 제1 데이터선(DAj) 및 제2 데이터선(DBj)을 통하여 제1 액정 커패시터(Clc1) 및 제2 액정 커패시터(Clc2) 각각의 양단에 일정한 크기의 데이터 전압을 인가하더라고, 제1 액정 커패시터(Clc1)에 충전되는 전압은 제2 액정 커패시터(Clc2)에 충전되는 전압과 상이한 값을 가질 수 있다. 이와 같이 제1 부화소(SP1) 및 제2 부화소(SP2) 각각의 제1 액정 커패시터(Clc1) 및 제2 액정 커패시터(Clc2) 각각에 충전되는 전압을 달리함으로써, 제1 부화소(SP1) 및 제2 부화소(SP2) 중 하나는 고계조를 표현하고, 다른 하나는 저계조를 표현할 수 있다. 따라서, 고계조와 저계조를 단위 화소 내에서 표현함으로써 액정 표시 패널의 시인성, 특히 측면 시인성을 향상시킬 수 있다.

예를 들어, 제1 기생 커패시터(Cgd1)의 커패시턴스(Ccgd1)는 제2 기생 커패시터(Cgd2)의 커패시턴스(Ccgd2)보다 1.1 내지 10배, 바람직하게는 2 내지 6배 클 수 있다. 그리고, 제4 기생 커패시터(Cgd4)의 커패시턴스(Ccgd4)는 제3 기생 커패시터(Cgd3)의 커패시턴스(Ccgd3)보다 1.1 내지 10배, 바람직하게는 2 내지 6배 클 수 있다. 상술한 범위 보다 작을 경우에는 제1 기생 커패시터(Cgd1) 및 제2 기생 커패시터(Cgd2)에 의한 킥백 전압의 차가 줄어 들고, 제3 기생 커패시터(Cgd3) 및 제4 기생 커패시터(Cgd4)에 의한 킥백 전압의 차가 줄어 들게 된다. 이로 인해 제1 부화소(SP1) 및 제2 부화소(SP2) 간의 계조 차가 나타나지 않게 된다. 또한, 상술한 범위 보다 클 경우에는 제1 기생 커패시터(Cgd1) 및 제2 기생 커패시터(Cgd2)에 의한 킥백 전압의 차가 매우 커지고, 제3 기생 커패시터(Cgd3) 및 제4 기생 커패시터(Cgd4)에 의한 킥백 전압의 차가 매우 커지게 된다. 이로 인해 제1 부화소(SP1) 및 제2 부화소(SP2) 간의 계조 차가 너무 커져서, 단위 화소가 목표하는 기준 계조와 다른 계조를 갖게 된다.

도 3은 본 발명의 일 실시예에 따른 액정 표시 패널에 있어서 계조 변화에 따른 투과율을 나타낸 그래프이다. 도 3은 제1 부화소를 구성하는 제1 부화소 전극 및 제2 부화소 전극의 면적합과, 제2 부화소를 구성하는 제3 부화소 전극 및 제4 부화소 전극의 면적합이 동일하고, 제1 액정 커패시터에 충전되는 데이터 전압과 제2 액정 커패시터에 충전되는 데이터 전압의 차가 0.8 V인 경우에 계조 변화에 따른 투과율을 측정한 그래프이다. 도 3에 도시된 바와 같이, 측면에서의 투과율이 정면에서의 투과율과 유사한 값을 가지므로, 측면 시인성이 향상됨을 알 수 있다.

한편, 본 실시예에서는 상황에 따라 제1 액정 커패시터(Clc1)와 제2 액정 커패시터(Clc2)가 고 계조와 저 계조를 번갈아 가며 표시한다. 예를 들어, 제1 데이터선(DAj)을 통하여 인가되는 제1 데이터 전압(Va)이 -7 V이고, 제2 데이터선(DBj)을 통하여 인가되는 제2 데이터 전압(Vb)이 7 V이고, 제1 킥백 전압(Vp1) 및 제4 킥백 전압(Vp4)이 1 V이고, 제2 킥백 전압(Vp2) 및 제3 킥백 전압(Vp3)이 0.5 V인 경우, 노드 P에 인가되는 전압(V1)은 -8 V이고, 노드 Q에 인가되는 전압(V2)는 6.5 V이고, 노드 R에 인가되는 전압(V3)은 -7.5 V이고, 노드 S에 인가되는 전압(V4)는 6 V이다. 따라서, 제1 액정 커패시터(Clc1)에 충전되는 데이터 전압(Vd1)은 14.5 V이고, 제2 액정 커패시터(Clc2)에 충전되는 데이터 전압(Vd2)는 13.5 V이다. 제1 액정 커패시터(Clc1)를 포함하는 제1 부화소(SP1)는 고계조를 표시하고, 제2 액정 커패시터(Clc2)를 포함하는 제2 부화소(SP2)는 저계조를 표시하게 된다.

이와 같은 계조 표현의 변화는 매 프레임 또는 복수의 프레임 마다 반복된다. 즉, 첫번째 프레임에서는 제1 액정 커패시터(Clc1)가 고 계조를 표현하고, 제2 액정 커패시터(Clc2)가 저 계조를 표현한다. 이어서 두번째 프레임에서는 제1 액정 커패시터(Clc1)가 저 계조를 표현하고, 제2 액정 커패시터(Clc2)가 고 계조를 표현한다.

이와 같이 제1 액정 커패시터(Clc1) 및 제2 액정 커패시터(Clc2)가 고 계조와 저 계조를 번갈아 표현하기 때문에, 제1 액정 커패시터(Clc1)의 커패시턴스와 제2 액정 커패시터(Clc2)의 커패시턴스는 약 10% 이하의 차이를 가질 수 있고, 바람직하게는 실질적으로 동일한 값을 가진다. 이를 위하여 제1 부화소 전극과 제2 부화소 전극이 서로 대향하는 면적은 제3 부화소 전극과 제4 부화소 전극이 서로 대향하는 면적과 약 10% 이하의 차이를 가질 수 있고, 바람직하게는 실질적으로 동일한 값을 가진다. 또한, 제1 기생 커패시터(Cgd1)의 커패시턴스와 제4 기생 커패시터(Cgd4)의 커패시턴스는 약 10% 이하의 차이를 가지거나 실질적으로 동일하고, 제2 기생 커패시터(Cgd2)의 커패시턴스와 제3 기생 커패시터(Cgd3)의 커패시턴스는 약 10% 이하의 차이를 가지거나 실질적으로 동일한 것이 바람직하다. 나아가, 제1 액정 커패시터(Clc1) 및 제2 액정 커패시터(Clc2)가 고 계조와 저 계조를 번갈아 표현하는 경우, 단위 화소의 밝기를 일정하게 유지하기 위해서 제1 부화소(SP1)를 구성하는 제1 부화소 전극 및 제2 부화소 전극의 면적합과, 제2 부화소(SP2)를 구 성하는 제3 부화소 전극 및 제4 부화소 전극의 면적합은 약 10% 이하의 차이를 가지거나 실질적으로 동일한 것이 바람직하다. 상기 약 10% 이하의 차이는 오차 범위에 속한 것으로서, 이하 동일함이란 오차 범위(약 10%이하) 내에서 동일함을 지칭한다.

이하 도 4 및 도 5를 참조하여 본 발명의 제1 실시예에 따른 액정 표시 패널을 자세히 설명한다. 도 4는 본 발명의 제1 실시예에 따른 액정 표시 패널의 하부 표시판의 배치도이고, 도 5는 도 4의 하부 표시판 중 스위칭 소자들을 확대한 배치도이다.

본 실시예에 따른 액정 표시 패널은 박막 트랜지스터 어레이(thin film transistor array)가 형성된 하부 표시판, 이에 대향하는 상부 표시판, 및 이들 사이에 개재된 액정층을 포함한다.

먼저 도 4 및 도 5를 참조하여 하부 표시판을 설명하면, 투명한 유리 등으로 이루어진 절연 기판(미도시) 위에 주로 가로 방향으로 뻗어 있고 게이트 신호를 전달하는 게이트선(522)이 형성되어 있다. 게이트선(522)은 하나의 화소에 대하여 하나씩 할당되어 있다. 그리고, 게이트선(522)에는 돌출한 네 쌍의 제1 내지 제4 게이트 전극(526a, 526b, 526c, 526d)이 형성되어 있다. 제1 게이트 전극(526a)과 제3 게이트 전극(526c)은 제1 데이터선(562a)과의 교차 영역에 형성되고, 제2 게이트 전극(562b)과 제4 게이트 전극(562d)은 제2 데이터선(562b)과의 교차 영역에 형성된다. 이러한 게이트선(522)과 제1 내지 제4 게이트 전극(526a, 526b, 526c, 526d)을 게이트 배선이라 한다.

또한 절연 기판 위에는 화소 영역을 가로질러 게이트선(522)과 실질적으로 평행하게 가로 방향으로 뻗어 있는 스토리지선(storage line)(528)이 형성되어 있다. 스토리지선(528)은 화소 전극(582a, 582b, 582c, 582d)과 중첩되어 화소의 전하 보존 능력을 향상시키는 스토리지 커패시터(storage capacitor)를 형성한다. 본 실시예에서 스토리지선(528)은 게이트선(522)을 중심으로 양측에 배치되어 있으나 서로 전기적으로 연결되어 있으며, 스토리지선(528)의 모양 및 배치는 여러 형태로 변형될 수 있다.

게이트 배선(22, 526a, 526b, 526c, 526d)과 스토리지선(528)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어질 수 있다. 또한, 게이트 배선(22, 526a, 526b, 526c, 526d)과 스토리지선(528)은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선(22, 526a, 526b, 526c, 526d)과 스토리지선(528)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다 만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22, 526a, 526b, 526c, 526d)과 스토리지선(528)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.

게이트선(522) 및 스토리지선(528) 위에는 질화규소(SiNx) 등으로 이루어진 게이트 절연막(미도시)이 형성되어 있다.

게이트 절연막 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 또는 다결정 규소 등으로 이루어진 네 쌍의 반도체층(540a, 540b, 540c, 540d)이 형성되어 있다. 제1 반도체층(540a)은 제1 게이트 전극(526a)과 중첩되고, 제2 반도체층(540b)은 제2 게이트 전극(562b)과 중첩되고, 제3 반도체층(540c)은 제3 게이트 전극(526c)과 중첩되고, 제4 반도체층(540d)은 제4 게이트 전극(562d)과 중첩된다. 반도체층(540a, 540b, 540c, 540d)은 섬형(island shape), 선형(line shape) 등과 같이 다양한 형상을 가질 수 있으며, 예를 들어 본 실시예에서와 같이 섬형으로 형성될 수 있다.

각 반도체층(540a, 540b, 540c, 540d)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 등의 물질로 만들어진 오믹 콘택층(ohmic contact layer)(미도시)이 형성되어 있다. 오믹 콘택층은 쌍(pair)을 이루어 반도체층(540a, 540b, 540c, 540d) 위에 위치한다.

오믹 콘택층 및 게이트 절연막 위에는 한 쌍의 제1 및 제2 데이터선(562a, 562b)과, 제1 데이터선(562a)에 대응하는 제1 드레인 전극(566a) 및 제3 드레인 전극(566c)과, 제2 데이터선(562b)에 대응하는 제2 드레인 전극(566b) 및 제4 드레인 전극(566d)이 형성되어 있다.

제1 및 제2 데이터선(562a, 562b)은 주로 세로 방향으로 뻗어 게이트선(522) 및 스토리지선(528)과 교차하며 데이터 전압을 전달한다. 제1 데이터선(562a)에는 제1 및 제3 드레인 전극(566a, 566c)을 향하여 각각 뻗은 제1 및 제3 소스 전극(565a, 565c)이 형성되어 있다. 제2 데이터선(562b)에는 제2 및 제4 드레인 전극(566b, 566d)을 향하여 각각 뻗은 제2 및 제4 소스 전극(565b, 565d)이 형성되어 있다. 도 4에 도시된 바와 같이, 하나의 화소가 제1 및 제2 부화소로 분할되고, 제1 데이터선(562a) 및 제2 데이터선(562b)은 제1 부화소를 구성하는 제1 부화소 전극(582a) 및 제2 부화소 전극(582b)에 각각 극성이 다른 데이터 전압을 전달한다. 또한, 제1 데이터선(562a) 및 제2 데이터선(562b)은 제2 부화소를 구성하는 제3 부화소 전극(582c) 및 제4 부화소 전극(582d)에 각각 극성이 다른 데이터 전압을 전달한다.

이러한 제1 및 제2 데이터선(562a, 562b)과, 제1 내지 제4 소스 전극(565a - 565d)과, 제1 내지 제4 드레인 전극(566a - 566d)을 데이터 배선이라고 한다.

데이터 배선(562a, 562b, 565a - 565d, 566a - 566d)은 크롬, 몰리브덴 계열의 금속, 탄탈륨 및 티타늄 등 내화성 금속으로 이루어지는 것이 바람직하며, 내화성 금속 따위의 하부막(미도시)과 그 위에 위치한 저저항 물질 상부막(미도시)으로 이루어진 다층막 구조를 가질 수 있다. 다층막 구조의 예로는 앞서 설명한 크롬 하부막과 알루미늄 상부막 또는 알루미늄 하부막과 몰리브덴 상부막의 이중막 외에도 몰리브덴막-알루미늄막-몰리브덴막의 삼중막을 들 수 있다.

제1 내지 제4 소스 전극(565a - 565d)은 각각 반도체층(540a, 540b, 540c, 540d)과 적어도 일부분이 중첩되고, 제1 내지 제4 드레인 전극(566a - 566d)은 각각 게이트 전극(526a, 526b, 526c, 526d)을 중심으로 제1 내지 제4 소스 전극(565a - 565d)과 대향하며 반도체층(540a, 540b, 540c, 540d)과 적어도 일부분이 중첩된다. 여기서, 앞서 언급한 오믹 콘택층은 그 하부의 반도체층(540a, 540b, 540c, 540d)과, 그 상부의 제1 내지 제4 소스 전극(565a - 565d) 및 제1 내지 제4 드레인 전극(566a - 566d) 사이에 존재하며 접촉 저항을 낮추어 주는 역할을 한다.

데이터 배선(562a, 562b, 565a - 565d, 566a - 566d)과 노출된 반도체층(540a, 540b, 540c, 540d) 위에는 보호막(passivation layer)(미도시)이 형성되어 있다. 보호막은 질화규소 또는 산화규소로 이루어진 무기물, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기물 또는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 이루어진다. 또한, 보호막은 유기막의 우수한 특성을 살리면서도 노출된 반도체층(540a, 540b, 540c, 540d) 부분을 보호하기 위하여 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다. 나아가 보호막으로는 적색, 녹색 또는 청색의 컬러필터층이 사용될 수도 있다.

보호막 상에는 제1 내지 제4 콘택홀(576a - 576d)을 통하여 각각 제1 내지 제4 드레인 전극(566a - 566d)과 전기적으로 연결된 제1 내지 제4 부화소 전극(582a - 582d)이 형성되어 있다. 여기서, 제1 내지 제4 부화소 전극(582a - 582d)은 ITO 또는 IZO 따위의 투명 도전체 또는 알루미늄 따위의 반사성 도전체로 이루어진다. 이러한 제1 내지 제4 부화소 전극(582a - 582d)은 한 화소에 대한 화 소 전극을 구성한다.

한편 도 2 및 도 4를 참조하면, 제1 액정 커패시터(Clc1)는 제1 부화소 전극(582a)과 제2 부화소 전극(582b)을 양 단자로 하고, 제1 스위칭 소자(T1) 및 제2 스위칭 소자(T2)가 턴 오프된 후에도 제1 액정 커패시터(Clc1)의 전하 보존 능력을 향상시키기 위하여 제1 및 제2 스토리지 커패시터(Cst1, Cst2)가 형성될 수 있다. 이 때, 제1 스토리지 커패시터(Cst1)는 스토리지선(528)을 제1 부화소 전극(582a) 또는 이에 연결되어 있는 제1 드레인 전극(566a)에 중첩시킴으로써 형성되고, 제2 스토리지 커패시터(Cst2)는 스토리지선(528)을 제2 부화소 전극(582b) 또는 이에 연결되어 있는 제2 드레인 전극(566b)에 중첩시킴으로써 형성될 수 있다.

제1 내지 제4 부화소 전극(582a - 582d)은 각각 제1 내지 제4 콘택홀(576a - 576d)을 통하여 제1 내지 제4 드레인 전극(566a - 566d)과 물리적·전기적으로 연결되어 제1 내지 제4 드레인 전극(566a - 566d)으로부터 데이터 전압을 인가 받는다. 제1 부화소 전극(582a) 및 제3 부화소 전극(582c)에는 제1 데이터선(562a)으로부터 동일한 제1 데이터 전압이 인가되고, 제2 부화소 전극(582b) 및 제4 부화소 전극(582d)에는 제2 데이터선(562b)으로부터 동일한 제2 데이터 전압이 인가된다. 제1 데이터 전압과 제2 데이터 전압은 공통 전압에 대하여 서로 반대 극성을 가지는 것이 바람직하다.

제1 데이터 전압이 인가된 제1 부화소 전극(582a)과 제2 데이터 전압이 인가된 제2 부화소 전극(582b) 사이에 수평 전계가 형성되어, 제1 부화소 전극(582a) 및 제2 부화소 전극(582b) 상부에 위치하는 액정 분자들의 배열이 결정된다. 또한, 제1 데이터 전압이 인가된 제3 부화소 전극(582c)과 제2 데이터 전압이 인가된 제4 부화소 전극(582d) 사이에 수평 전계가 형성되어, 제3 부화소 전극(582c) 및 제4 부화소 전극(582d) 상부에 위치하는 액정 분자들의 배열이 결정된다.

게이트선(522)을 중심으로 상부에 제1 부화소 전극(582a) 및 제2 부화소 전극(582b)이 배치되고, 하부에 제3 부화소 전극(582c) 및 제4 부화소 전극(582d)이 배치된다. 제1 부화소 전극(582a)은 제1 방향으로 나란히 뻗은 제1 스트라이프(A)와 이를 연결하는 연결부로 이루어져 있고, 제2 부화소 전극(582b)은 제1 방향으로 나란히 뻗은 제2 스트라이프(B)와 이를 연결하는 연결부로 이루어져 있다. 제1 부화소 전극(582a) 및 제2 부화소 전극(582b)은 소정의 간극(gap)을 사이에 두고 크로스 핑거(cross finger) 형상으로 서로 맞물려 있으며 서로 전기적으로 분리되어 있다. 제3 부화소 전극(582c)은 제2 방향으로 나란히 뻗은 제3 스트라이프(C)와 이를 연결하는 연결부로 이루어져 있고, 제4 부화소 전극(582d)은 제2 방향으로 나란히 뻗은 제4 스트라이프(D)와 이를 연결하는 연결부로 이루어져 있다. 제3 부화소 전극(582c) 및 제4 부화소 전극(582d)은 소정의 간극(gap)을 사이에 두고 크로스 핑거(cross finger) 형상으로 서로 맞물려 있으며 서로 전기적으로 분리되어 있다. 여기서, 제1 방향은 게이트선(522)과 약 45도 또는 -45도를 이루고, 제2 방향은 제1 방향과 실질적으로 수직을 이루는 것이 바람직하다.

반전구동에 있어서 액정 표시 패널의 휘도를 일정하게 유지하기 위하여 제1 부화소 전극(582a)과 제2 부화소 전극(582b)이 서로 대향하는 면적은 제3 부화소 전극(582c)과 제4 부화소 전극(582d)이 서로 대향하는 면적과 실질적으로 동일하게 할 수 있다. 또한, 제1 부화소 전극(582a)과 제2 부화소 전극(582b)의 면적합은 제3 부화소 전극(582c)과 제4 부화소 전극(582d)의 면적합과 동일하게 할 수 있다.

본 실시예에서는 도 2 및 도 5에 도시된 바와 같이 제2 스위칭 소자(T2)를 구성하는 제2 게이트 전극(562b)과 제2 드레인 전극(566b) 간의 중첩 면적이 제1 스위칭 소자(T1)를 구성하는 제1 게이트 전극(526a)과 제1 드레인 전극(566a) 간의 중첩 면적 보다 작은 것이 바람직하다. 예를 들어, 제2 게이트 전극(562b)과 제2 드레인 전극(566b) 간의 중첩 면적과, 제1 게이트 전극(526a)과 제1 드레인 전극(566a) 간의 중첩 면적의 비율은 1:1.1 내지 1:10 일 수 있다. 바람직하게는 상기 중첩 면적의 비율은 1:2 내지 1:6 일 수 있다. 나아가, 제1 및 제2 게이트 전극(526a, 526b)과 중첩하는 제1 및 제2 드레인 전극(566a, 566b)이 선형(line shape)인 경우, 상기 중첩 면적의 비율은 제1 및 제2 드레인 전극(566a, 566b)의 폭의 비율과 일치한다. 즉, 제2 드레인 전극(566b)의 폭(D2)와 제1 드레인 전극(566a)의 폭(D1)의 비율은 1:1.1 내지 1:10 일 수 있으며, 바람직하게는 1:2 내지 1:6 일 수 있다.

또한, 제3 스위칭 소자(T3)를 구성하는 제3 게이트 전극(526c)과 제3 드레인 전극(566c) 간의 중첩 면적이 제4 스위칭 소자(T4)를 구성하는 제4 게이트 전극(562d)과 제4 드레인 전극(566d) 간의 중첩 면적 보다 작은 것이 바람직하다. 예를 들어, 제3 게이트 전극(526c)과 제3 드레인 전극(566c) 간의 중첩 면적과, 제4 게이트 전극(562d)과 제4 드레인 전극(566d) 간의 중첩 면적의 비율은 1:1.1 내지 1:10 일 수 있다. 바람직하게는 상기 중첩 면적의 비율은 1:2 내지 1:6 일 수 있 다. 나아가, 제3 및 제4 게이트 전극(526c, 526d)과 중첩하는 제3 및 제4 드레인 전극(566c, 566d)이 선형(line shape)인 경우, 상기 중첩 면적의 비율은 제3 및 제4 드레인 전극(566c, 566d)의 폭의 비율과 일치한다. 즉, 제3 드레인 전극(566c)의 폭(D3)와 제4 드레인 전극(566d)의 폭(D4)의 비율은 1:1.1 내지 1:10 일 수 있으며, 바람직하게는 1:2 내지 1:6 일 수 있다.

이와 같이 제1 및 제2 스위칭 소자(T1, T2)의 게이트 전극(526a, 526b)과 드레인 전극(566a, 566b) 간의 중첩 면적의 비율을 조절하여 제1 및 제2 스위칭 소자(T1, T2)에 의한 제1 및 제2 기생 커패시터(Cgd1, Cgd2)의 커패시턴스를 다르게 할 수 있다. 또한, 제3 및 제4 스위칭 소자(T3, T4)의 게이트 전극(526c, 526d)과 드레인 전극(566c, 566d) 간의 중첩 면적의 비율을 조절하여 제3 및 제4 스위칭 소자(T3, T4)에 의한 제3 및 제4 기생 커패시터(Cgd3, Cgd4)의 커패시턴스를 다르게 할 수 있다.

상기와 같은 중첩 면적의 비율을 유지하는 경우, 제1 기생 커패시터(Cgd1)의 제1 커패시턴스가 제2 기생 커패시터(Cgd2)의 제2 커패시턴스 보다 1.1 내지 10배 크게 할 수 있고, 제4 기생 커패시터(Cgd4)의 제4 커패시턴스가 제3 기생 커패시터(Cgd3)의 제3 커패시턴스 보다 1.1 내지 10배 크게 할 수 있다. 이는 앞서 언급 한 바와 같이 커패시터의 커패시턴스는 두 단자의 중첩 면적에 비례하기 때문이다.

또한, 제1 부화소(SP1) 및 제2 부화소(SP2)에 고계조 및 저계조가 교대로 표현되는데 표시 품질을 향상시키기 위하여, 제1 게이트 전극(526a)과 제1 드레인 전극(566a) 간의 중첩 면적은, 제4 게이트 전극(562d)과 제4 드레인 전극(566d) 간의 중첩 면적과 실질적으로 동일할 수 있다. 즉, 제1 기생 커패시터(Cgd1)의 제1 커패시턴스와 제4 기생 커패시터(Cgd4)의 제4 커패시턴스는 실질적으로 동일한 값을 가질 수 있다. 그리고, 제2 게이트 전극(562b)과 제2 드레인 전극(566b) 간의 중첩 면적은, 제3 게이트 전극(526c)과 제3 드레인 전극(566c) 간의 중첩 면적과 실질적으로 동일할 수 있다. 즉, 제2 기생 커패시터(Cgd2)의 제2 커패시턴스와 제3 기생 커패시터(Cgd3)의 제3 커패시턴스는 실질적으로 동일한 값을 가질 수 있다.

이와 같은 제1 내지 제4 부화소 전극(582a - 582d) 및 보호막 위에는 액정층을 배향할 수 있는 배향막(미도시)이 도포될 수 있다.

이하 상부 표시판에 대하여 설명한다. 상부 표시판(미도시)은 앞서 설명한 하부 표시판과 대향하도록 배치되며, 절연기판(미도시), 블랙 매트릭스(미도시), 컬러필터(미도시) 등으로 이루어질 수 있다.

구체적으로, 투명한 유리 등으로 이루어진 절연 기판 위에 빛샘을 방지하고 화소 영역을 정의하는 블랙 매트릭스가 형성되어 있다. 블랙 매트릭스는 게이트선(522)과 제1 및 제2 데이터선(562a, 562b)에 대응하는 부분과 스위칭 소자들에 대응하는 부분에 형성될 수 있다. 블랙 매트릭스는 크롬, 크롬 산화물 등의 금속(금속 산화물), 또는 유기 블랙 레지스트 등으로 이루어질 수 있다. 블랙 매트릭스 사이의 화소 영역에는 적색, 녹색, 청색의 컬러필터(미도시)가 순차적으로 배열될 수 있다.

이러한 컬러필터 위에는 이들의 단차를 평탄화 하기 위한 오버코트층(overcoat layer)이 형성될 수 있고, 오버코트층 위에는 액정 분자들을 배향하는 배향막(미도시)이 도포될 수 있다.

이와 같은 구조의 하부 표시판과 상부 표시판 사이에 액정층이 개재되는데, 액정층에 포함되어 있는 액정 분자는 초기 배향이 하부 표시판 및 상부 표시판에 수평한 방향으로 배향되어 있고, 양의 유전율 이방성을 가진다. 따라서 부화소 전극들 사이에서 수평 전계가 형성되는 경우 액정 분자의 장축이 이러한 전계 방향에 나란하도록 액정 분자가 배향된다.

이하 도 6 및 도 7을 참조하여 본 발명의 제2 실시예에 따른 액정 표시 장치를 설명한다. 여기서 도 6은 본 발명의 제2 실시예에 따른 액정 표시 장치의 블록도이다. 도 7은 도 6의 액정 표시 패널을 구성하는 한 화소를 나타내는 회로도이다. 설명의 편의상, 제1 실시예의 도면(도 1 내지 도 4)에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략하며, 이하 차이점을 위주로 설명한다.

도 6 및 도 7을 참조하면, 각 화소마다 하나의 게이트선(522) 및 하나의 데이터선(DAj)이 할당되어 있고, 제2 스위칭 소자(T2) 및 제4 스위칭 소자(T4)의 입력 단자는 스토리지선(SL)에 접속되어 있다.

즉, 제2 스위칭 소자(T2)는 게이트선(GLi)에 접속된 제어 단자와, 스토리지선(SL)에 접속된 입력 단자와, 제1 액정 커패시터(Clc1)에 접속된 출력 단자를 포함한다. 또한, 제4 스위칭 소자(T4)는 게이트선(GLi)에 접속된 제어 단자와, 스토리지선(SL)에 접속된 입력 단자와, 제2 액정 커패시터(Clc2)에 접속된 출력 단자를 포함한다.

이와 같이 스토리지선(SL)을 통하여 제2 스위칭 소자(T2) 및 제4 스위칭 소자(T4)의 입력 단자에 공통 전압(Vcom)을 제공하는 경우에도, 제1 내지 제4 기생 커패시터(Cgd1, Cgd2, Cgd3, Cgd4)의 커패시턴스를 조절함으로써 액정 표시 패널의 측면 시인성을 향상시킬 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치의 블록도이다.

도 2는 도 1의 액정 표시 패널을 구성하는 한 화소를 나타내는 회로도이다.

도 3은 본 발명의 일 실시예에 따른 액정 표시 패널에 있어서 계조 변화에 따른 투과율을 나타낸 그래프이다.

도 4는 본 발명의 제1 실시예에 따른 액정 표시 패널의 하부 표시판의 배치도이댜.

도 5는 도 4의 하부 표시판 중 스위칭 소자들을 확대한 배치도이다.

도 6은 본 발명의 제2 실시예에 따른 액정 표시 장치의 블록도이다.

도 7은 도 6의 액정 표시 패널을 구성하는 한 화소를 나타내는 회로도이다.

(도면의 주요부분에 대한 부호의 설명)

430: 액정 표시 패널 440: 게이트 구동부

450: 데이터 구동부 460: 신호 제어부

480: 계조 전압 생성부 DAj, DBj: 데이터선

Gi: 게이트선 SL: 스토리지선

SP1: 제1 부화소 SP2: 제2 부화소

T1: 제1 스위칭 소자 T2: 제2 스위칭 소자

T3: 제3 스위칭 소자 T4: 제4 스위칭 소자

Claims

게이트 전압을 전달하는 게이트선;

상기 게이트선과 교차하고 제1 및 제2 데이터 전압을 각각 전달하는 제1 및 제2 데이터선;

양단에 상기 제1 및 제2 데이터 전압이 인가되는 제1 액정 커패시터; 및

양단에 상기 제1 및 제2 데이터 전압이 인가되는 제2 액정 커패시터를 포함하되,

상기 제1 및 제2 액정 커패시터와 상기 게이트선 사이의 기생 커패시턴스를 조절함으로써 상기 제1 및 제2 액정 커패시터에 충전되는 전압이 서로 다른 값을 가지는 표시 패널.
제1 항에 있어서,

상기 게이트선, 상기 제1 데이터선 및 상기 제1 액정 커패시터의 일단에 접속하는 제1 스위칭 소자;

상기 게이트선, 상기 제2 데이터선 및 상기 제2 액정 커패시터의 타단에 접속하는 제2 스위칭 소자;

상기 게이트선, 상기 제1 데이터선 및 상기 제2 액정 커패시터의 일단에 접속하는 제3 스위칭 소자; 및

상기 게이트선, 상기 제2 데이터선 및 상기 제2 액정 커패시터의 타단에 접 속하는 제1 스위칭 소자를 더 포함하는 표시 패널.
제1 항에 있어서,

상기 제1 액정 커패시터의 일단과 상기 게이트선 사이의 제1 기생 커패시터는 상기 제1 액정 커패시터의 타단과 상기 게이트선 사이의 제2 기생 커패시터와 서로 다른 커패시턴스를 가지고,

상기 제2 액정 커패시터의 일단과 상기 게이트선 사이의 제3 기생 커패시터는 상기 제2 액정 커패시터의 타단과 상기 게이트선 사이의 제4 기생 커패시터와 서로 다른 커패시턴스를 가지는 표시 패널.
제3 항에 있어서,

상기 제1 커패시턴스는 상기 제2 커패시턴스보다 크고,

상기 제4 커패시턴스는 상기 제3 커패시턴스보다 큰 표시 패널.
제4 항에 있어서,

상기 제1 커패시턴스와 상기 제2 커패시턴스의 비율은 1:1.1 내지 1:10인 표시 패널.
제4 항에 있어서,

상기 제4 커패시턴스와 상기 제3 커패시턴스의 비율은 1:1.1 내지 1:10인 표 시 패널.
제4 항에 있어서,

상기 제1 커패시턴스와 상기 제4 커패시턴스는 10% 이하의 차이를 가지고,

상기 제2 커패시턴스와 상기 제3 커패시턴스는 10% 이하의 차이를 가지는 표시 패널.
제1 항에 있어서,

상기 제1 액정 커패시터의 커패시턴스는 상기 제2 액정 커패시터의 커패시턴스와 10% 이하의 차이를 가지는 표시 패널.
제1 항에 있어서,

상기 제1 액정 커패시터와 상기 제2 액정 커패시터는 하나 이상의 프레임마다 고계조와 저계조를 번갈아 가며 표시하는 표시 패널.
제1 항에 있어서,

상기 제2 데이터선은 스토리지선이고, 상기 제2 데이터 전압은 공통 전압인 표시 패널.
게이트 전압을 전달하는 게이트선;

서로 맞물려서 수평 전계를 형성하는 제1 및 제2 부화소 전극;

서로 맞물려서 수평 전계를 형성하는 제3 및 제4 부화소 전극;

상기 게이트선과 교차하고 상기 제1 및 제3 부화소 전극에 제1 데이터 전압을 전달하는 제1 데이터선; 및

상기 게이트선과 교차하고 상기 제2 및 제4 부화소 전극에 제2 데이터 전압을 전달하는 제2 데이터선을 포함하되,

상기 제1 부화소 전극과 상기 게이트선 사이의 제1 기생 커패시터는 상기 제2 부화소 전극과 상기 게이트선 사이의 제2 기생 커패시터와 서로 다른 커패시턴스를 가지고,

상기 제3 부화소 전극과 상기 게이트선 사이의 제3 기생 커패시터는 상기 제4 부화소 전극과 상기 게이트선 사이의 제4 기생 커패시터와 서로 다른 커패시턴스를 가지는 표시 패널.
제11 항에 있어서,

상기 게이트선, 상기 제1 데이터선 및 상기 제1 부화소 전극에 접속하는 제1 스위칭 소자;

상기 게이트선, 상기 제2 데이터선 및 상기 제2 부화소 전극에 접속하는 제2 스위칭 소자;

상기 게이트선, 상기 제1 데이터선 및 상기 제3 부화소 전극에 접속하는 제3 스위칭 소자; 및

상기 게이트선, 상기 제2 데이터선 및 상기 제4 부화소 전극에 접속하는 제1 스위칭 소자를 더 포함하는 표시 패널.
제11 항에 있어서,

상기 제1 기생 커패시터의 제1 커패시턴스는 상기 제2 기생 커패시터의 제2 커패시턴스보다 크고,

상기 제4 기생 커패시터의 제4 커패시턴스는 상기 제3 기생 커패시터의 제3 커패시턴스보다 큰 표시 패널.
제13 항에 있어서,

상기 제1 커패시턴스와 상기 제2 커패시턴스의 비율은 1:1.1 내지 1:10인 표시 패널.
제13 항에 있어서,

상기 제4 커패시턴스와 상기 제3 커패시턴스의 비율은 1:1.1 내지 1:10인 표시 패널.
제13 항에 있어서,

상기 제1 커패시턴스와 상기 제4 커패시턴스는 10% 이하의 차이를 가지고,

상기 제2 커패시턴스와 상기 제3 커패시턴스는 10% 이하의 차이를 가지는 표 시 패널.
제11 항에 있어서,

제1 부화소는 상기 제1 및 제2 부화소 전극으로 이루어지고,

제2 부화소는 상기 제3 및 제4 부화소 전극으로 이루어지고,

상기 제1 부화소와 상기 제2 부화소는 하나 이상의 프레임마다 고계조와 저계조를 번갈아 가며 표시하는 표시 패널.
제11 항에 있어서,

상기 제1 부화소 전극과 상기 제2 부화소 전극이 서로 대향하는 면적은 상기 제3 부화소 전극과 상기 제4 부화소 전극이 서로 대향하는 면적과 10% 이하의 차이를 가지는 표시 패널.
제11 항에 있어서,

상기 제1 부화소 전극과 상기 제2 부화소 전극의 면적합과, 상기 제3 부화소 전극과 상기 제4 부화소 전극의 면적합은 10% 이하의 차이를 가지는 표시 패널.
제11 항에 있어서,

상기 제1 부화소 전극 및 상기 제2 부화소 전극은 각각 제1 방향으로 뻗은 제1 및 제2 스트라이프를 포함하고,

상기 제1 부화소 전극 및 상기 제2 부화소 전극은 크로스 핑거 형상으로 서로 맞물려 있는 표시 패널.
제20 항에 있어서,

상기 제3 부화소 전극 및 상기 제4 부화소 전극은 각각 제2 방향으로 뻗은 제3 및 제4 스트라이프를 포함하고,

상기 제3 부화소 전극 및 상기 제4 부화소 전극은 크로스 핑거 형상으로 서로 맞물려 있고,

상기 제2 방향은 상기 제1 방향과 수직을 이루는 표시 패널.
제11 항에 있어서,

상기 제2 데이터선은 스토리지선이고, 상기 제2 데이터 전압은 공통 전압인 표시 패널.