KR20090121474A - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
KR20090121474A
KR20090121474A KR1020080047395A KR20080047395A KR20090121474A KR 20090121474 A KR20090121474 A KR 20090121474A KR 1020080047395 A KR1020080047395 A KR 1020080047395A KR 20080047395 A KR20080047395 A KR 20080047395A KR 20090121474 A KR20090121474 A KR 20090121474A
Authority
KR
South Korea
Prior art keywords
pull
sense amplifier
driving voltage
down driving
bit line
Prior art date
Application number
KR1020080047395A
Other languages
Korean (ko)
Inventor
김지형
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080047395A priority Critical patent/KR20090121474A/en
Publication of KR20090121474A publication Critical patent/KR20090121474A/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

PURPOSE: A semiconductor device is provided to increase tRCD by stably performing a sensing operation in correspondence to the activation of a column selection signal. CONSTITUTION: A bit line sense amplifier(10) senses the data transmitted and received between a bit line and an output/input line, and a pull-up driving unit(40) provides a pull-up driving voltage to a bit line sense amplifier. A pull-down driving unit(50) provides an over-pull-down voltage to the bit lien sense amplifier, wherein the over-pull-down voltage is lower than a normal pull-down driving voltage.

Description

반도체 장치{SEMICONDUCTOR DEVICE}Semiconductor device {SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 컬럼 선택 신호에 상응하여 비트라인 센스앰프의 전원 라인 및 접지 라인의 전위차를 증대시키는 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a semiconductor device for increasing a potential difference between a power line and a ground line of a bit line sense amplifier corresponding to a column select signal.

일반적으로, 디램(DRAM)의 셀 구조는 하나의 트랜지스터와 하나의 캐패시터가 연결된 구성을 가지며, 캐패시터에 저장된 전하는 리드 동작시 워드라인이 활성화될 때 비트라인에 실리고, 비트라인 센스앰프에 의해 증폭된다. In general, a cell structure of a DRAM has a structure in which one transistor and one capacitor are connected, and charges stored in the capacitor are carried on the bit line when the word line is activated during a read operation and amplified by the bit line sense amplifier. .

도 1을 참조하여 리드 동작을 살펴보면, 워드라인이 활성화되고 상기 워드라인에 대응되는 메모리 셀의 데이터가 비트라인 BL, /BL으로 전달됨에 따라 비트라인 BL, /BL에서 차지 쉐어링(Charge sharing)이 발생하며, 상기 차지 쉐어링에 의한 비트라인 BL, /BL 간의 전위차가 비트라인 센스앰프에 의해 증폭된다. Referring to FIG. 1, when a word line is activated and data of a memory cell corresponding to the word line is transferred to bit lines BL and / BL, charge sharing is performed on bit lines BL and / BL. And a potential difference between the bit lines BL and / BL due to the charge sharing is amplified by the bit line sense amplifier.

이어서, 컬럼 선택 신호 YI가 활성화되면 비트라인 BL, BLB과 세그먼트 신호 라인 SIO, SIOB 간의 차지 쉐어링이 발생하여 세그먼트 신호 라인 SIO, SIOB 간의 전위차가 유발된다. Subsequently, when the column select signal YI is activated, charge sharing occurs between the bit lines BL and BLB and the segment signal lines SIO and SIOB, thereby causing a potential difference between the segment signal lines SIO and SIOB.

이러한 세그먼트 신호 라인 SIO, SIOB은 로컬 신호 라인 LIO, LIOB과 연결되 고, 이에 따라 로컬 신호 라인 LIO, LIOB에서 전위차가 발생한다. 로컬 신호 라인 LIO, LIOB은 데이터 센스앰프에 의해 한번 더 증폭되고, 상기 증폭된 로컬 신호 라인 LIO, LIOB의 데이터는 글로벌 신호 라인 GIO, GIOB을 통해 외부로 출력된다. The segment signal lines SIO and SIOB are connected to the local signal lines LIO and LIOB, and thus a potential difference occurs in the local signal lines LIO and LIOB. The local signal lines LIO and LIOB are amplified once more by a data sense amplifier, and the data of the amplified local signal lines LIO and LIOB are output to the outside through the global signal lines GIO and GIOB.

한편, 비트라인 센스앰프는 비트라인 BL, BLB을 빠르고 안정적으로 증폭하기 위해 증폭 초기에 오버 드라이브 전압 VDD으로 소정 시간 구동되고, 그 후 내부전압 VCORE으로 구동된다. Meanwhile, in order to amplify the bit lines BL and BLB quickly and stably, the bit line sense amplifier is driven by the overdrive voltage VDD for a predetermined time and then driven by the internal voltage VCORE.

이러한 비트라인 센스앰프의 구동에 의해 증폭된 데이터는 컬럼 선택 신호 YI에 의해 세그먼트 신호 라인 SIO으로 전달된다. The data amplified by the driving of the bit line sense amplifier is transferred to the segment signal line SIO by the column select signal YI.

이때, 세그먼트 신호 라인 SIO은 일반적으로 코어전압 VCORE 레벨로 프리차지된 상태에서 컬럼 선택 신호 YI에 의해 비트라인 BL과 전기적으로 연결되며, 로딩(loading) 또한 크기 때문에, 비트라인 BL에 로우 데이터가 실리는 경우, 상기 비트라인 BL은 로우 전위를 세그먼트 신호 라인 SIO에 전달함과 동시에 순간적으로 세그먼트 신호 라인 SIO으로부터 내부전압 VCORE 전위를 일부 받아들이게 된다. In this case, the segment signal line SIO is electrically connected to the bit line BL by the column select signal YI in a state of being precharged to the core voltage VCORE level. In this case, the bit line BL transfers a low potential to the segment signal line SIO and simultaneously receives a part of the internal voltage VCORE potential from the segment signal line SIO.

이러한 세그먼트 신호 라인 SIO에서 비트라인 BL으로의 내부전압 VCORE의 역류로 인하여 비트라인 BL 전위가 상승할 수 있고, 상기 비트라인 BL의 상승된 전위는 비트라인 센스앰프 래치(latch) 동작에 의해 다시 접지전압전위 VSS로 돌아갈 수 있다. Due to the reverse flow of the internal voltage VCORE from the segment signal line SIO to the bit line BL, the bit line BL potential may rise, and the raised potential of the bit line BL is grounded again by a bit line sense amplifier latch operation. Can return to voltage potential VSS.

그러나, 비트라인 센스앰프의 래치 동작이 미비할 경우, 컬럼 선택 신호 YI에 상응하여 역류된 내부전압전위 VCORE가 빠르게 접지전압전위 VSS로 다운되지 못할 수 있다. 이 경우, 도 2에 도시된 바와 같이, 세그먼트 신호 라인 SIO에 로우 데이터가 실릴 때 세그먼트 신호 라인 SIO과 세그먼트 신호 바라인 SIOB 간의 전위차가 크게 형성되지 않을 수 있다. However, when the latch operation of the bit line sense amplifier is insufficient, the reversed internal voltage potential VCORE corresponding to the column select signal YI may not be rapidly reduced to the ground voltage potential VSS. In this case, as shown in FIG. 2, when the low data is loaded on the segment signal line SIO, a potential difference between the segment signal line SIO and the SIOB desired as the segment signal may not be large.

세그먼트 신호 라인 SIO, SIOB 간의 전위차가 미비함으로 인하여, 라스 액티브 이후 실제로 데이터를 리드(read) 할 수 있는 시간 tRCD(RAS to CAS Delay Time)이 증가되어 고속화를 저해하는 문제가 발생할 수 있다.Since the potential difference between the segment signal lines SIO and SIOB is insufficient, a time tRCD (RAS to CAS Delay Time) that can actually read data after the last active is increased, thereby causing a problem of inhibiting the speedup.

위와 같은 현상을 방지하기 위하여 세그먼트 신호 라인 SIO의 로딩을 무시할 수 있는 용량을 갖는 전류 센싱(current sensing) 방법을 이용한 로컬 센스 앰프가 사용될 수도 있으나, 이러한 방법은 상기 로컬 센스 앰프가 차지하는 면적이 방대해지는 문제점을 갖는다.In order to prevent the above phenomenon, a local sense amplifier using a current sensing method having a capacity that can ignore the loading of the segment signal line SIO may be used, but this method may increase the area occupied by the local sense amplifier. I have a problem.

또 다른 방법으로, 비트라인 센스앰프의 센싱 동작 시작과 함께 비트라인 센스앰프의 풀다운 라인 SB의 전위를 백바이어스 VBB로 구동시키는 기술이 검토중에 있다. As another method, a technique for driving the potential of the pull-down line SB of the bit line sense amplifier with the back bias VBB is started under the sensing operation of the bit line sense amplifier.

그러나, 비트라인 센스앰프에 구비되는 래치 구조의 NMOS 트랜지스터들의 드레인의 바이어스가 증가하는 경우 백바이어스 VBB로 인하여 상기 NMOS 트랜지스터들의 공핍영역이 증가하여 소오스의 전위장벽을 낮추는 드레인-유도 장벽 저하(Drain Induced Barrier Lowering: DIBL)가 커지기 때문에 비트라인 센스앰프의 센싱 마진을 떨어뜨리는 역효과가 발생할 수 있다. However, when the bias of the drain of the NMOS transistors of the latch structure included in the bit line sense amplifier is increased, the drain-induced barrier lowering increases the depletion region of the NMOS transistors due to the back bias VBB, thereby lowering the potential barrier of the source. Barrier Lowering (DIBL) increases, which can adversely affect the sensing margin of the bitline sense amplifier.

본 발명은 컬럼 선택 신호의 활성화에 대응하여 안정되게 센싱동작을 수행함으로써, tRCD를 개선하는 반도체 메모리 장치의 비트라인 센스앰프 구동회로를 제공한다.The present invention provides a bit line sense amplifier driving circuit of a semiconductor memory device which improves tRCD by stably performing a sensing operation in response to activation of a column select signal.

본 발명의 반도체 장치는 비트라인과 입출력 라인 간에 전달되는 데이터를 센싱하는 비트라인 센스앰프; 상기 비트라인 센스앰프에 풀업 구동 전압을 제공하는 풀업 구동부; 및 상기 비트라인 센스앰프에 노멀 풀다운 구동전압과 이보다 낮은 레벨의 오버 풀다운 구동 전압을 제공하며, 컬럼 선택 신호의 활성화에 대응하여 일정 시간 동안 상기 오버 풀다운 구동전압을 제공하는 풀다운 구동부;를 포함함을 특징으로 한다.A semiconductor device of the present invention includes a bit line sense amplifier for sensing data transferred between a bit line and an input / output line; A pull-up driver configured to provide a pull-up driving voltage to the bit line sense amplifier; And a pull-down driving unit providing a normal pull-down driving voltage and a lower pull-over driving voltage having a lower level to the bit line sense amplifier, and providing the over pull-down driving voltage for a predetermined time in response to activation of a column selection signal. It features.

이중, 상기 풀다운 구동부는 센스앰프 인에이블 신호에 응답하여 상기 노멀 풀다운 구동 전압을 상기 비트라인 센스앰프로 제공하는 노멀 풀다운 구동부; 및 상기 컬럼 선택 신호에 응답하여 상기 오버 풀다운 구동 전압을 상기 비트라인 센스앰프로 제공하는 오버 풀다운 구동부;를 포함함이 바람직하다.The pull-down driver may include a normal pull-down driver configured to provide the normal pull-down driving voltage to the bit line sense amplifier in response to a sense amplifier enable signal; And an over pull-down driver configured to provide the over pull-down driving voltage to the bit line sense amplifier in response to the column selection signal.

또한, 상기 노멀 풀다운 구동부는 상기 컬럼 선택 신호를 더 입력받고, 상기 컬럼 선택 신호의 활성화에 대응하여 상기 노멀 풀다운 구동전압의 제공을 스위칭함이 바람직하다.The normal pull-down driving unit may further receive the column selection signal and switch the provision of the normal pull-down driving voltage in response to activation of the column selection signal.

그리고, 상기 노멀 풀다운 구동부는 상기 컬럼 선택 신호를 입력으로 하는 PMOS 트랜지스터와 상기 센스앰프 인에이블 신호를 입력으로 하고, 상기 PMOS 트랜지스터와 직렬 연결된 NMOS 트랜지스터를 포함함이 바람직하다.The normal pull-down driving unit may include a PMOS transistor for inputting the column select signal and the sense amplifier enable signal for input, and an NMOS transistor connected in series with the PMOS transistor.

또한, 상기 컬럼 선택 신호는 상기 센스앰프 인에이블 신호가 활성화된 이후 활성화됨이 바람직하다.In addition, the column select signal is preferably activated after the sense amplifier enable signal is activated.

그리고, 상기 노멀 풀다운 구동 전압은 접지전압이고, 상기 오버 풀다운 구동 전압은 백바이어스 전압임이 바람직하다.The normal pulldown driving voltage is a ground voltage, and the over pulldown driving voltage is a back bias voltage.

또한, 상기 풀다운 구동부는 상기 컬럼 선택 신호에 응답하여 노멀 풀다운 구동전압 및 오버 풀다운 구동전압 중 어느 하나를 구동하는 풀다운 구동전압 선택부; 및 상기 풀다운 구동전압 선택부에서 선택된 전압을 풀다운 구동전압으로 상기 비트라인 센스앰프로 전달하는 풀다운 구동전압 전달부;를 포함함이 바람직하다.The pull-down driving unit may include a pull-down driving voltage selector configured to drive one of a normal pull-down driving voltage and an over pull-down driving voltage in response to the column selection signal; And a pull-down driving voltage transfer unit configured to transfer the voltage selected by the pull-down driving voltage selecting unit to the bit line sense amplifier as a pull-down driving voltage.

본 발명의 반도체 장치는 컬럼 선택 신호에 의해서 비트라인과 입출력 라인 간의 데이터 전달을 스위칭하는 컬럼 선택부; 상기 비트라인 상의 데이터를 센싱하는 비트라인 센스앰프; 상기 비트라인 센스앰프에 풀업 구동 전압을 제공하는 풀업 구동부; 및 풀다운 구동 제어신호에 응답하여 센스앰프 접지라인에 접지전압을 인가하고, 상기 컬럼 선택 신호를 공유하며, 상기 컬럼 선택 신호에 응답하여 상기 센스앰프 접지라인에 상기 접지전압보다 낮은 백바이어스 전압을 인가하는 풀다운 구동부;를 포함함을 특징으로 한다. A semiconductor device of the present invention includes a column selector for switching data transfer between a bit line and an input / output line by a column select signal; A bit line sense amplifier configured to sense data on the bit line; A pull-up driver configured to provide a pull-up driving voltage to the bit line sense amplifier; And applying a ground voltage to a sense amplifier ground line in response to a pull-down driving control signal, sharing the column selection signal, and applying a back bias voltage lower than the ground voltage to the sense amplifier ground line in response to the column selection signal. It characterized in that it comprises a; pull-down drive unit.

이중, 상기 풀다운 구동부는 센스앰프 인에이블 신호에 응답하여 상기 노멀 풀다운 구동 전압을 상기 비트라인 센스앰프로 제공하는 노멀 풀다운 구동부; 및 상기 컬럼 선택 신호에 응답하여 상기 오버 풀다운 구동 전압을 상기 비트라인 센 스앰프로 제공하는 오버 풀다운 구동부;를 포함이 바람직하다. The pull-down driver may include a normal pull-down driver configured to provide the normal pull-down driving voltage to the bit line sense amplifier in response to a sense amplifier enable signal; And an over pull-down driver configured to provide the over pull-down driving voltage to the bit line sense amplifier in response to the column selection signal.

또한, 상기 노멀 풀다운 구동부는 상기 컬럼 선택 신호를 더 입력받고, 상기 컬럼 선택 신호의 활성화에 대응하여 상기 노멀 풀다운 구동전압의 제공을 스위칭함이 바람직하다.The normal pull-down driving unit may further receive the column selection signal and switch the provision of the normal pull-down driving voltage in response to activation of the column selection signal.

그리고, 상기 노멀 풀다운 구동부는 상기 컬럼 선택 신호를 입력으로 하는 PMOS 트랜지스터와 상기 센스앰프 인에이블 신호를 입력으로 하고, 상기 PMOS 트랜지스터와 직렬 연결된 NMOS 트랜지스터를 포함함이 바람직하다.The normal pull-down driving unit may include a PMOS transistor for inputting the column select signal and the sense amplifier enable signal for input, and an NMOS transistor connected in series with the PMOS transistor.

또한, 상기 컬럼 선택 신호는 상기 센스앰프 인에이블 신호가 활성화된 이후 활성화됨이 바람직하다.In addition, the column select signal is preferably activated after the sense amplifier enable signal is activated.

그리고, 상기 풀다운 구동부는 상기 컬럼 선택 신호에 응답하여 노멀 풀다운 구동전압 및 오버 풀다운 구동전압 중 어느 하나를 구동하는 풀다운 구동전압 선택부; 및 상기 풀다운 구동전압 선택부에서 선택된 전압을 풀다운 구동전압으로 상기 비트라인 센스앰프로 전달하는 풀다운 구동전압 전달부;를 포함함이 바람직하다.The pull-down driving unit may include a pull-down driving voltage selection unit configured to drive one of a normal pull-down driving voltage and an over pull-down driving voltage in response to the column selection signal; And a pull-down driving voltage transfer unit configured to transfer the voltage selected by the pull-down driving voltage selecting unit to the bit line sense amplifier as a pull-down driving voltage.

본 발명에 의하면, 컬럼 선택 신호가 활성화될 때 비트라인 센스앰프의 접지라인을 오버 풀다운 전압으로 스위칭함으로써, 안정된 센싱 동작을 구현하고, tRCD를 개선할 수 있다. According to the present invention, when the column select signal is activated, the ground line of the bit line sense amplifier is switched to the over pull-down voltage to implement a stable sensing operation and improve tRCD.

본 발명은 컬럼 선택 신호에 상응하여 센스앰프의 풀다운 전압을 백바이어스 전압으로 스위칭함으로써 비트라인의 전위 상승을 개선하고, 세그먼트 신호 라인의 전위차를 증가시켜 tRCD를 개선하는 센스앰프 구동회로에 관한 것으로, 구체적인 실시예가 도 3과 같이 제시된다. The present invention relates to a sense amplifier driving circuit for improving the potential of the bit line by switching the pull-down voltage of the sense amplifier to the back bias voltage in correspondence with the column selection signal, and improving the tRCD by increasing the potential difference of the segment signal line. A specific embodiment is shown as in FIG. 3.

도 3을 참조하면, 본 발명에 따른 반도체 장치는 비트라인 센스앰프(10), 컬럼 선택부(20), 센스앰프 구동 제어신호 발생부(30), 센스앰프 풀업 구동부(40), 센스앰프 풀다운 구동부(50)를 포함하여 구성된다. Referring to FIG. 3, the semiconductor device according to the present invention includes a bit line sense amplifier 10, a column selector 20, a sense amplifier driving control signal generator 30, a sense amplifier pull-up driver 40, and a sense amplifier pull-down. It is configured to include a drive unit (50).

비트라인 센스앰프(10)는 오버 풀업 구동 전압과 노멀 풀업 구동 전압을 센스앰프 파워라인 RTO으로 제공받고 노멀 풀다운 구동 전압과 오버 풀다운 구동 전압을 센스앰프 접지라인 SB으로 제공받아 비트라인 BL, BLB 전위를 증폭시키는 회로로써 래치형 센스앰프로 구현될 수 있다. The bit line sense amplifier 10 receives the over pull-up driving voltage and the normal pull-up driving voltage to the sense amplifier power line RTO and receives the normal pull-down driving voltage and the over pull-down driving voltage to the sense amplifier ground line SB. It can be implemented as a latch type sense amplifier as a circuit for amplifying a.

여기서, 상기 오버 풀업 구동 전압은 상기 노멀 풀다운 구동 전압보다 적어도 높은 레벨의 전압으로서, 일예로써 상기 오버 풀업 구동 전압으로 전원전압 VDD이 사용될 수 있고, 상기 노멀 풀다운 구동 전압으로 코어전압 VCORE이 사용될 수 있다. Here, the over pull-up driving voltage is a voltage at least higher than the normal pull-down driving voltage. For example, a power supply voltage VDD may be used as the over pull-up driving voltage, and a core voltage VCORE may be used as the normal pull-down driving voltage. .

또한, 상기 오버 풀다운 구동 전압은 상기 노멀 풀다운 구동 전압보다 적어도 낮은 레벨의 전압으로서, 일예로써 상기 오버 풀다운 구동 전압으로 백바이어스 전압 VBB이 사용될 수 있고, 상기 노멀 풀다운 구동 전압으로 접지전압 VSS이 사용될 수 있다. In addition, the over pull-down driving voltage is a voltage at least lower than the normal pull-down driving voltage. For example, a back bias voltage VBB may be used as the over pull-down driving voltage, and ground voltage VSS may be used as the normal pull-down driving voltage. have.

컬럼 선택부(20)는 컬럼 선택 신호 YI에 응답하여 비트라인 BL, BLB을 선택하고 선택된 비트라인 BL, BLB과 세그먼트 신호 라인 SIO, SIOB 간을 스위칭하는 회로로, 비트라인 BL과 세그먼트 신호 라인 SIO 사이에 연결되고 컬럼 선택 신호 YI를 게이트로 입력받는 NMOS 트랜지스터들(N1)과, 비트바라인 BLB과 세그먼트 신호 바라인 SIOB 사이에 연결되고 컬럼 선택 신호 YI를 게이트로 입력받는 NMOS 트랜지스터(N2)를 포함하여 구현될 수 있다.The column selector 20 selects bit lines BL and BLB in response to the column select signal YI and switches between the selected bit lines BL and BLB and the segment signal lines SIO and SIOB, and the bit line BL and the segment signal line SIO. NMOS transistors N1 connected between the gates and the column select signal YI are gated, and NMOS transistors N2 connected between the bitbar line BLB and the SIOB which is the segment signal, and receive the column select signal YI as gates. It can be implemented to include.

여기서, 컬럼 선택 신호 YI는 액티브 신호에 의해 활성화되는 신호로 하이 레벨로 활성화된다. Here, the column select signal YI is a signal activated by the active signal and is activated at a high level.

제어신호 발생부(30)는 센스앰프 인에이블 신호 SAEN를 제공받아 제 1 및 제 2 풀업 구동 제어신호 SAP1, SAP2와 풀다운 구동 제어신호 SAN를 출력한다.The control signal generator 30 receives the sense amplifier enable signal SAEN and outputs first and second pull-up driving control signals SAP1 and SAP2 and a pull-down driving control signal SAN.

센스앰프 풀업 구동부(40)는 제 1 풀업 구동 제어신호 SAP1에 의해 비트라인 센스앰프(10)를 오버 풀업 구동 전압 VDD으로 풀업 구동시키고, 순차적으로 제 2 풀업 구동 제어신호 SAP2에 의해 비트라인 센스앰프(10)를 노멀 풀업 구동 전압 VCORE으로 풀업 구동시킨다. The sense amplifier pull-up driving unit 40 pulls up the bit line sense amplifier 10 to the over pull-up driving voltage VDD by the first pull-up driving control signal SAP1, and sequentially bit-line sense amplifier by the second pull-up driving control signal SAP2. (10) is pulled-up to the normal pull-up driving voltage VCORE.

이러한 센스앰프 풀업 구동부(40)는 제 1 풀업 구동 제어신호 SAP1를 게이트의 입력으로 하고, 오버 풀업 구동 전압 VDD을 센스앰프 파워라인 RTO으로 제공하는 NMOS 트랜지스터(N3)와, 제 2 풀업 구동 제어신호 SAP2를 게이트의 입력으로 하고, 노멀 풀업 구동 전압 VCORE을 센스앰프 파워라인 RTO으로 제공하는 NMOS 트랜지스터(N4)를 포함한다. The sense amplifier pull-up driving unit 40 uses the first pull-up driving control signal SAP1 as a gate input, an NMOS transistor N3 for providing an over pull-up driving voltage VDD to the sense amplifier power line RTO, and a second pull-up driving control signal. An NMOS transistor N4 is provided that uses SAP2 as a gate input and provides a normal pull-up driving voltage VCORE to the sense amplifier power line RTO.

센스앰프 풀다운 구동부(50)는 풀다운 구동 제어신호 SAN에 의해 비트라인 센스앰프(10)를 노멀 풀다운 구동 전압 VSS으로 풀다운 구동시키고, 컬럼 선택 신호 YI가 활성화인 구간 동안에는 컬럼 선택 신호 YI에 동기하여 비트라인 센스앰프(10)를 오버 풀다운 구동 전압 VBB으로 풀다운 구동시킨다.The sense amplifier pull-down driving unit 50 pulls down the bit line sense amplifier 10 to the normal pull-down driving voltage VSS by a pull-down driving control signal SAN, and in synchronization with the column selection signal YI during the period in which the column selection signal YI is activated. The line sense amplifier 10 is pulled down to the over pull-down driving voltage VBB.

이러한 센스앰프 풀다운 구동부(50)는 센스앰프 접지라인 SB과 PMOS 트랜지스터(P1)의 일단 사이에 연결되고 게이트로 노멀 풀다운 제어신호 SAN를 입력받는 NMOS 트랜지스터(N5), NMOS 트랜지스터(N5)의 일단과 접지전압 VSS 단 사이에 연결되고 컬럼 선택 신호 YI를 게이트로 입력받는 PMOS 트랜지스터(P1) 및 센스앰프 접지라인 SB과 접지전압단 VSS 사이에 연결되고 컬럼 선택 신호 YI를 게이트로 입력받는 NMOS 트랜지스터(N6)를 포함한다. The sense amplifier pull-down driving unit 50 is connected between the sense amplifier ground line SB and one end of the PMOS transistor P1 and the one end of the NMOS transistor N5 and NMOS transistor N5 that receives the normal pull-down control signal SAN to the gate. PMOS transistor (P1) connected between ground voltage VSS terminal and receiving column selection signal YI as a gate and NMOS transistor (N6) connected between sense amplifier ground line SB and ground voltage terminal VSS and receiving column selection signal YI as a gate (N6). ).

그리고, 센스앰프 풀다운 구동부(50)는 풀다운 구동 제어신호 SAN에 응답하여 노멀 풀다운 구동 전압 VSS으로 센스앰프 접지라인 SB을 구동시키는 노멀 풀다운 구동부(N5, P1) 및 컬럼 선택 신호 YI에 응답하여 오버 풀다운 구동전압 VBB으로 센스앰프 접지라인 SB을 구동시키는 오버 풀다운 구동부(N6)로 나눌 수 있다.In addition, the sense amplifier pull-down driver 50 over pulls down in response to the normal pull-down driver N5 and P1 for driving the sense amplifier ground line SB with the normal pull-down driving voltage VSS in response to the pull-down driving control signal SAN. The driving voltage VBB may be divided into an over pull-down driving unit N6 for driving the sense amplifier ground line SB.

노멀 풀다운 구동부(N5, P1)는 풀다운 구동 제어 신호 SAN를 입력으로 하는 NMOS 트랜지스터(N5)와 컬럼 선택 신호 YI를 입력으로 하는 PMOS 트랜지스터(P1)가 센스앰프 접지라인(SB)과 노멀 풀다운 전압단 VSS 사이에 직렬연결된 소자로서 구성된다. In the normal pull-down driving unit N5 and P1, the NMOS transistor N5 having the pull-down drive control signal SAN and the PMOS transistor P1 having the column selection signal YI are the sense amplifier ground line SB and the normal pull-down voltage terminal. It is configured as a device connected in series between the VSS.

오버 풀다운 구동부(N6)는 센스앰프 접지라인(SB)과 오버 풀다운 전압단 VBB 사이에 연결되고, 컬럼 선택 신호 YI를 입력으로 하는 NMOS 트랜지스터(N6)로 구성된다. The over pull-down driver N6 is connected between the sense amplifier ground line SB and the over pull-down voltage terminal VBB, and is composed of an NMOS transistor N6 having the column select signal YI as an input.

또 다른 방법으로 센스앰프 풀다운 구동부(50)는 컬럼 선택 신호 YI에 응답하여 노멀 풀다운 구동전압 VSS 및 오버 풀다운 구동전압 VBB 중 어느 하나를 구동하는 풀다운 구동전압 선택부(P1, N6) 및 풀다운 구동전압 선택부(P1, N6)에서 선 택된 전압을 센스앰프 접지라인 SB으로 전달하는 풀다운 구동전압 전달부(N5, ND1)로 나눌 수 있다. Alternatively, the sense amplifier pull-down driving unit 50 may pull down driving voltage selection units P1 and N6 and pull-down driving voltages driving one of the normal pull-down driving voltage VSS and the over pull-down driving voltage VBB in response to the column selection signal YI. The voltages selected by the selection units P1 and N6 may be divided into pull-down driving voltage transfer units N5 and ND1 that transfer the voltages selected to the sense amplifier ground line SB.

풀다운 구동전압 선택부(P1, N6)는 컬럼 선택부(20)와 동시에 컬럼 선택 신호 YI를 공유하여 입력받고, 노멀 풀다운 전압단 VSS과 연결된 PMOS 트랜지스터(P1)와 오버 풀다운 전압단 VSS과 연결된 NMOS 트랜지스터(N6)로 구성된다. 풀다운 구동 전압 전달부(N5, ND1)는 NMOS 트랜지스터(N5)와 노드(ND1)로 구성된다.The pull-down driving voltage selectors P1 and N6 share the column select signal YI at the same time as the column selector 20, and receive the PMOS transistor P1 connected to the normal pulldown voltage terminal VSS and the NMOS connected to the over pulldown voltage terminal VSS. It consists of transistor N6. The pull-down driving voltage transmitters N5 and ND1 include the NMOS transistor N5 and the node ND1.

도 3과 도 4를 참조하여 본 발명에 따른 반도체 장치의 동작을 살펴보면, 기존의 센싱 동작과 마찬가지로 컬럼 선택 신호 YI가 디스에이블인 상태에서 풀다운 제어신호 SAN에 의해 센스앰프 접지라인 SB의 전위가 접지전압 VSS이 되고, 제 1 풀업 제어신호 SAP1 및 제 2 풀업 제어신호 SAP2에 의해 센스앰프 파워라인 RTO의 전위가 오버 드라이브 전압 VDD로 되었다가 내부전압 VCORE으로 된다.Referring to FIGS. 3 and 4, the operation of the semiconductor device according to an exemplary embodiment of the present invention will be described. As in the conventional sensing operation, when the column select signal YI is disabled, the potential of the sense amplifier ground line SB is grounded by the pull-down control signal SAN. The voltage Vss becomes, and the potential of the sense amplifier power line RTO becomes the overdrive voltage VDD by the first pull-up control signal SAP1 and the second pull-up control signal SAP2 to the internal voltage VCORE.

이후, 리드 동작을 위해 컬럼 선택 신호 YI가 활성화되면 센스앰프 풀다운 구동부(40)의 PMOS 트랜지스터(P1)는 턴오프되고, NMOS 트랜지스터(N6)는 턴온된다. Thereafter, when the column select signal YI is activated for the read operation, the PMOS transistor P1 of the sense amplifier pull-down driver 40 is turned off and the NMOS transistor N6 is turned on.

컬럼 선택 신호 YI가 활성화되는 동안 풀다운 제어신호 SAN에 의해 NMOS 트랜지스터(N5)는 턴온되지만, PMOS 트랜지스터(P1)는 턴오프 상태이므로 센스앰프 접지라인 SB은 접지전압 VSS과 단절되고, 백바이어스 전압 VBB과 연결된다. 따라서, 풀다운 전압라인 SB 전위는 백바이어스 전압 VBB 레벨이 된다. While the column select signal YI is active, the NMOS transistor N5 is turned on by the pull-down control signal SAN, but since the PMOS transistor P1 is turned off, the sense amplifier ground line SB is disconnected from the ground voltage VSS and the back bias voltage VBB. Connected with Therefore, the pull-down voltage line SB potential becomes the back bias voltage VBB level.

이러한 동작에 의해 도 4에서 보는 바와 같이, 컬럼 선택 신호 YI가 활성화되는 동안 센스앰프 접지라인 SB이 백바이어스 전압 VBB으로 구동됨에 따라 로우 데이터가 실린 비트라인이 백바이어스 전압 VBB 전위를 향해 가속을 받음으로써, 세그먼트 신호 라인 SIO의 로딩에 의한 역류를 상쇄시키게 된다. 또한, 짧은 tRCD에서도 비트라인 BL과 비트바라인 BLB의 전위차를 증대시킬 수 있다. By this operation, as shown in FIG. 4, as the sense amplifier ground line SB is driven to the back bias voltage VBB while the column select signal YI is activated, the bit line carrying the low data is accelerated toward the back bias voltage VBB potential. As a result, the reverse flow caused by the loading of the segment signal line SIO is canceled. In addition, even in a short tRCD, the potential difference between the bit line BL and the bit bar line BLB can be increased.

도 5는 세그먼트 신호 라인 쌍의 전위차를 나타내는 파형도로서, 종래의 세그먼트 신호 라인 쌍의 전위차(도 2참조) 보다 전위차가 증대됨을 알 수 있다. FIG. 5 is a waveform diagram illustrating a potential difference of a pair of segment signal lines, and it can be seen that the potential difference is larger than that of a conventional segment signal line pair (see FIG. 2).

그리고, 센스앰프 접지라인 SB 전위를 백바이어스 전압 VBB로 스위칭하는 동작은 비트라인 센스앰프(10)의 센싱이 어느 정도 진행된 후에 이루어지기 때문에, 기존에 연구되고 있는 센싱 동작 순간에서의 백바이어스 오버 드라이빙시 문제가 될 수 있는 드레인-유기 장벽 감소(DIBL)에 의한 오동작을 방지할 수 있다. Since the operation of switching the sense amplifier ground line SB potential to the back bias voltage VBB is performed after sensing the bit line sense amplifier 10 to some extent, the back bias overdriving at the instant of the sensing operation that is being studied. It is possible to prevent a malfunction due to the drain-organic barrier reduction (DIBL), which can be a problem in time.

또한, 세그먼트 신호 라인 쌍의 전위를 증대시킴으로써, 어드레스가 입력되었을 때 반도체 메모리 장치로부터 데이터가 출력되는데 걸리는 시간(tAA)를 축소시킬 수 있는 효과가 있다.In addition, by increasing the potential of the segment signal line pair, there is an effect that the time tAA taken to output data from the semiconductor memory device when an address is input can be reduced.

도 1은 일반적인 센스앰프 회로의 동작 타이밍도.1 is an operation timing diagram of a general sense amplifier circuit.

도 2는 일반적인 센스앰프 회로의 동작 타이밍도.2 is an operation timing diagram of a general sense amplifier circuit.

도 3은 본 발명에 따른 반도체 장치 회로도.3 is a circuit diagram of a semiconductor device according to the present invention.

도 4는 본 발명에 따른 반도체 회로의 동작 타이밍도.4 is an operation timing diagram of a semiconductor circuit according to the present invention.

도 5는 본 발명에 따른 반도체 회로의 동작 타이밍도5 is an operation timing diagram of a semiconductor circuit according to the present invention.

Claims (13)

비트라인과 입출력 라인 간에 전달되는 데이터를 센싱하는 비트라인 센스앰프;A bit line sense amplifier configured to sense data transferred between the bit line and the input / output line; 상기 비트라인 센스앰프에 풀업 구동전압을 제공하는 풀업 구동부; 및A pull-up driver configured to provide a pull-up driving voltage to the bit line sense amplifier; And 상기 비트라인 센스앰프에 노멀 풀다운 구동전압과 이보다 낮은 레벨의 오버 풀다운 구동전압을 제공하며, 컬럼 선택 신호의 활성화에 대응하여 일정 시간 동안 상기 오버 풀다운 구동전압을 제공하는 풀다운 구동부;A pull-down driving unit providing a normal pull-down driving voltage to the bit line sense amplifier and an over pull-down driving voltage having a lower level and providing the over pull-down driving voltage for a predetermined time in response to activation of a column selection signal; 를 포함함을 특징으로 하는 반도체 장치.A semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 풀다운 구동부는The pull-down drive unit 센스앰프 인에이블 신호에 응답하여 상기 노멀 풀다운 구동전압을 상기 비트라인 센스앰프로 제공하는 노멀 풀다운 구동부; 및A normal pull-down driver configured to provide the normal pull-down driving voltage to the bit line sense amplifier in response to a sense amplifier enable signal; And 상기 컬럼 선택 신호에 응답하여 상기 오버 풀다운 구동전압을 상기 비트라인 센스앰프로 제공하는 오버 풀다운 구동부;를 포함함을 특징으로 하는 반도체 장치. And an over pull-down driver configured to provide the over pull-down driving voltage to the bit line sense amplifier in response to the column selection signal. 제 2 항에 있어서,The method of claim 2, 상기 노멀 풀다운 구동부는The normal pull down driving unit 상기 컬럼 선택 신호를 더 입력받고, 상기 컬럼 선택 신호의 활성화에 대응하여 상기 노멀 풀다운 구동전압의 제공을 스위칭함을 특징으로 하는 반도체 장치.And receiving the column selection signal and switching the provision of the normal pull-down driving voltage in response to activation of the column selection signal. 제 3 항에 있어서,The method of claim 3, wherein 상기 노멀 풀다운 구동부는The normal pull down driving unit 상기 컬럼 선택 신호를 입력으로 하는 PMOS 트랜지스터와 상기 센스앰프 인에이블 신호를 입력으로 하고, 상기 PMOS 트랜지스터와 직렬 연결된 NMOS 트랜지스터를 포함함을 특징으로 하는 반도체 장치.And a PMOS transistor for inputting the column select signal and an NMOS transistor for inputting the sense amplifier enable signal and connected in series with the PMOS transistor. 제 1 항에 있어서,The method of claim 1, 상기 컬럼 선택 신호는The column select signal is 상기 센스앰프 인에이블 신호가 활성화된 이후 활성화됨을 특징으로 하는 반도체 장치.And after the sense amplifier enable signal is activated. 제 1 항에 있어서,The method of claim 1, 상기 노멀 풀다운 구동전압은 접지전압이고, 상기 오버 풀다운 구동전압은 백바이어스 전압임을 특징으로 하는 반도체 장치.And the over pull-down driving voltage is a ground voltage, and the over pull-down driving voltage is a back bias voltage. 제 1 항에 있어서,The method of claim 1, 상기 풀다운 구동부는The pull-down drive unit 상기 컬럼 선택 신호에 응답하여 노멀 풀다운 구동전압 및 오버 풀다운 구동전압 중 어느 하나를 구동하는 풀다운 구동전압 선택부; 및A pull-down driving voltage selector configured to drive one of a normal pull-down driving voltage and an over pull-down driving voltage in response to the column selection signal; And 상기 풀다운 구동전압 선택부에서 선택된 전압을 풀다운 구동전압으로 상기 비트라인 센스앰프로 전달하는 풀다운 구동전압 전달부;A pull-down driving voltage transfer unit transferring the voltage selected by the pull-down driving voltage selector to the bit line sense amplifier as a pull-down driving voltage; 를 포함함을 특징으로 하는 반도체 장치.A semiconductor device comprising a. 컬럼 선택 신호에 의해서 비트라인과 입출력 라인 간의 데이터 전달을 스위칭하는 컬럼 선택부;A column selector for switching data transfer between the bit line and the input / output line by a column select signal; 상기 비트라인 상의 데이터를 센싱하는 비트라인 센스앰프;A bit line sense amplifier configured to sense data on the bit line; 상기 비트라인 센스앰프에 풀업 구동전압을 제공하는 풀업 구동부; 및A pull-up driver configured to provide a pull-up driving voltage to the bit line sense amplifier; And 풀다운 구동 제어신호에 응답하여 센스앰프 접지라인에 접지전압을 인가하고, 상기 컬럼 선택 신호를 공유하며, 상기 컬럼 선택 신호에 응답하여 상기 센스앰프 접지라인에 상기 접지전압보다 낮은 백바이어스 전압을 인가하는 풀다운 구동부;Applying a ground voltage to a sense amplifier ground line in response to a pull-down driving control signal, sharing the column selection signal, and applying a back bias voltage lower than the ground voltage to the sense amplifier ground line in response to the column selection signal. A pull-down drive unit; 를 포함함을 특징으로 하는 반도체 장치. A semiconductor device comprising a. 제 8 항에 있어서,The method of claim 8, 상기 풀다운 구동부는The pull-down drive unit 센스앰프 인에이블 신호에 응답하여 상기 노멀 풀다운 구동전압을 상기 비트라인 센스앰프로 제공하는 노멀 풀다운 구동부; 및A normal pull-down driver configured to provide the normal pull-down driving voltage to the bit line sense amplifier in response to a sense amplifier enable signal; And 상기 컬럼 선택 신호에 응답하여 상기 오버 풀다운 구동전압을 상기 비트라인 센스앰프로 제공하는 오버 풀다운 구동부;를 포함함을 특징으로 하는 반도체 장치. And an over pull-down driver configured to provide the over pull-down driving voltage to the bit line sense amplifier in response to the column selection signal. 제 9 항에 있어서,The method of claim 9, 상기 노멀 풀다운 구동부는The normal pull down driving unit 상기 컬럼 선택 신호를 더 입력받고, 상기 컬럼 선택 신호의 활성화에 대응하여 상기 노멀 풀다운 구동전압의 제공을 스위칭함을 특징으로 하는 반도체 장치.And receiving the column selection signal and switching the provision of the normal pull-down driving voltage in response to activation of the column selection signal. 제 10 항에 있어서,The method of claim 10, 상기 노멀 풀다운 구동부는The normal pull down driving unit 상기 컬럼 선택 신호를 입력으로 하는 PMOS 트랜지스터와 상기 센스앰프 인에이블 신호를 입력으로 하고, 상기 PMOS 트랜지스터와 직렬 연결된 NMOS 트랜지스터를 포함함을 특징으로 하는 반도체 장치.And a PMOS transistor for inputting the column select signal and an NMOS transistor for inputting the sense amplifier enable signal and connected in series with the PMOS transistor. 제 8 항에 있어서,The method of claim 8, 상기 컬럼 선택 신호는The column select signal is 상기 센스앰프 인에이블 신호가 활성화된 이후 활성화됨을 특징으로 하는 반도체 장치.And after the sense amplifier enable signal is activated. 제 8 항에 있어서,The method of claim 8, 상기 풀다운 구동부는The pull-down drive unit 상기 컬럼 선택 신호에 응답하여 노멀 풀다운 구동전압 및 오버 풀다운 구동전압 중 어느 하나를 구동하는 풀다운 구동전압 선택부; 및A pull-down driving voltage selector configured to drive one of a normal pull-down driving voltage and an over pull-down driving voltage in response to the column selection signal; And 상기 풀다운 구동전압 선택부에서 선택된 전압을 풀다운 구동전압으로 상기 비트라인 센스앰프로 전달하는 풀다운 구동전압 전달부;A pull-down driving voltage transfer unit transferring the voltage selected by the pull-down driving voltage selector to the bit line sense amplifier as a pull-down driving voltage; 를 포함함을 특징으로 하는 반도체 장치.A semiconductor device comprising a.
KR1020080047395A 2008-05-22 2008-05-22 Semiconductor device KR20090121474A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080047395A KR20090121474A (en) 2008-05-22 2008-05-22 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080047395A KR20090121474A (en) 2008-05-22 2008-05-22 Semiconductor device

Publications (1)

Publication Number Publication Date
KR20090121474A true KR20090121474A (en) 2009-11-26

Family

ID=41604396

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080047395A KR20090121474A (en) 2008-05-22 2008-05-22 Semiconductor device

Country Status (1)

Country Link
KR (1) KR20090121474A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269410B2 (en) 2017-02-15 2019-04-23 SK Hynix Inc. Semiconductor device for compensating offset of sense amplifier

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269410B2 (en) 2017-02-15 2019-04-23 SK Hynix Inc. Semiconductor device for compensating offset of sense amplifier
US10699773B2 (en) 2017-02-15 2020-06-30 SK Hynix Inc. Semiconductor device for compensating offset of sense amplifier
US10777258B1 (en) 2017-02-15 2020-09-15 SK Hynix Inc. Semiconductor device

Similar Documents

Publication Publication Date Title
KR101622922B1 (en) Semiconductor memory device having improved precharge scheme for local I/O lines
US8339872B2 (en) Semiconductor memory apparatus and method of driving bit-line sense amplifier
US7379378B2 (en) Over driving control signal generator in semiconductor memory device
US7924643B2 (en) Sense amplifier and driving method thereof, and semiconductor memory device having the sense amplifier
US7447088B2 (en) Semiconductor memory device having an open bit line structure, and method of testing the same
KR20110054773A (en) Semiconductor memory device for improving bit line disturbance
US7813200B2 (en) Sense amplifier control circuit for semiconductor memory device and method for controlling sense amplifier control circuit
US7359266B2 (en) Precharge circuit and method employing inactive weak precharging and equalizing scheme and memory device including the same
KR20110066512A (en) Semiconductor memory device and method for the operation
KR100546188B1 (en) Semiconductor memory device having a sense amplifier and method for over driving its sense amplifier
US9947385B1 (en) Data sense amplification circuit and semiconductor memory device including the same
KR20080022737A (en) Memory device and method for precharging memory device
US8159860B2 (en) Semiconductor memory device having a discharge path generator for global I/O lines
US7525858B2 (en) Semiconductor memory device having local sense amplifier
KR100940265B1 (en) Sense amplifier power supply circuit
KR100753418B1 (en) Semiconductor memory device for bit line sense amplifying action control using row address and column address
KR20090121474A (en) Semiconductor device
KR20160091746A (en) Sense amplifier and semiconductor device including the same
US20080080273A1 (en) Over-drive control signal generator for use in semiconductor memory device
KR20140083363A (en) Semiconductor memory device
US8467259B2 (en) Semiconductor memory device
KR100291747B1 (en) Precharge equalizer circuit
KR100780641B1 (en) Semiconductor memory device having double over driver
KR20140024670A (en) Semiconductor memory device
KR101008983B1 (en) Bit Line Sense Amplifier Circuit

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination