KR20090120855A - Wafer level package and method of manufacturing the same - Google Patents

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KR20090120855A
KR20090120855A KR1020080046878A KR20080046878A KR20090120855A KR 20090120855 A KR20090120855 A KR 20090120855A KR 1020080046878 A KR1020080046878 A KR 1020080046878A KR 20080046878 A KR20080046878 A KR 20080046878A KR 20090120855 A KR20090120855 A KR 20090120855A
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문선희
이성
임순규
권영도
백종환
박승욱
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삼성전기주식회사
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Abstract

PURPOSE: A wafer level package and manufacturing method for forming a groove on a surface of a molding resin are provided to increase manufacturing process yield and improve heat emission efficiency by forming the grove on the surface of molding resin. CONSTITUTION: A wafer level package includes a wafer(10), a distributed wiring(40), an under metal bump, and a molding resin. The wafer includes a chip pad(20). The distributed wiring is formed and electrically connected to the chip pad on the chip pad. The under metal bump is electrically connected to the distributed wiring. The under metal bump is formed on the under metal bump. The molding resin is molded on the top of the wafer.

Description

웨이퍼 레벨 패키지 및 그 제조방법{Wafer level package and method of manufacturing the same}Wafer level package and method of manufacturing the same

본 발명은 웨이퍼 레벨 패키지 및 그 제조방법에 관한 것으로서, 보다 상세하게는, 몰딩 수지의 표면에 홈을 형성하는 웨이퍼 레벨 패키지 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wafer level package and a method for manufacturing the same, and more particularly, to a wafer level package for forming a groove in a surface of a molding resin and a method for manufacturing the same.

기존의 패키지는 수 개의 칩(chip)들을 포함하는 웨이퍼를 다이싱 라인(dicing line)을 따라 절단하여 개개의 칩으로 분리하고 나서, 개개의 칩 별로 패키징 공정을 실시하는 것을 통해 제조되었다.Existing packages are manufactured by cutting a wafer including several chips along a dicing line, separating the wafer into individual chips, and then performing a packaging process for each chip.

그러나, 상기 패키징 공정은 자체적으로 많은 단위 공정들, 예를 들어, 칩 부착, 와이어 본딩, 몰딩, 트림/포밍 등의 공정들을 포함하고 있는 바, 칩 별로 각각의 패키징 공정이 수행되어야 하는 기존의 패키지 제조방법은, 하나의 웨이퍼에서 얻어지는 칩의 수를 고려할 때, 모든 칩에 대한 패키징에 소요되는 시간이 너무 길다는 문제점을 안고 있다.However, the packaging process itself includes many unit processes, for example, chip attaching, wire bonding, molding, trim / forming, etc., and thus, an existing package in which each packaging process must be performed for each chip. The manufacturing method has a problem in that the time required for packaging for all chips is too long in view of the number of chips obtained from one wafer.

따라서, 최근에는 웨이퍼 상태에서 패키징 공정을 우선적으로 실시하고, 그런다음, 웨이퍼의 다이싱 라인을 따라 절단하여 개개의 패키지를 제조하는 방법이 제시되었다. 이와 같은 방법으로 제조된 패키지를 웨이퍼 레벨 패키지(Wafer Level Package)라 칭한다.Therefore, in recent years, a method of manufacturing an individual package by first performing a packaging process in a wafer state and then cutting along a dicing line of a wafer has been proposed. A package manufactured in this manner is called a wafer level package.

이러한 웨이퍼 레벨 패키지는, 칩 등이 형성된 웨이퍼 상에 EMC(Epoxy Mold Compound)와 같은 몰딩 수지를 이용하여 몰딩 공정을 진행하고 나면, 상기 몰딩 수지의 표면이 평탄하게 형성되는 것이 일반적이다.In the wafer level package, after a molding process is performed using a molding resin such as EMC (Epoxy Mold Compound) on a wafer on which a chip or the like is formed, the surface of the molding resin is generally formed flat.

그러나, 상기 몰딩 수지가 평탄한 표면을 가질 경우, 몰딩 수지의 열팽창 계수(Coefficient of Thermal Expansion: CTE)가 웨이퍼의 열팽창 계수보다 2배 내지 10배 이상 크기 때문에, 몰딩 공정시 발생하는 열에 의해 상기 몰딩 수지는 크게 수축될 수 있으며, 이로 인해 웨이퍼가 말리는 워피지(warpage) 현상이 일어나게 된다.However, when the molding resin has a flat surface, the coefficient of thermal expansion (CTE) of the molding resin is 2 to 10 times larger than the thermal expansion coefficient of the wafer, and thus, the molding resin is formed by heat generated during the molding process. Can be greatly contracted, resulting in a warpage phenomenon in which the wafer dries.

상기 워피지 현상이 발생됨에 따라 웨이퍼 레벨 패키지의 제조 공정 수율이 크게 감소되는 문제점이 있으며, 이러한 문제는 현재의 트렌드(trend)인 대구경 웨이퍼에서 더욱 심하게 나타나고 있다.As the warpage phenomenon occurs, the manufacturing process yield of the wafer level package is greatly reduced, and this problem is more severe in the large-diameter wafer, which is the current trend.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로서, 본 발명의 목적은, 몰딩 수지의 표면에 홈을 형성함으로써, 웨이퍼가 말리는 워피지 현상의 발생을 방지하여 제조 공정 수율을 높이고, 열 방출 효율 또한 향상시킬 수 있는 웨이퍼 레벨 패키지 및 그 제조방법을 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, an object of the present invention, by forming a groove on the surface of the molding resin, to prevent the occurrence of the warpage phenomenon in which the wafer is dried to increase the manufacturing process yield, heat release efficiency Another object of the present invention is to provide a wafer level package and a method of manufacturing the same.

상기 목적을 달성하기 위한 본 발명의 실시예에 의한 웨이퍼 레벨 패키지는, 칩 패드를 구비한 웨이퍼; 상기 칩 패드 상에 상기 칩 패드와 전기적으로 연결되도록 형성된 재분배선; 상기 재분배선 상에 상기 재분배선과 전기적으로 연결되도록 형성된 언더메탈범프; 상기 언더메탈범프 상에 형성된 외부연결수단; 및 상기 외부연결수단의 상부가 노출되도록 상기 웨이퍼의 상부에 몰딩되며, 표면에 홈이 형성된 몰딩 수지;를 포함할 수 있다.Wafer level package according to an embodiment of the present invention for achieving the above object, a wafer having a chip pad; A redistribution line formed on the chip pad to be electrically connected to the chip pad; An undermetal bump formed on the redistribution line to be electrically connected to the redistribution line; External connection means formed on the undermetal bumps; And a molding resin molded on an upper portion of the wafer so that an upper portion of the external connection means is exposed and a groove formed on a surface thereof.

여기서, 상기 홈은 상기 웨이퍼 외측의 다이싱 라인과 대응하는 부분에 형성될 수 있다.Here, the groove may be formed in a portion corresponding to the dicing line outside the wafer.

또한, 상기 홈은 상기 외부연결수단의 외곽부를 둘러싸도록 형성될 수 있다.In addition, the groove may be formed to surround the outer portion of the external connection means.

또한, 상기 홈은 사각형, 사다리꼴, 삼각형 및 이들의 혼합형 중 어느 하나의 단면 형상을 가질 수 있다.In addition, the groove may have a cross-sectional shape of any one of a rectangle, a trapezoid, a triangle, and a mixture thereof.

또한, 상기 표면에 홈이 형성된 몰딩 수지는, 상기 홈과 대응하는 패턴이 내 부 표면에 형성된 금형을 이용하여 몰딩할 수 있고, 상기 금형은 상기 패턴과 일체로 형성되거나, 또는 상기 패턴이 형성된 틀이 내부에 조립될 수 있다.In addition, the molding resin having a groove formed on the surface may be molded using a mold having a pattern corresponding to the groove formed on an inner surface thereof, and the mold may be integrally formed with the pattern or the mold on which the pattern is formed. It can be assembled inside.

또한, 상기 외부연결수단은 솔더볼일 수 있다.In addition, the external connection means may be a solder ball.

또한, 상기 웨이퍼와 상기 재분배선 사이에 형성되고, 상기 칩 패드의 상면을 노출시키는 비아홀을 구비하는 제1 절연층;을 더 포함할 수 있다.The semiconductor device may further include a first insulating layer formed between the wafer and the redistribution line and having a via hole exposing an upper surface of the chip pad.

또한, 상기 재분배선과 상기 언더메탈범프 사이에 형성되고, 상기 재분배선의 상면 일부를 노출시키는 제2 절연층;을 더 포함할 수 있다.The display device may further include a second insulating layer formed between the redistribution line and the undermetal bump and exposing a portion of an upper surface of the redistribution line.

또한, 상기 목적을 달성하기 위한 본 발명의 다른 실시예에 의한 웨이퍼 레벨 패키지는, 칩; 상기 칩의 하면에 구비된 재분배선; 상기 재분배선 하면에 형성된 외부연결수단; 및 상기 외부연결수단의 하면을 노출시키고 상기 칩 및 상기 재분배선을 밀봉하도록 상기 칩의 상부 및 하부에 몰딩되며, 표면에 홈이 형성된 몰딩 수지;를 포함할 수 있다.In addition, a wafer level package according to another embodiment of the present invention for achieving the above object, a chip; A redistribution line provided on a bottom surface of the chip; External connection means formed on the bottom surface of the redistribution wire; And a molding resin molded on the top and bottom of the chip to expose a bottom surface of the external connection means and to seal the chip and the redistribution wire, and a groove formed on a surface thereof.

그리고, 상기 목적을 달성하기 위한 본 발명의 실시예에 의한 웨이퍼 레벨 패키지의 제조방법은, 칩 패드를 구비한 웨이퍼 상에, 상기 칩 패드와 전기적으로 연결되는 재분배선을 형성하는 단계; 상기 재분배선 상에 상기 재분배선과 전기적으로 연결되는 언더메탈범프를 형성하는 단계; 상기 언더메탈범프 상에 외부연결수단을 형성하는 단계; 상기 외부연결수단의 상부가 노출되도록 상기 웨이퍼의 상부에, 표면에 홈이 형성된 몰딩 수지를 몰딩시키는 단계; 및 상기 외부연결수단 사이 의 다이싱 라인을 따라 절단하여 유니트화하는 단계;를 포함할 수 있다.In addition, a method of manufacturing a wafer level package according to an embodiment of the present invention for achieving the above object, the step of forming a redistribution line electrically connected to the chip pad on the wafer having a chip pad; Forming an undermetal bump electrically connected to the redistribution line on the redistribution line; Forming an external connection means on the under metal bumps; Molding a molding resin having grooves formed on a surface of the wafer to expose the upper portion of the external connection means; And cutting the unit along a dicing line between the external connection means.

여기서, 상기 홈은 상기 다이싱 라인과 대응하는 부분에 형성될 수 있다.Here, the groove may be formed in a portion corresponding to the dicing line.

또한, 상기 홈은 상기 외부연결수단의 외곽부를 둘러싸도록 형성될 수 있다.In addition, the groove may be formed to surround the outer portion of the external connection means.

또한, 상기 홈은 사각형, 사다리꼴, 삼각형 및 이들의 혼합형 중 어느 하나의 단면 형상을 가질 수 있다.In addition, the groove may have a cross-sectional shape of any one of a rectangle, a trapezoid, a triangle, and a mixture thereof.

또한, 상기 재분배선을 형성하는 단계 이전에, 상기 칩 패드를 구비한 웨이퍼 상에 상기 칩 패드의 상면을 노출시키는 비아홀을 구비하는 제1 절연층을 형성하는 단계;를 더 포함할 수 있다.The method may further include forming a first insulating layer having a via hole exposing an upper surface of the chip pad on the wafer having the chip pad before forming the redistribution line.

또한, 상기 언더메탈범프를 형성하는 단계 이전에, 상기 재분배선 상에 상기 재분배선의 상면 일부를 노출시키는 제2 절연층을 형성하는 단계;를 더 포함할 수 있다.The method may further include forming a second insulating layer exposing a portion of the upper surface of the redistribution line on the redistribution line before the forming of the under metal bumps.

이상에서 설명한 바와 같이, 본 발명에 따른 웨이퍼 레벨 패키지 및 그 제조방법에 의하면, 몰딩 수지의 표면에 형성된 홈에 의해, 상기 몰딩 수지와 웨이퍼의 열팽창 계수 차이로 발생되는 스트레스(stress)가 전해지는 영역이 좁아짐으로써, 상기 스트레스가 감소되어 웨이퍼가 수축되는 힘을 분산시킬 수 있는 바, 웨이퍼의 워피지(warpage) 현상을 개선하여 제조 공정 수율을 향상시킬 수 있는 효과가 있다.As described above, according to the wafer level package according to the present invention and a method of manufacturing the same, a region in which stress caused by a difference in thermal expansion coefficient between the molding resin and the wafer is transmitted by grooves formed on the surface of the molding resin. By narrowing, the stress can be reduced to disperse the force to shrink the wafer, thereby improving the warpage phenomenon of the wafer, thereby improving the manufacturing process yield.

또한, 상기 홈이 다이싱 라인과 대응하는 부분에 형성되는 경우에는, 다이싱 되는 두께가 얇아짐으로써, 다이싱 공정을 용이하게 진행할 수가 있다.In addition, when the groove is formed in a portion corresponding to the dicing line, the dicing thickness can be reduced, so that the dicing step can be easily performed.

그리고, 본 발명에 따르면 상기 홈에 의해 몰딩 수지의 표면적이 넓어짐으로써, 패키지의 방열 효과를 높일 수 있는 장점이 있다.In addition, according to the present invention, the surface area of the molding resin is widened by the grooves, so that the heat dissipation effect of the package can be enhanced.

본 발명에 따른 웨이퍼 레벨 패키지 및 그 제조방법의 상기 목적에 대한 기술적 구성을 비롯한 작용효과에 관한 사항은 본 발명의 바람직한 실시예가 도시된 도면을 참조한 아래의 상세한 설명에 의해서 명확하게 이해될 것이다.Matters relating to the operational effects including the technical configuration for the above object of the wafer-level package and the manufacturing method thereof according to the present invention will be clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.

웨이퍼 레벨 패키지의 구조Structure of Wafer Level Package

먼저, 도 1 및 도 2를 참조하여 본 발명의 실시예에 따른 웨이퍼 레벨 패키지에 대하여 상세히 설명한다.First, a wafer level package according to an embodiment of the present invention will be described in detail with reference to FIGS. 1 and 2.

도 1은 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 구조를 나타낸 단면도이고, 도 2는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 구조를 나타낸 평면도이다.1 is a cross-sectional view showing the structure of a wafer level package according to an embodiment of the present invention, Figure 2 is a plan view showing the structure of a wafer level package according to an embodiment of the present invention.

먼저, 도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 웨이퍼 레벨 패키지는, 칩 패드(20)를 구비한 웨이퍼(10)와, 상기 웨이퍼(10) 상에 형성되며 상기 칩 패드(20)의 상면을 노출시키는 비아홀(35)을 구비하는 제1 절연층(30)과, 상기 칩 패드(20)와 전기적으로 연결되도록 상기 제1 절연층(30) 상에 형성된 재분배선(40)과, 상기 재분배선(40)을 포함한 상기 제1 절연층(30) 상에 형성되며 상기 재분배선(40)의 상면 일부를 노출시키는 제2 절연층(50)과, 상기 재분배선(40)과 전기적으로 연결되도록 상기 노출된 재분배선(40)을 포함한 상기 제2 절연층(50) 상에 형성된 언더메탈범프(under metal bump; 60)와, 상기 언더메탈범프(60) 상에 형성된 외부연결수단(70), 및 상기 외부연결수단(70)의 상부가 노출되도록 상기 웨이퍼(10)의 상부에 형성되며, 표면에 홈(85)이 형성된 몰딩 수지(80)를 포함한다.First, as shown in FIG. 1, a wafer level package according to an embodiment of the present invention includes a wafer 10 having a chip pad 20 and a chip pad 20 formed on the wafer 10. A redistribution line 40 formed on the first insulating layer 30 to be electrically connected to the chip pad 20 and a first insulating layer 30 having a via hole 35 exposing an upper surface of And a second insulating layer 50 formed on the first insulating layer 30 including the redistribution line 40 and exposing a portion of the upper surface of the redistribution line 40, and the redistribution line 40. An under metal bump 60 formed on the second insulating layer 50 including the exposed redistribution line 40 and an external connection means formed on the under metal bump 60. 70) and a molding formed on the wafer 10 to expose the upper portion of the external connection means 70 and having a groove 85 formed on the surface thereof. Resin 80.

상기 웨이퍼(10)는 실리콘(Si)으로 이루어질 수 있고, 상기 제1 절연층(30) 및 제2 절연층(50)은 에폭시 수지 등으로 이루어질 수 있다.The wafer 10 may be made of silicon (Si), and the first insulating layer 30 and the second insulating layer 50 may be made of an epoxy resin.

상기 재분배선(40)은, 구리(Cu) 등의 금속으로 이루어질 수 있다.The redistribution line 40 may be made of a metal such as copper (Cu).

또한, 상기 외부연결수단(70)은 솔더볼(solder ball) 등으로 이루어질 수 있다.In addition, the external connection means 70 may be made of a solder ball (solder ball).

특히, 본 발명의 실시예에 따르면, 상기 몰딩 수지(80)의 표면에 홈(85)이 형성되어 있는데, 상기 홈(85)이 형성된 몰딩 수지(80)는, 내부 표면에 상기 몰딩 수지(80)의 홈(85)과 대응하는 패턴이 형성된 금형을 이용한 몰딩 공정 등에 의해 형성될 수 있다.In particular, according to the embodiment of the present invention, the groove 85 is formed on the surface of the molding resin 80, the molding resin 80 in which the groove 85 is formed, the molding resin 80 on the inner surface It may be formed by a molding process using a mold having a pattern corresponding to the groove 85 of the).

이때, 상기 몰딩 공정시 이용되는 상기 금형에 형성된 패턴은 상기 금형자체의 내부에 일체로 형성될 수가 있다. 또는, 비용 절감을 위해 기존의 패턴이 형성되어 있지 않은 금형 내부에, 패턴이 형성된 틀을 별도로 제작하여 조립할 수도 있다.In this case, the pattern formed in the mold used in the molding process may be integrally formed in the mold itself. Alternatively, in order to reduce costs, a mold having a pattern formed therein may be assembled separately in a mold in which an existing pattern is not formed.

상기 몰딩 수지(80) 표면의 상기 홈(85)은, 사각형, 사다리꼴, 삼각형 또는 이들의 혼합형 등의 단면 형상을 갖도록 형성될 수 있다.The groove 85 on the surface of the molding resin 80 may be formed to have a cross-sectional shape such as a quadrangle, trapezoid, triangle, or a mixture thereof.

상기 홈(85)은 상기 몰딩 수지(80)의 표면에 복수개 형성되어, 상기 몰딩 수지(80)와 웨이퍼(10)의 열팽창 계수 차이로 발생되는 스트레스(stress)가 전해지는 영역이 좁아지도록 함으로써, 상기 스트레스를 감소시켜 웨이퍼(10)가 몰딩 공정시 수축되는 힘을 분산시킬 수 있다. 이에 따라, 웨이퍼(10)의 워피지(warpage) 현상을 개선할 수 있다.The grooves 85 are formed in plural on the surface of the molding resin 80, so that the region through which the stress generated due to the difference in thermal expansion coefficient between the molding resin 80 and the wafer 10 is transmitted is narrowed, The stress may be reduced to disperse the force that the wafer 10 shrinks during the molding process. As a result, the warpage phenomenon of the wafer 10 can be improved.

이때, 상기 홈(85)은 상기 웨이퍼(10) 외측의 다이싱 라인(dicing line)과 대응하는 부분에 형성될 수도 있으며, 이 경우 다이싱 되는 전체 두께가 얇아짐으로써, 다이싱 공정을 용이하게 진행할 수 있는 이점이 있다.In this case, the groove 85 may be formed in a portion corresponding to a dicing line outside the wafer 10, and in this case, the overall thickness to be diced becomes thin, thereby facilitating a dicing process. There is an advantage to proceed.

또한, 상기 홈(85)은 도 2에 도시된 바와 같이, 상기 외부연결수단(70)의 외곽부를 둘러싸는 형태로 형성될 수 있다.In addition, the groove 85 may be formed to surround the outer portion of the external connection means 70, as shown in FIG.

상술한 바와 같은 본 발명의 실시예에 따른 웨이퍼 레벨 패키지는, 상기 몰딩 수지(80)의 표면에 형성된 상기 홈(85)에 의해 몰딩 수지(80)의 표면적이 넓어지는 바, 패키지의 방열 효과 또한 높일 수 있는 장점이 있다.In the wafer-level package according to the embodiment of the present invention as described above, the surface area of the molding resin 80 is widened by the grooves 85 formed on the surface of the molding resin 80, so that the heat dissipation effect of the package There is an advantage to increase.

한편, 도 3은 본 발명의 다른 실시예에 따른 웨이퍼 레벨 패키지의 구조를 나타낸 단면도로서, BBGA(Bumpless Ball Grid Array) 타입의 패키지를 나타낸 것이다.3 is a cross-sectional view illustrating a structure of a wafer level package according to another embodiment of the present invention, and illustrates a package having a bumpless ball grid array (BBGA) type.

도 3에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 웨이퍼 레벨 패키지는, 칩(110)과, 상기 칩(110)의 하면에 구비된 재분배선(120)과, 상기 재분배선(120)의 하면에 형성된 외부연결수단(130) 및 상기 외부연결수단(130)의 하면을 노출시키고 상기 칩(110) 및 상기 재분배선(120)을 밀봉하도록 상기 칩(110)의 상부 및 하부에 몰딩되며, 표면에 홈(145)이 형성된 몰딩 수지(140)를 포함한다.As shown in FIG. 3, a wafer level package according to another embodiment of the present invention includes a chip 110, a redistribution line 120 provided on a bottom surface of the chip 110, and the redistribution line 120. The upper and lower parts of the chip 110 are molded to expose the external connection means 130 and the lower surface of the external connection means 130 and to seal the chip 110 and the redistribution line 120. , The molding resin 140 having the groove 145 formed on the surface thereof.

이러한 본 발명의 다른 실시예에 따른 웨이퍼 레벨 패키지는, 몰딩 수지(140)가 칩(110)의 상부 뿐만 아니라 하부에도 몰딩되는 패키지로서, 상기 몰딩 수지(140)의 표면에 형성되는 홈(145) 역시 패키지의 상부 및 하부에 모두 형성됨으로써, 상술한 바와 같은 본 발명의 실시예에 따른 웨이퍼 레벨 패키지보다 더욱 큰 워피지 개선 효과를 얻을 수 있다는 장점이 있다.The wafer level package according to another embodiment of the present invention is a package in which the molding resin 140 is molded not only on the top of the chip 110 but also on the bottom thereof, and the groove 145 is formed on the surface of the molding resin 140. Also formed by both the upper and lower portions of the package, there is an advantage that the warpage improvement effect can be obtained more than the wafer level package according to the embodiment of the present invention as described above.

웨이퍼 레벨 패키지의 제조방법Manufacturing Method of Wafer Level Package

이하, 도 4 내지 도 10을 참조하여 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 제조방법에 대하여 상세히 설명한다.Hereinafter, a method of manufacturing a wafer level package according to an embodiment of the present invention will be described in detail with reference to FIGS. 4 to 10.

도 4 내지 도 10은 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.4 through 10 are process cross-sectional views sequentially illustrating a method of manufacturing a wafer level package according to an embodiment of the present invention.

도 4에 도시된 바와 같이, 상면에 칩 패드(20)를 구비한 웨이퍼(10)를 준비한다. 상기 웨이퍼(10)는 실리콘(Si)으로 이루어질 수 있다.As shown in FIG. 4, a wafer 10 having a chip pad 20 on an upper surface thereof is prepared. The wafer 10 may be made of silicon (Si).

그런 다음, 도 5에 도시된 바와 같이, 상기 칩 패드(20)를 구비한 웨이퍼(10) 상에 제1 절연층(30)을 형성하고 나서, 상기 제1 절연층(30)의 일부분을 제거하여 상기 칩 패드(20)의 상면을 노출시키는 비아홀(35)을 형성한다. 상기 제1 절연층(30)은 에폭시 수지 등으로 이루어질 수 있다.Then, as shown in FIG. 5, after forming the first insulating layer 30 on the wafer 10 with the chip pad 20, a portion of the first insulating layer 30 is removed. As a result, a via hole 35 exposing the top surface of the chip pad 20 is formed. The first insulating layer 30 may be made of an epoxy resin or the like.

그 다음에, 도 6에 도시된 바와 같이, 상기 비아홀(35)을 포함한 상기 제1 절연층(30)상에, 상기 칩 패드(20)와 전기적으로 연결되는 재분배선(40)을 형성한다. 상기 재분배선(40)은 구리 등으로 이루어질 수 있다.Next, as illustrated in FIG. 6, a redistribution line 40 is formed on the first insulating layer 30 including the via hole 35 to be electrically connected to the chip pad 20. The redistribution wire 40 may be made of copper or the like.

다음으로, 도 7에 도시된 바와 같이, 상기 재분배선(40)을 포함한 상기 제1 절연층(30) 상에 제2 절연층(50)을 형성한 후, 상기 제2 절연층(50)의 일부분을 제거하여 상기 재분배선(40)의 상면 일부를 노출시킨다. 상기 제2 절연층(50)은 상기 제1 절연층(50)과 동일하게 에폭시 수지 등으로 이루어질 수 있다.Next, as shown in FIG. 7, after the second insulating layer 50 is formed on the first insulating layer 30 including the redistribution wire 40, the second insulating layer 50 may be formed. A portion of the upper surface of the redistribution line 40 is exposed by removing a portion. The second insulating layer 50 may be made of an epoxy resin or the like as the first insulating layer 50.

그런 다음, 도 8에 도시된 바와 같이, 상기 재분배선(40)을 포함한 상기 제2 절연층(50) 상에 상기 재분배선(40)과 전기적으로 연결되는 언더메탈범프(60)를 형성한다. 그리고 나서, 상기 언더메탈범프(60) 상에 솔더볼 등과 같은 외부연결수단(70)을 형성한다.Next, as shown in FIG. 8, an undermetal bump 60 is formed on the second insulating layer 50 including the redistribution line 40 to be electrically connected to the redistribution line 40. Then, an external connection means 70 such as solder balls is formed on the under metal bumps 60.

그런 후에, 도 9에 도시된 바와 같이, 상기 외부연결수단(70)의 상부가 노출되도록 상기 웨이퍼(10)의 상부에, 표면에 홈(85)이 형성된 몰딩 수지(80)를 몰딩시킨다. 상기 홈(85)은, 사각형, 사다리꼴, 삼각형 또는 이들의 혼합형 등의 단면 형상을 갖도록 형성될 수 있다.Thereafter, as shown in FIG. 9, a molding resin 80 having a groove 85 formed on the surface of the wafer 10 is molded to expose the upper portion of the external connection means 70. The groove 85 may be formed to have a cross-sectional shape such as quadrangular, trapezoidal, triangular, or a mixture thereof.

본 발명의 실시예에 따르면, 상기 몰딩 수지(80) 표면에 형성된 상기 홈(85)에 의해 상기 몰딩 수지(80)와 웨이퍼(10)의 열팽창 계수 차이에 의한 스트레스가 전해지는 영역이 좁아짐으로써, 웨이퍼(10)의 워피지(warpage) 현상을 개선할 수 있다.According to the exemplary embodiment of the present invention, the region through which the stress due to the difference in thermal expansion coefficient between the molding resin 80 and the wafer 10 is transmitted is narrowed by the groove 85 formed on the molding resin 80. The warpage phenomenon of the wafer 10 can be improved.

상술한 바와 같이, 상기 홈(85)은 하기의 다이싱 라인(dicing line)과 대응하는 부분에 형성될 수도 있으며, 이 경우 다이싱 공정을 용이하게 진행할 수 있 다. 또한, 상기 홈(85)은 상기 외부연결수단(70)의 외곽부를 둘러싸도록 형성될 수도 있다.As described above, the groove 85 may be formed in a portion corresponding to the following dicing line, and in this case, the dicing process may be easily performed. In addition, the groove 85 may be formed to surround the outer portion of the external connection means 70.

그 다음에, 도 10에 도시된 바와 같이, 상기 외부연결수단(70) 사이의 다이싱 라인을 따라 절단하여 유니트(unit)화한다.Then, as shown in FIG. 10, the unit is cut along the dicing line between the external connecting means 70.

이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이나, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.Preferred embodiments of the present invention described above are disclosed for the purpose of illustration, and various substitutions, modifications, and changes within the scope without departing from the spirit of the present invention for those skilled in the art to which the present invention pertains. It will be possible, but such substitutions, changes and the like should be regarded as belonging to the following claims.

도 1은 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 구조를 나타낸 단면도.1 is a cross-sectional view showing the structure of a wafer level package according to an embodiment of the present invention.

도 2는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 구조를 나타낸 평면도.2 is a plan view showing the structure of a wafer level package according to an embodiment of the present invention.

도 3은 본 발명의 다른 실시예에 따른 웨이퍼 레벨 패키지의 구조를 나타낸 단면도.3 is a cross-sectional view showing the structure of a wafer level package according to another embodiment of the present invention.

도 4 내지 도 10은 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.4 to 10 are process cross-sectional views sequentially shown to explain a method of manufacturing a wafer level package according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10: 웨이퍼 20: 칩 패드10: wafer 20: chip pad

30: 제1 절연층 35: 비아홀30: first insulating layer 35: via hole

40: 재분배선 50: 제2 절연층40: redistribution wire 50: second insulating layer

60: 언더메탈범프 70: 외부연결수단60: under metal bump 70: external connection means

80: 몰딩 수지 85: 홈80: molding resin 85: groove

Claims (16)

칩 패드를 구비한 웨이퍼;A wafer having a chip pad; 상기 칩 패드 상에 상기 칩 패드와 전기적으로 연결되도록 형성된 재분배선;A redistribution line formed on the chip pad to be electrically connected to the chip pad; 상기 재분배선 상에 상기 재분배선과 전기적으로 연결되도록 형성된 언더메탈범프;An undermetal bump formed on the redistribution line to be electrically connected to the redistribution line; 상기 언더메탈범프 상에 형성된 외부연결수단; 및External connection means formed on the undermetal bumps; And 상기 외부연결수단의 상부가 노출되도록 상기 웨이퍼의 상부에 몰딩되며, 표면에 홈이 형성된 몰딩 수지;A molding resin molded on an upper portion of the wafer to expose an upper portion of the external connection means and having a groove formed on a surface thereof; 를 포함하는 웨이퍼 레벨 패키지.Wafer level package comprising a. 제1항에 있어서,The method of claim 1, 상기 홈은 상기 웨이퍼 외측의 다이싱 라인과 대응하는 부분에 형성되는 웨이퍼 레벨 패키지.The groove is a wafer level package formed in a portion corresponding to the dicing line outside the wafer. 제1항에 있어서,The method of claim 1, 상기 홈은 상기 외부연결수단의 외곽부를 둘러싸도록 형성되는 웨이퍼 레벨 패키지.The groove is a wafer level package formed to surround the outer portion of the external connecting means. 제1항에 있어서,The method of claim 1, 상기 홈은 사각형, 사다리꼴, 삼각형 및 이들의 혼합형 중 어느 하나의 단면 형상을 가지는 웨이퍼 레벨 패키지.And the groove has a cross-sectional shape of any one of a rectangle, a trapezoid, a triangle, and a mixture thereof. 제1항에 있어서,The method of claim 1, 상기 표면에 홈이 형성된 몰딩 수지는, 상기 홈과 대응하는 패턴이 내부 표면에 형성된 금형을 이용하여 몰딩하는 웨이퍼 레벨 패키지.The molding resin having grooves formed on the surface is molded using a mold having a pattern corresponding to the grooves formed on an inner surface thereof. 제5항에 있어서,The method of claim 5, 상기 금형은 상기 패턴과 일체로 형성되거나, 또는 상기 패턴이 형성된 틀이 내부에 조립된 웨이퍼 레벨 패키지.The mold may be integrally formed with the pattern, or the mold having the pattern formed therein is assembled therein. 제1항에 있어서,The method of claim 1, 상기 외부연결수단은 솔더볼인 웨이퍼 레벨 패키지.The external connection means is a wafer level package is a solder ball. 제1항에 있어서,The method of claim 1, 상기 웨이퍼와 상기 재분배선 사이에 형성되고, 상기 칩 패드의 상면을 노출시키는 비아홀을 구비하는 제1 절연층;을 더 포함하는 웨이퍼 레벨 패키지.And a first insulating layer formed between the wafer and the redistribution line and having a via hole exposing an upper surface of the chip pad. 제1항에 있어서,The method of claim 1, 상기 재분배선과 상기 언더메탈범프 사이에 형성되고, 상기 재분배선의 상면 일부를 노출시키는 제2 절연층;을 더 포함하는 웨이퍼 레벨 패키지.And a second insulating layer formed between the redistribution line and the undermetal bump and exposing a portion of an upper surface of the redistribution line. 칩;chip; 상기 칩의 하면에 구비된 재분배선;A redistribution line provided on a bottom surface of the chip; 상기 재분배선 하면에 형성된 외부연결수단; 및External connection means formed on the bottom surface of the redistribution wire; And 상기 외부연결수단의 하면을 노출시키고 상기 칩 및 상기 재분배선을 밀봉하도록 상기 칩의 상부 및 하부에 몰딩되며, 표면에 홈이 형성된 몰딩 수지;A molding resin molded on the top and bottom of the chip to expose a bottom surface of the external connection means and to seal the chip and the redistribution wire, and a groove formed on a surface thereof; 를 포함하는 웨이퍼 레벨 패키지.Wafer level package comprising a. 칩 패드를 구비한 웨이퍼 상에, 상기 칩 패드와 전기적으로 연결되는 재분배 선을 형성하는 단계;Forming a redistribution line on the wafer having the chip pad, the redistribution line electrically connected to the chip pad; 상기 재분배선 상에 상기 재분배선과 전기적으로 연결되는 언더메탈범프를 형성하는 단계;Forming an undermetal bump electrically connected to the redistribution line on the redistribution line; 상기 언더메탈범프 상에 외부연결수단을 형성하는 단계;Forming an external connection means on the under metal bumps; 상기 외부연결수단의 상부가 노출되도록 상기 웨이퍼의 상부에, 표면에 홈이 형성된 몰딩 수지를 몰딩시키는 단계; 및Molding a molding resin having grooves formed on a surface of the wafer to expose the upper portion of the external connection means; And 상기 외부연결수단 사이의 다이싱 라인을 따라 절단하여 유니트화하는 단계;Cutting and uniting along a dicing line between the external connecting means; 를 포함하는 웨이퍼 레벨 패키지의 제조방법.Method of manufacturing a wafer level package comprising a. 제11항에 있어서,The method of claim 11, 상기 홈은 상기 다이싱 라인과 대응하는 부분에 형성되는 웨이퍼 레벨 패키지의 제조방법.And the groove is formed in a portion corresponding to the dicing line. 제11항에 있어서,The method of claim 11, 상기 홈은 상기 외부연결수단의 외곽부를 둘러싸도록 형성되는 웨이퍼 레벨 패키지의 제조방법.The groove is a manufacturing method of a wafer level package formed to surround the outer portion of the external connecting means. 제11항에 있어서,The method of claim 11, 상기 홈은 사각형, 사다리꼴, 삼각형 및 이들의 혼합형 중 어느 하나의 단면 형상을 가지는 웨이퍼 레벨 패키지의 제조방법.And the groove has a cross-sectional shape of any one of a quadrangle, trapezoid, triangle, and a mixture thereof. 제11항에 있어서,The method of claim 11, 상기 재분배선을 형성하는 단계 이전에,Prior to forming the redistribution line, 상기 칩 패드를 구비한 웨이퍼 상에 상기 칩 패드의 상면을 노출시키는 비아홀을 구비하는 제1 절연층을 형성하는 단계;를 더 포함하는 웨이퍼 레벨 패키지의 제조방법.And forming a first insulating layer having a via hole exposing the top surface of the chip pad on the wafer having the chip pad. 제11항에 있어서,The method of claim 11, 상기 언더메탈범프를 형성하는 단계 이전에,Prior to forming the under metal bump, 상기 재분배선 상에 상기 재분배선의 상면 일부를 노출시키는 제2 절연층을 형성하는 단계;를 더 포함하는 웨이퍼 레벨 패키지의 제조방법.And forming a second insulating layer on the redistribution line to expose a portion of the upper surface of the redistribution line.
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