KR20090120216A - Wafer level chip scale package and fabricating method of the same - Google Patents

Wafer level chip scale package and fabricating method of the same Download PDF

Info

Publication number
KR20090120216A
KR20090120216A KR1020080046144A KR20080046144A KR20090120216A KR 20090120216 A KR20090120216 A KR 20090120216A KR 1020080046144 A KR1020080046144 A KR 1020080046144A KR 20080046144 A KR20080046144 A KR 20080046144A KR 20090120216 A KR20090120216 A KR 20090120216A
Authority
KR
South Korea
Prior art keywords
solder ball
wafer level
chip scale
scale package
level chip
Prior art date
Application number
KR1020080046144A
Other languages
Korean (ko)
Inventor
박승욱
권영도
이재광
홍주표
백종환
샨 가오
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020080046144A priority Critical patent/KR20090120216A/en
Publication of KR20090120216A publication Critical patent/KR20090120216A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

PURPOSE: A wafer level chip size package and a manufacturing method thereof are provided to alleviating the stress concentration applied to a solder ball due to the difference between coefficients of thermal expansion of a resin sealing unit and the solder ball by forming a stress relaxation unit having a coefficient of thermal expansion lower than the resin sealing unit. CONSTITUTION: A wafer level chip size package(30) includes a semiconductor chip, the first insulation layer, a re-wiring layer, the first solder ball, a stress relaxation unit, and a resin sealing unit. On the semiconductor chip, a bonding pad is formed. The first insulation layer is formed in an upper side of the semiconductor chip excepting for the bonding pad. One end of the re-wring layer is connected to a bonding pad on the first insulation layer and the other end has a connection pad. The first solder ball(39) is formed in the connection pad. The stress relaxation unit is formed as surrounding the outer side of the first solder ball. The resin sealing unit(40) is formed to seal the re-wiring layer, the first insulation layer and the first solder ball.

Description

웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법{Wafer level chip scale package and fabricating method of the same}Wafer level chip scale package and fabrication method of the same

본 발명은 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법에 관한 것으로, 더욱 상세하게는 반도체 칩 상에 형성된 솔더볼에 발생하는 응력을 완화시킬 수 있는 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법에 관한 것이다. The present invention relates to a wafer level chip scale package and a method of manufacturing the same, and more particularly, to a wafer level chip scale package and a method of manufacturing the same that can alleviate the stress generated in the solder ball formed on the semiconductor chip.

반도체 산업에 있어서 기술 개발의 주요한 추세 중의 하나는 반도체 소자의 크기를 축소시키는 것이다. 반도체 소자 패키지 분야에 있어서도 소형 컴퓨터 및 휴대용 전자기기 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀(Pin)을 구현할 수 있는 파인 피치 볼 그리드 어레이(Fine Pitch Ball Grid Array; FBGA) 패키지 또는 칩 스케일 패키지(Chip Scale Package; CSP) 등의 반도체 소자 패키지가 개발되고 있다. One of the major trends in technology development in the semiconductor industry is to reduce the size of semiconductor devices. Fine Pitch Ball Grid Array (FBGA) package that can implement a large number of pins in a small size in accordance with the rapidly increasing demand for small computer and portable electronic devices in the field of semiconductor device package or Semiconductor device packages such as a chip scale package (CSP) have been developed.

현재 개발되고 있는 파인 피치 볼 그리드 어레이 패키지 또는 칩 스케일 패키지 등과 같은 반도체 소자 패키지는 소형화 및 경량화 등의 물리적 이점이 있는 반면 아직까지는 종래의 플라스틱 패키지(plastic package)와 대등한 신뢰성을 확보하지 못하고 있으며, 생산 과정에서 소요되는 원부자재 및 공정의 단가가 높아 가격 경쟁력이 떨어지는 단점이 있다. 특히, 현재 칩 스케일 패키지의 대표적인 종류인 소위 마이크로 볼 그리드 어레이(micro BGA;μBGA) 패키지는 파인 피치 볼 그리드 어레이 또는 칩 스케일 패키지에 비하여 나은 특성이 있기는 하지만, 역시 신뢰도 및 가격 경쟁력이 떨어지는 단점이 있다. Semiconductor device packages such as fine pitch ball grid array packages or chip scale packages that are currently being developed have physical advantages such as miniaturization and light weight, but have not yet secured the same reliability as conventional plastic packages. Due to the high cost of raw and subsidiary materials and processes in the production process, price competitiveness is inferior. In particular, the so-called micro BGA (micro BGA) package, which is a typical type of chip scale package, has better characteristics than the fine pitch ball grid array or chip scale package, but also has a disadvantage of low reliability and price competitiveness. have.

이러한 단점을 극복하기 위해 개발된 패키지의 한 종류로 반도체 칩의 본딩패드(bonding pad)의 재배치(redistribution) 또는 재배선(rerouting)을 이용하는 소위 웨이퍼 레벨 칩 스케일 패키지(Wafer Level Chip Scale Package; WLCSP)가 있다. A so-called wafer level chip scale package (WLCSP) that uses redistribution or rerouting of a bonding pad of a semiconductor chip as a kind of package developed to overcome this disadvantage. There is.

웨이퍼 레벨 칩 스케일 패키지는 개별 칩(Chip) 레벨로 절단하기 전 웨이퍼 레벨에서 재배선층 및 솔더볼 형성 공정 등을 일괄적으로 진행한 후, 솔더볼이 형성된 웨이퍼를 칩 레벨로 절단하여 제조하는 패키지이다. The wafer-level chip scale package is a package that cuts the wafer on which the solder ball is formed at the chip level after collectively performing the redistribution layer and the solder ball forming process at the wafer level before cutting to the individual chip level.

도 1은 종래기술에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도이고, 도 2는 종래기술에 따른 더블 솔더볼 구조를 갖는 웨이퍼 레벨 칩 스케일 패키지의 단면도이다. 1 is a cross-sectional view of a wafer level chip scale package according to the prior art, and FIG. 2 is a cross-sectional view of a wafer level chip scale package having a double solder ball structure according to the prior art.

먼저, 도 1을 참조하면, 종래기술에 따른 웨이퍼 레벨 칩 스케일 패키지(10)는 상부면에 본딩패드(12)와 패시베이션층(13)이 형성된 반도체 칩(11), 반도체 칩(11)의 상부면에 형성된 제1 절연층(14), 본딩패드(12)로부터 제1 절연층(14) 상으로 연장되며, 일단에 접속패드(17)가 형성된 재배선층(16), 재배선층(16)과 제1 절연층(14) 상에 형성된 제2 절연층(18), 접속패드(17)에 형성된 제1 솔더볼(19), 이러한 제1 솔더볼(19)을 포함하여 제2 절연층(18)을 봉합하는 수지봉합부(20)를 포함하여 구성된다. First, referring to FIG. 1, a wafer level chip scale package 10 according to the related art includes a semiconductor chip 11 and a semiconductor chip 11 having a bonding pad 12 and a passivation layer 13 formed on an upper surface thereof. A redistribution layer 16 and a redistribution layer 16 extending from the first insulating layer 14 and the bonding pad 12 formed on the surface to the first insulating layer 14 and having a connection pad 17 at one end thereof; The second insulating layer 18 is formed by including the second insulating layer 18 formed on the first insulating layer 14, the first solder ball 19 formed on the connection pad 17, and the first solder ball 19. It is comprised including the resin sealing part 20 which seals.

다음, 도 2를 참조하면, 더블 솔더볼 구조를 갖는 웨이퍼 레벨 칩 스케일 패키지(30)는 제1 솔더볼(39)에 제2 솔더볼(41)이 연결된 구조를 갖는다. Next, referring to FIG. 2, the wafer level chip scale package 30 having a double solder ball structure has a structure in which a second solder ball 41 is connected to the first solder ball 39.

그러나, 도 1 및 도 2에 도시된 웨이퍼 레벨 칩 스케일 패키지(10, 30)에는 몇가지 문제점이 있었다. 웨이퍼 레벨 칩 스케일 패키지(10, 30)의 솔더볼(19, 39)은 주석-납(Sn-Pb), 수지봉합부(20, 40)는 폴리이미드(polyimide) 또는 에폭시(epoxy) 등의 서로 다른 재질로 이루어져 있다. 웨이퍼 레벨 칩 스케일 패키지(10, 30)의 작동시 열이 발생하거나 외부로부터 열이 가해지는 경우, 재질 차이에 따른 열팽창계수(CTE)의 차이로 인해 수지봉합부(20, 40)와 접하는 제1 솔더볼(19, 39)에 응력이 인가되어 접합강도가 취약하게 되는 문제점이 있었다. However, there are some problems with the wafer level chip scale packages 10 and 30 shown in FIGS. 1 and 2. The solder balls 19 and 39 of the wafer level chip scale packages 10 and 30 are tin-lead (Sn-Pb), and the resin seal portions 20 and 40 are different from each other, such as polyimide or epoxy. It is made of material. When heat is generated during operation of the wafer level chip scale packages 10 and 30 or heat is applied from the outside, the first contacting the resin sealing parts 20 and 40 due to the difference in the coefficient of thermal expansion (CTE) according to the material difference There is a problem that the stress is applied to the solder balls (19, 39) that the bonding strength is weak.

한편, 도 3은 도 2에 도시된 더블 솔더볼 구조를 갖는 웨이퍼 레벨 칩 스케일 패키지(30)의 응력 분포를 나타내는 시뮬레이션 결과이다. 도 3에서, 녹색, 노란색, 붉은색 순으로 응력이 높은 부분을 나타내는 것으로서, 수지봉합부(20)와 접하는 제1 솔더볼(39) 및 제2 솔더볼(41) 부분에 응력이 집중됨을 알 수 있다. 특히, 제1 솔더볼(39)과 인접한 제2 솔더볼(41) 부분에 응력이 집중됨을 알 수 있고, 이러한 응력분포로부터 제1 솔더볼(39)과 제2 솔더볼(41)의 접합에 문제점이 있음을 알 수 있다.3 is a simulation result showing the stress distribution of the wafer level chip scale package 30 having the double solder ball structure shown in FIG. 2. In FIG. 3, as the parts having the highest stress in the order of green, yellow, and red, it can be seen that stress is concentrated in the first solder ball 39 and the second solder ball 41 in contact with the resin sealing part 20. . In particular, it can be seen that stress is concentrated in the portion of the second solder ball 41 adjacent to the first solder ball 39, and there is a problem in joining the first solder ball 39 and the second solder ball 41 from the stress distribution. Able to know.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명은 반도체 칩 상에 형성된 솔더볼에 발생하는 응력을 완화시킬 수 있는 웨이퍼 레벨 패키지 및 그 제조방법을 제공하기 위한 것이다. Accordingly, the present invention has been made to solve the above problems, the present invention is to provide a wafer-level package and a method of manufacturing the same that can alleviate the stress generated in the solder ball formed on the semiconductor chip.

본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지는, The wafer level chip scale package according to the present invention,

상부면에 본딩패드가 형성된 반도체 칩;A semiconductor chip having a bonding pad formed on an upper surface thereof;

상기 본딩패드를 제외한 상기 반도체 칩의 상부면에 형성된 제1 절연층;A first insulating layer formed on an upper surface of the semiconductor chip except for the bonding pads;

상기 제1 절연층 상에 일단이 상기 본딩패드와 연결되고 타단에 접속패드를 갖는 재배선층;A redistribution layer having one end connected to the bonding pad and a connection pad at the other end on the first insulating layer;

상기 접속패드에 형성된 제1 솔더볼;A first solder ball formed on the connection pad;

상기 제1 솔더볼의 외면을 감싸며 형성된 응력완화부; 및 A stress relaxation part formed surrounding the outer surface of the first solder ball; And

상기 제1 솔더볼을 포함하여 상기 재배선층과 상기 제1 절연층이 봉합되도록 형성된 수지봉합부를 포함하는 것을 특징으로 한다. And a resin encapsulation part including the first solder ball to seal the redistribution layer and the first insulating layer.

본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법은, Method for manufacturing a wafer level chip scale package according to the present invention,

(A) 웨이퍼 레벨에서 칩 상에 본딩패드를 노출시키는 개구부를 갖는 제1 절연층을 형성하는 단계;(A) forming a first insulating layer having an opening that exposes the bonding pads on the chip at the wafer level;

(B) 상기 제1 절연층 상에 일단이 상기 본딩패드와 연결되고 타단에 접속패드를 갖는 재배선층을 형성하는 단계;(B) forming a redistribution layer having one end connected to the bonding pad and having a connection pad at the other end on the first insulating layer;

(C) 상기 접속패드에 제1 솔더볼을 형성하는 단계;(C) forming a first solder ball on the connection pad;

(D) 상기 제1 솔더볼의 외면을 감싸는 응력완화부를 형성하는 단계; 및 (D) forming a stress relaxation portion surrounding the outer surface of the first solder ball; And

(E) 상기 제1 솔더볼을 포함하여 상기 접속패드를 제외한 상기 재배선층 및 상기 제1 절연층의 상부면을 봉합하는 수지봉합부를 형성하는 단계를 포함하는 것을 특징으로 한다. (E) forming a resin encapsulation portion including the first solder ball to seal the upper surface of the redistribution layer and the first insulating layer except for the connection pad.

본 발명은 반도체 칩 상에 형성된 제1 솔더볼의 외면에 수지봉합부보다 낮은 열팽창계수를 갖는 응력완화부를 형성함으로써 수지봉합부와 솔더볼의 열팽창계수의 차이로 인해 솔더볼에 인가되는 응력집중을 완화시키는 효과를 갖는다. The present invention is to reduce the stress concentration applied to the solder ball due to the difference in the thermal expansion coefficient of the resin sealing portion and the solder ball by forming a stress relaxation portion having a lower thermal expansion coefficient than the resin sealing portion on the outer surface of the first solder ball formed on the semiconductor chip Has

또한, 본 발명은 응력완화부를 형성함으로써 제1 솔더볼에 연결되는 제2 솔더볼에 인가되는 응력을 완화하여 제1 솔더볼과 제2 솔더볼의 분리 현상을 방지하는 효과를 갖는다. In addition, the present invention has the effect of reducing the stress applied to the second solder ball connected to the first solder ball by forming a stress relaxation portion to prevent the separation phenomenon of the first solder ball and the second solder ball.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.  Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명의 바람직한 제1 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도이고, 도 5은 본 발명의 바람직한 제2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도이며, 도 6 내지 도 13은 본 발명의 제1 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법을 설명하기 위한 각 공정별 단면도이고, 도 14 내지 도 20은 본 발명의 제2 실시예에 다른 웨이퍼 레벨 칩 스케일 패키지의 제조방법을 설명하기 위한 각 공정별 단면도이다. 4 is a cross-sectional view of a wafer level chip scale package according to a first preferred embodiment of the present invention, FIG. 5 is a cross-sectional view of a wafer level chip scale package according to a second preferred embodiment of the present invention, and FIGS. 14 is a cross-sectional view of each process for explaining a method of manufacturing a wafer level chip scale package according to the first embodiment of the present invention, and FIGS. It is sectional drawing for each process for demonstrating this.

도 4는 본 발명의 바람직한 제1 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도로서, 이를 참조하여 본 발명의 바람직한 제1 실시예에 따른 웨이퍼 레벨 패키지(100)에 대해 설명하면 다음과 같다. 4 is a cross-sectional view of a wafer level chip scale package according to a first embodiment of the present invention. Referring to this, a wafer level package 100 according to the first embodiment of the present invention will be described below.

본 발명의 바람직한 제1 실시예에 따른 웨이퍼 레벨 패키지(100)는 반도체 칩(101), 제1 절연층(104), 재배선층(106), 제2 절연층(108), 제1 솔더볼(109), 응력완화부(110), 및 수지봉합부(111)를 포함하는 것을 특징으로 한다. The wafer level package 100 according to the first exemplary embodiment of the present invention includes a semiconductor chip 101, a first insulating layer 104, a redistribution layer 106, a second insulating layer 108, and a first solder ball 109. ), The stress relief unit 110, and the resin sealing portion 111 is characterized in that it comprises.

반도체 칩(101)은 집적회로(도시하지 않음)가 내재된 실리콘 소재의 칩 몸체 상부면에 집적회로와 전기적으로 연결되는 본딩패드(102)가 형성되고, 본딩패드(102)가 노출되도록 칩 몸체의 상부면에 패시베이션층(103)이 형성된 구조를 갖는다. The semiconductor chip 101 has a bonding pad 102 electrically connected to the integrated circuit on an upper surface of a chip body of silicon material having an integrated circuit (not shown), and exposes the bonding pad 102 to the chip body. Passivation layer 103 is formed on the upper surface of the structure.

여기서, 패시베이션층(103)은 예를 들어, 얇은 절연막, 즉 양자(兩者)가 실리콘 디옥사이드(SiO2)로 구성되는 제 1 절연막(미도시)과 제 2 절연막(미도시), 및 실리콘 니트라이드(SiN)로 구성되는 제 3 절연막(미도시)의 박층 접합(lamination)에 의해 구성되어 높은 내열성 및 높은 전기 절연성을 갖는다. 이러한 패시베이션층(103)의 표면은 반도체 칩(101)의 표면으로 기능한다.Here, the passivation layer 103 may be, for example, a thin insulating film, that is, a first insulating film (not shown) and a second insulating film (not shown), both of which are made of silicon dioxide (SiO 2), and silicon nitride. It is comprised by lamination of the 3rd insulating film (not shown) which consists of (SiN), and has high heat resistance and high electrical insulation. The surface of the passivation layer 103 serves as the surface of the semiconductor chip 101.

한편, 본딩패드(102)는 알루미늄과 같은 금속으로 이루어진다. On the other hand, the bonding pad 102 is made of a metal such as aluminum.

제1 절연층(104)은 재생처리시에 발생하는 열이나 기계적 응력으로부터 반도체 칩(101)의 패시베이션층(103)이나 활성면을 보호하기 위한 것으로, 반도체 칩(101)의 상부면에 본딩패드(102)가 노출되도록 형성된다. 여기서, 제1 절연층(104)은 폴리이미드, 에폭시 등으로 이루어진다.The first insulating layer 104 is to protect the passivation layer 103 and the active surface of the semiconductor chip 101 from heat or mechanical stress generated during the regeneration process. The first pad 104 is bonded to the upper surface of the semiconductor chip 101. 102 is formed to be exposed. Here, the first insulating layer 104 is made of polyimide, epoxy, or the like.

재배선층(106)은 반도체 칩(101)에 형성된 본딩패드(102)로부터 다른 위치의 보다 큰 접속패드로 배선을 유도하기 위한 것으로서, 본딩패드(102)로부터 제1 절연층(104) 상에 연장되게 형성된다. The redistribution layer 106 is for guiding the wiring from the bonding pad 102 formed in the semiconductor chip 101 to a larger connection pad at another position, and extends from the bonding pad 102 on the first insulating layer 104. Is formed.

여기서, 재배선층(106)은 그 일단이 본딩패드(102)와 접속되어 있으며, 타단에는 솔더볼 또는 외부접속단자와 연결되는 접속패드(107)가 형성되어 있다. 또한, 재배선층(106)은 알루미늄(Al), 구리(Cu), 니켈(Ni), 금(Au) 등의 도전성 금속으로 이루어진다. Here, one end of the redistribution layer 106 is connected to the bonding pad 102, and the other end of the redistribution layer 106 has a connection pad 107 connected to the solder ball or the external connection terminal. In addition, the redistribution layer 106 is made of a conductive metal such as aluminum (Al), copper (Cu), nickel (Ni), and gold (Au).

제2 절연층(108)은 재배선층(106)을 보호하기 위한 것으로서, 접속패드(107)를 제외하고, 제1 절연층(104) 상에 형성된다. The second insulating layer 108 is to protect the redistribution layer 106 and is formed on the first insulating layer 104 except for the connection pad 107.

제1 솔더볼(109)은 재배선층(106)과 연결되는 반도체 칩(101)을 외부시스템과 연결하는 외부 접속단자(exteranally connecting terminal) 또는 다른 솔더볼과 연결되는 도전성 접속단자 역할을 하기 위한 것으로서, 재배선층(106)의 접속패드(107)에 형성된다. The first solder ball 109 is to serve as a conductive connection terminal that is connected to an external connection terminal (exteranally connecting terminal) that connects the redistribution layer 106 to an external system or another solder ball. It is formed in the connection pad 107 of the wiring layer 106.

응력완화부(110)는 제1 솔더볼(109)과 후술할 수지봉합부(111)와의 열팽창 계수의 차이에 기인한 응력집중을 완화시키기 위한 것으로서, 제1 솔더볼(109)의 외면에 소정 두께로 형성된다. The stress relaxation unit 110 is for alleviating stress concentration caused by the difference in the coefficient of thermal expansion between the first solder ball 109 and the resin sealing portion 111 which will be described later, and has a predetermined thickness on the outer surface of the first solder ball 109. Is formed.

여기서, 제1 솔더볼(109)은 수지봉합부(111)보다 낮은 열팽창 계수를 가지는 것을 특징으로 하며, 접속단자로서 제1 솔더볼(109)과 수지봉합부(111)의 다른 열팽창계수로 인해 접점 부위에 발생하는 응력을 완화시킨다. 즉, 높은 열팽창계수를 가지는 수지봉합부(111)의 팽창과 수축의 반복은 제1 솔더볼(109)에 응력을 인가하 게 되는데, 그 사이에 수지봉합부(111) 보다 낮은 열팽창계수를 갖는 응력완화부(110)를 형성함으로써 제1 솔더볼(109)에 작용하는 응력을 완충시키는 역할을 하게 된다. Here, the first solder ball 109 is characterized in that it has a lower coefficient of thermal expansion than the resin sealing portion 111, the contact portion due to the different thermal expansion coefficient of the first solder ball 109 and the resin sealing portion 111 as a connection terminal Relieve the stresses that occur. That is, the repetition of expansion and contraction of the resin encapsulation portion 111 having a high coefficient of thermal expansion applies stress to the first solder ball 109, and a stress having a lower coefficient of thermal expansion than the resin encapsulation portion 111 therebetween. By forming the relief unit 110 serves to buffer the stress acting on the first solder ball 109.

수지봉합부(111)는 반도체 칩 상에 형성된 층들을 보호하기 위한 것으로서, 제1 솔더볼(109)을 포함하여 재배선층(106)과 제1 절연층(104)이 봉합되도록 형성된다. The resin encapsulation part 111 is to protect the layers formed on the semiconductor chip, and is formed to seal the redistribution layer 106 and the first insulating layer 104 including the first solder balls 109.

도 5는 본 발명의 바람직한 제2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도로서, 이를 참조하여 본 발명의 바람직한 제2 실시예에 따른 웨이퍼 레벨 패키지(200)에 대해 설명하면 다음과 같다. 5 is a cross-sectional view of a wafer level chip scale package according to a second preferred embodiment of the present invention. Referring to this, a wafer level package 200 according to a second preferred embodiment of the present invention will be described below.

여기서, 본 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지(200)는 수지봉합부(211)가 제1 실시예에 따른 웨이퍼 레벨 패키지(100)의 제2 절연층(108) 및 수지봉합부(111)의 기능을 동시에 수행하여, 제2 절연층(108)이 형성되지 않는 점에서 제1 실시예에 따른 웨이퍼 레벨 패키지(100)와 차이가 있다. Here, in the wafer level chip scale package 200 according to the present exemplary embodiment, the resin encapsulation unit 211 may include the second insulating layer 108 and the resin encapsulation unit 111 of the wafer level package 100 according to the first embodiment. By simultaneously performing the function of, the second insulating layer 108 is not formed is different from the wafer level package 100 according to the first embodiment.

이와 같은 차이를 제외하고는 제1 실시예에 따른 웨이퍼 레벨 패키지(100)와 그 구조가 동일하므로 각 구성요소에 대한 상세한 설명은 생략하기로 한다. Except for such a difference, since the structure of the wafer level package 100 according to the first embodiment is the same as that of the first embodiment, detailed description of each component will be omitted.

도 6 내지 도 13은 본 발명의 제1 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법을 설명하기 위한 각 공정별 단면도로서, 이를 참조하여 본 발명의 바람직한 제1 실시에에 따른 웨이퍼 레벨 패키지(100)의 제조방법을 설명하면 다음 과 같다. 6 to 13 are cross-sectional views of respective processes for describing a method of manufacturing a wafer level chip scale package according to a first embodiment of the present invention. Referring to this, the wafer level package according to the first embodiment of the present invention ( The manufacturing method of 100) is as follows.

먼저, 도 6에 나타난 바와 같이, 웨이퍼 레벨에서 반도체 칩(101) 상에 본딩패드(102)를 노출시키는 개구부(105)를 갖는 제1 절연층(104)을 형성한다. First, as shown in FIG. 6, a first insulating layer 104 having an opening 105 exposing the bonding pads 102 on the semiconductor chip 101 at the wafer level is formed.

이때, 반도체 칩(101)은 집적회로(도시하지 않음)가 내재된 실리콘 소재의 칩 몸체 상부면에 집적회로와 전기적으로 연결되는 본딩패드(102)가 형성되고, 본딩패드(102)가 노출되도록 칩 몸체의 상부면에 패시베이션층(103)이 형성된 구조를 가지며, 이러한 본딩패드(102)와 패시베이션층(103)의 형성은 패브리케이션(Fabrication; FAB) 공정에서 실시된다. At this time, the semiconductor chip 101 is formed with a bonding pad 102 electrically connected to the integrated circuit on the upper surface of the chip body of the silicon material in which the integrated circuit (not shown) is formed, so that the bonding pad 102 is exposed. The passivation layer 103 is formed on the upper surface of the chip body, and the bonding pad 102 and the passivation layer 103 are formed in a fabrication (FAB) process.

또한, 제1 절연층(104)은 반도체 칩(101)의 본딩패드(102)가 노출되도록 개구부(105)를 가지며, 패시베이션층(103) 상에 형성된다. In addition, the first insulating layer 104 has an opening 105 to expose the bonding pads 102 of the semiconductor chip 101, and is formed on the passivation layer 103.

여기서, 개구부(105)는 제1 절연층(104)에 감광성 수지층을 형성하고, 포토리소그래피 기술을 이용하여 본딩패드(102) 부분이 노출되도록 감광성 수지층을 패터닝하여 형성된다. 물론, 다른 공지의 방법으로 개구부(105)를 형성하는 것 또한 본 발명의 범주 내에 포함된다 할 것이다. Here, the opening 105 is formed by forming a photosensitive resin layer on the first insulating layer 104 and patterning the photosensitive resin layer so that the portion of the bonding pad 102 is exposed by using photolithography technology. Of course, it is also within the scope of the present invention to form the openings 105 in other known ways.

다음, 도 7에 나타난 바와 같이, 재배선층(106)을 형성한다. 이때, 재배선층(106)은 본딩패드(102)와 접속되어 제1 절연층(104) 상으로 연장되게 형성되며, 연장된 부분에는 접속패드(107)가 형성된다.Next, as shown in FIG. 7, the redistribution layer 106 is formed. In this case, the redistribution layer 106 is connected to the bonding pad 102 to extend on the first insulating layer 104, and the connection pad 107 is formed in the extended portion.

그러나, 비록 도 5에는 재배선층(106) 상부에 접속패드(107)가 형성되는 것으로 도시되어 있으나, 별도의 접속패드 없이 재배선층(106)의 단부가 접속패드(107)로서의 기능을 수행하는 것도 가능하다 할 것이다. However, although FIG. 5 shows that the connection pad 107 is formed on the redistribution layer 106, the end of the redistribution layer 106 may function as the connection pad 107 without a separate connection pad. It will be possible.

다음, 도 8에 나타난 바와 같이, 제2 절연층(108)을 형성한다. 이때, 제2 절연층(108)은 본딩패드(102)의 반대쪽에 있는 재배선층(106)의 일단을 제외하고, 제1 절연층(104) 상에 형성된다. Next, as shown in FIG. 8, the second insulating layer 108 is formed. In this case, the second insulating layer 108 is formed on the first insulating layer 104 except for one end of the redistribution layer 106 opposite to the bonding pad 102.

다음, 도 9에 나타난 바와 같이, 접속패드(107)에 접속단자로서의 기능을 수행하는 제1 솔더볼(109)을 형성한다.Next, as shown in FIG. 9, a first solder ball 109 is formed on the connection pad 107 to perform a function as a connection terminal.

다음, 도 10에 나타난 바와 같이, 제1 솔더볼(109)의 외면에 소정 두께의 응력완화부(110)를 형성한다. 이때, 응력완화부(110)는 프린팅(printing) 방식 또는 디스펜싱(dispensing) 공정에 의해 제1 솔더볼(109)의 외면 전체를 덮도록 형성된다. Next, as shown in FIG. 10, the stress relief part 110 having a predetermined thickness is formed on the outer surface of the first solder ball 109. In this case, the stress relaxation unit 110 is formed to cover the entire outer surface of the first solder ball 109 by a printing method or a dispensing process.

그러나, 비록 도 10에는 응력완화부(110)가 제1 솔더볼(109) 외면 전체에 형성되는 것으로 도시되어 있으나, 제1 솔더볼(109)의 상측 단부에는 마스크 등을 이용하여 응력완화부(110)를 형성하지 않을 수 있으며, 이 또한 본 발명의 범주 내에 포함된다 할 것이다. 즉, 제1 솔더볼(109)의 상측 단부를 개방하여 랜드부(112)를 형성함으로써 후술하는 바와 같이 별도의 응력완화부(110)를 제거하는 공정이 필요없게 될 것이다.However, although the stress relief unit 110 is illustrated in FIG. 10 as being formed on the entire outer surface of the first solder ball 109, the stress relief unit 110 is formed on the upper end of the first solder ball 109 by using a mask or the like. It may not be formed, which will also be included within the scope of the present invention. That is, by forming the land portion 112 by opening the upper end of the first solder ball 109, there will be no need to remove the stress relief portion 110 as will be described later.

다음, 도 11에 나타난 바와 같이, 제1 솔더볼(109)을 포함하여 제2 절연층(108)의 상부면이 봉합되도록 수지봉합부(110)가 형성된다. Next, as shown in FIG. 11, the resin encapsulation part 110 is formed to seal the upper surface of the second insulating layer 108 including the first solder ball 109.

이때, 수지봉합부(111)는 프린팅(printing) 방법, 성형(molding) 방법, 및 스핀 코팅(spin coating) 방법 중에서 선택된 어느 하나의 방법일 수 있다. In this case, the resin encapsulation part 111 may be any one method selected from a printing method, a molding method, and a spin coating method.

또한, 수지봉합부(111)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC)로 이루어질 수 있다. In addition, the resin sealing unit 111 may be formed of an epoxy molding compound (EMC).

이와 같은 제조공정에 의해 도 4에 도시한 바와 같은 웨이퍼 레벨 칩 스케일 패키지(100)가 제조된다. By this manufacturing process, the wafer level chip scale package 100 as shown in FIG. 4 is manufactured.

한편, 도 12에 도시한 바와 같이, 제1 솔더볼(109)이 접속단자로서의 기능을 수행하도록 제1 솔더볼(109)의 상측 단부에 형성된 응력완화부(110), 또는 제1 솔더볼(109)의 상측, 또는 제1 솔더볼(109)의 상측 단부에 형성된 응력완화부(110) 및 제1 솔더볼(109)의 상측을 제거하여 랜드부(112)를 형성하는 공정을 수행할 수 있다. On the other hand, as shown in Figure 12, the stress relief portion 110 formed on the upper end of the first solder ball 109, or the first solder ball 109 so that the first solder ball 109 functions as a connection terminal A process of forming the land part 112 may be performed by removing the upper side of the stress relief part 110 and the first solder ball 109 formed at the upper end or the upper end of the first solder ball 109.

이때, 상기 제거공정은 플라즈마 표면 처리 기술 또는 CMP(Chemical Mechanical Polishing) 기술에 의해 수행된다. At this time, the removal process is performed by plasma surface treatment technology or CMP (Chemical Mechanical Polishing) technology.

비록, 도 12에는 수지봉합부(111) 상에 노출된 제1 솔더볼(109)의 단부를 모두 제거하는 것으로 도시되어 있으나, 응력완화부(110)만 제거하는 것도 본 발명의 범주 내에 포함된다고 할 것이다. Although it is shown in FIG. 12 to remove all of the ends of the first solder ball 109 exposed on the resin sealing part 111, it is also included within the scope of the present invention to remove only the stress relaxation part 110. will be.

한편, 도 13에 나타난 바와 같이 제1 솔더볼(109)에 외부접속단자(113)를 연결하는 공정을 수행할 수 있다. Meanwhile, as illustrated in FIG. 13, a process of connecting the external connection terminal 113 to the first solder ball 109 may be performed.

이때, 외부접속단자(113)는 제1 솔더볼(109)의 상측 단부에 형성된 랜드부(112)에 형성되며, 제1 솔더볼(109)은 반도체 칩(101)과 연결된 재배선층(106)과 외부접속단자(113)를 연결하는 접속단자로서의 역할을 수행할 뿐만 아니라 수직방향의 응력 완충 역할을 수행하게 된다. 한편, 외부접속단자(113)는 제2 솔더볼일 수 있다. At this time, the external connection terminal 113 is formed in the land portion 112 formed at the upper end of the first solder ball 109, the first solder ball 109 is external to the redistribution layer 106 connected to the semiconductor chip 101 Not only serves as a connection terminal for connecting the connection terminal 113 but also serves as a stress buffer in the vertical direction. Meanwhile, the external connection terminal 113 may be a second solder ball.

도 14 내지 도 20은 본 발명의 제2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법을 설명하기 위한 각 공정별 단면도로서, 이를 참조하여 본 발명의 바람직한 제2 실시에에 따른 웨이퍼 레벨 패키지(200)의 제조방법을 설명하면 다음과 같다. 한편, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.14 to 20 are cross-sectional views of respective processes for explaining a method of manufacturing a wafer level chip scale package according to a second embodiment of the present invention. Referring to this, the wafer level package according to the second embodiment of the present invention ( The manufacturing method of 200) is as follows. Meanwhile, in the following description with reference to the accompanying drawings, the same or corresponding components will be given the same reference numerals and redundant description thereof will be omitted.

먼저, 도 14에 나타난 바와 같이, 웨이퍼 레벨에서 반도체 칩(201) 상에 본딩패드(202)를 노출시키는 개구부(205)를 갖는 제1 절연층(204)을 형성한다. First, as shown in FIG. 14, a first insulating layer 204 having an opening 205 exposing the bonding pads 202 on the semiconductor chip 201 at the wafer level is formed.

다음, 도 15에 나타난 바와 같이, 본딩패드(202)와 접속되어 제1 절연층(204) 상으로 연장되게 형성되며, 연장된 부분에는 접속패드(207)가 형성된 재배선층(206)을 형성한다. Next, as shown in FIG. 15, the redistribution layer 206 is formed to be connected to the bonding pad 202 to extend on the first insulating layer 204, and the connection pad 207 is formed on the extended portion. .

다음, 도 16에 나타난 바와 같이, 접속패드(207)에 접속단자로서의 기능을 수행하는 제1 솔더볼(209)을 형성한다.Next, as shown in FIG. 16, a first solder ball 209 is formed on the connection pad 207 to perform a function as a connection terminal.

다음, 도 17에 나타난 바와 같이, 제1 솔더볼(209)의 외면에 소정 두께의 응력완화부(210)를 형성한다. Next, as shown in FIG. 17, the stress relief portion 210 having a predetermined thickness is formed on the outer surface of the first solder ball 209.

다음, 도 18에 나타난 바와 같이, 제1 솔더볼(209)을 포함하여 접속패드(207)를 제외한 재배선층(206) 및 제1 절연층(204)의 상부면을 봉합되도록 수지봉합부(211)를 형성한다. Next, as shown in FIG. 18, the resin encapsulation part 211 includes the first solder ball 209 to seal the upper surface of the redistribution layer 206 and the first insulating layer 204 except for the connection pad 207. To form.

이와 같은 제조공정에 의해 도 5에 도시한 바와 같은 웨이퍼 레벨 칩 스케일 패키지(200)가 제조된다. By this manufacturing process, the wafer level chip scale package 200 as shown in FIG. 5 is manufactured.

한편, 도 19에 도시한 바와 같이, 제1 솔더볼(209)이 접속단자로서의 기능을 수행하도록 제1 솔더볼(209)의 상부측 단부에 형성된 응력완화부(210)를 제거하여 제1 솔더볼(109)의 단부를 노출시켜 랜드부(212)를 형성하는 공정을 수행할 수 있다. Meanwhile, as shown in FIG. 19, the first solder ball 109 is removed by removing the stress relaxation portion 210 formed at the upper end of the first solder ball 209 so that the first solder ball 209 functions as a connection terminal. The land portion 212 may be formed by exposing the end portions of the substrate.

한편, 도 20에 나타난 바와 같이 제1 솔더볼(209)에 외부접속단자(213)를 연결하는 공정을 수행할 수 있다. Meanwhile, as shown in FIG. 20, a process of connecting the external connection terminal 213 to the first solder ball 209 may be performed.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다. Although the present invention has been described in detail through specific embodiments, this is for explaining the present invention in detail, and a wafer level chip scale package and a method of manufacturing the same according to the present invention are not limited thereto, and within the technical spirit of the present invention. It will be apparent that modifications and improvements are possible by one of ordinary skill in the art.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다. All simple modifications and variations of the present invention fall within the scope of the present invention, and the specific scope of protection of the present invention will be apparent from the appended claims.

도 1은 종래기술에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도이다.1 is a cross-sectional view of a wafer level chip scale package according to the prior art.

도 2는 종래기술에 따른 더블 솔더볼을 갖는 웨이퍼 레벨 칩 스케일 패키지의 단면도이다.2 is a cross-sectional view of a wafer level chip scale package with double solder balls according to the prior art.

도 3은 도 2에 도시된 더블 솔더볼 구조를 갖는 웨이퍼 레벨 칩 스케일 패키지의 응력 분포를 도시한 시뮬레이션 결과이다. 3 is a simulation result showing the stress distribution of the wafer level chip scale package having the double solder ball structure shown in FIG.

도 4는 본 발명의 바람직한 제1 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도이다. 4 is a cross-sectional view of a wafer level chip scale package according to a first preferred embodiment of the present invention.

도 5은 본 발명의 바람직한 제2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도이다. 5 is a cross-sectional view of a wafer level chip scale package according to a second preferred embodiment of the present invention.

도 6 내지 도 13은 본 발명의 제1 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법을 설명하기 위한 각 공정별 단면도이다. 6 to 13 are cross-sectional views of respective processes for explaining a method of manufacturing a wafer level chip scale package according to a first embodiment of the present invention.

도 14 내지 도 20은 본 발명의 제2 실시예에 다른 웨이퍼 레벨 칩 스케일 패키지의 제조방법을 설명하기 위한 각 공정별 단면도이다. 14 to 20 are cross-sectional views of respective processes for explaining a method of manufacturing a wafer level chip scale package according to the second embodiment of the present invention.

<도면의 주요부분의 설명><Description of main parts of drawing>

101, 201 : 반도체 칩 102, 202 : 본딩패드101, 201: semiconductor chip 102, 202: bonding pad

104, 204 : 제1 절연층 106, 206 : 재배선층104, 204: first insulating layer 106, 206: redistribution layer

107, 207 : 접속패드 109, 209 : 제1 솔더볼107 and 207: connection pads 109 and 209: first solder ball

110, 210 : 응력완화부 111, 211 : 수지봉합부110, 210: stress relaxation part 111, 211: resin sealing part

112, 212 : 랜드부 113, 213 : 외부접속단자112, 212: Land 113, 213: External connection terminal

Claims (13)

상부면에 본딩패드가 형성된 반도체 칩;A semiconductor chip having a bonding pad formed on an upper surface thereof; 상기 본딩패드를 제외한 상기 반도체 칩의 상부면에 형성된 제1 절연층;A first insulating layer formed on an upper surface of the semiconductor chip except for the bonding pads; 상기 제1 절연층 상에 일단이 상기 본딩패드와 연결되고 타단에 접속패드를 갖는 재배선층;A redistribution layer having one end connected to the bonding pad and a connection pad at the other end on the first insulating layer; 상기 접속패드에 형성된 제1 솔더볼;A first solder ball formed on the connection pad; 상기 제1 솔더볼의 외면을 감싸며 형성된 응력완화부; 및 A stress relaxation part formed surrounding the outer surface of the first solder ball; And 상기 제1 솔더볼을 포함하여 상기 재배선층과 상기 제1 절연층이 봉합되도록 형성된 수지봉합부The resin encapsulation part including the first solder ball to seal the redistribution layer and the first insulating layer. 를 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.Wafer level chip scale package comprising a. 청구항 1에 있어서, The method according to claim 1, 상기 응력완화부는 상기 수지봉합부보다 낮은 열팽창계수를 갖는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.And the stress relaxation part has a lower coefficient of thermal expansion than the resin sealing part. 청구항 1에 있어서,The method according to claim 1, 상기 제1 솔더볼은 그 상측 단부가 노출되어 랜드부가 형성된 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.The first solder ball is a wafer level chip scale package, characterized in that the upper end is exposed to form a land portion. 청구항 3에 있어서,The method according to claim 3, 상기 제1 솔더볼의 상기 랜드부에 형성된 외부 접속 단자를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.Wafer level chip scale package further comprises an external connection terminal formed on the land portion of the first solder ball. 청구항 4에 있어서,The method according to claim 4, 상기 외부 접속 단자는 제2 솔더볼인 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.The external connection terminal is a wafer level chip scale package, characterized in that the second solder ball. (A) 웨이퍼 레벨에서 칩 상에 본딩패드를 노출시키는 개구부를 갖는 제1 절연층을 형성하는 단계;(A) forming a first insulating layer having an opening that exposes the bonding pads on the chip at the wafer level; (B) 상기 제1 절연층 상에 일단이 상기 본딩패드와 연결되고 타단에 접속패드를 갖는 재배선층을 형성하는 단계;(B) forming a redistribution layer having one end connected to the bonding pad and having a connection pad at the other end on the first insulating layer; (C) 상기 접속패드에 제1 솔더볼을 형성하는 단계;(C) forming a first solder ball on the connection pad; (D) 상기 제1 솔더볼의 외면을 감싸는 응력완화부를 형성하는 단계; 및 (D) forming a stress relaxation portion surrounding the outer surface of the first solder ball; And (E) 상기 제1 솔더볼을 포함하여 상기 접속패드를 제외한 상기 재배선층 및 상기 제1 절연층의 상부면을 봉합하는 수지봉합부를 형성하는 단계(E) forming a resin encapsulation part including the first solder ball to seal the upper surface of the redistribution layer and the first insulating layer except for the connection pad; 를 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.Method of manufacturing a wafer level chip scale package comprising a. 청구항 6에 있어서,The method according to claim 6, 상기 응력완화부는 상기 수지봉합부보다 낮은 열팽창계수를 갖는 것을 특징 으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.And the stress relaxation part has a lower coefficient of thermal expansion than the resin sealing part. 청구항 6에 있어서, The method according to claim 6, 상기 (D) 단계에서, In the step (D), 상기 응력완화부는 프린팅(printing) 공정에 의해 상기 제1 솔더볼 외면에 형성되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.The stress relaxation part is a manufacturing method of a wafer level chip scale package, characterized in that formed on the outer surface of the first solder ball by a printing process (printing). 청구항 6에 있어서, The method according to claim 6, 상기 (D) 단계에서, In the step (D), 상기 응력완화부는 디스펜싱(dispensing) 공정에 의해 상기 제1 솔더볼 외면에 형성되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.The stress relief part is a wafer level chip scale package manufacturing method, characterized in that formed on the outer surface of the first solder ball by a dispensing (dispensing) process. 청구항 6에 있어서, The method according to claim 6, 상기 (E) 단계 이후에, After step (E), (F) 상기 제1 솔더볼의 상측 단부에 랜드부가 형성되도록 상기 응력완화부, 또는 상기 제1 솔더볼의 상측, 또는 상기 응력완화부 및 상기 제1 솔더볼의 상측을 제거하는 단계(F) removing the stress relief portion, or the upper side of the first solder ball, or the stress relief portion and the upper side of the first solder ball so that a land portion is formed at an upper end of the first solder ball. 를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.Method of manufacturing a wafer level chip scale package further comprising. 청구항 10에 있어서,The method according to claim 10, 상기 (F) 단계에서,In the step (F), 상기 응력완화부, 또는 상기 제1 솔더볼의 상측, 또는 상기 응력완화부 및 상기 제1 솔더볼의 상측은 플라즈마 표면 처리 기술 또는 CMP(Chemical Mechanical Polishing)기술에 의해 제거되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.Wafer level chip scale, characterized in that the stress relief portion, or the upper side of the first solder ball, or the stress relief portion and the upper side of the first solder ball is removed by plasma surface treatment technique or CMP (Chemical Mechanical Polishing) technique. Method of making the package. 청구항 10에 있어서,The method according to claim 10, 상기 (F) 단계 이후에,After the step (F), (G) 상기 제1 솔더볼의 상기 랜드부에 외부접속단자를 형성하는 단계(G) forming an external connection terminal on the land portion of the first solder ball 를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.Method of manufacturing a wafer level chip scale package further comprising. 청구항 12에 있어서,The method according to claim 12, 상기 외부접속단자는 제2 솔더볼인 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.The external connection terminal is a wafer level chip scale package manufacturing method, characterized in that the second solder ball.
KR1020080046144A 2008-05-19 2008-05-19 Wafer level chip scale package and fabricating method of the same KR20090120216A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080046144A KR20090120216A (en) 2008-05-19 2008-05-19 Wafer level chip scale package and fabricating method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080046144A KR20090120216A (en) 2008-05-19 2008-05-19 Wafer level chip scale package and fabricating method of the same

Publications (1)

Publication Number Publication Date
KR20090120216A true KR20090120216A (en) 2009-11-24

Family

ID=41603583

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080046144A KR20090120216A (en) 2008-05-19 2008-05-19 Wafer level chip scale package and fabricating method of the same

Country Status (1)

Country Link
KR (1) KR20090120216A (en)

Similar Documents

Publication Publication Date Title
KR101918608B1 (en) Semiconductor package
US9985006B2 (en) Semiconductor structure and manufacturing method thereof
KR20090120215A (en) Wafer level chip scale package and fabricating method of the same
US20080136004A1 (en) Multi-chip package structure and method of forming the same
CN113140519A (en) Wafer level package employing molded interposer
US20110209908A1 (en) Conductor package structure and method of the same
TW201725769A (en) Integrated fan-out package on package structure and methods of forming same
KR101497808B1 (en) Molding compound structure
TWI551199B (en) Substrate with electrical interconnector structure and manufacturing method thereof
CN106898596A (en) Semiconductor structure and its manufacture method
US8110922B2 (en) Wafer level semiconductor module and method for manufacturing the same
TWI534971B (en) Strain reduced structure for ic packaging
TW201637138A (en) Stacked semiconductor device
KR100858242B1 (en) Semiconductor device including redistribution line structure and method of fabricating the same
KR102481141B1 (en) Bonding structures in semiconductor packaged device and method of forming same
TWI585870B (en) Chip package and manufacturing method thereof
US20080230921A1 (en) Semiconductor device and method for manufacturing the same
US20110031607A1 (en) Conductor package structure and method of the same
KR101009158B1 (en) Wafer level chip scale package and fabricating method of the same
KR101059625B1 (en) Wafer level chip scale package and its manufacturing method
KR101009200B1 (en) Wafer level chip scale package and fabricating method of the same
JP4728079B2 (en) Semiconductor device substrate and semiconductor device
KR100965318B1 (en) Wafer level chip scale package and fabricating method of the same
KR20060058954A (en) Wafer level package and manufacturing method thereof
KR20090120216A (en) Wafer level chip scale package and fabricating method of the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application