KR20090108355A - Data delay circuit for semiconductor memory device and thereof control method - Google Patents

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KR20090108355A KR1020080033730A KR20080033730A KR20090108355A KR 20090108355 A KR20090108355 A KR 20090108355A KR 1020080033730 A KR1020080033730 A KR 1020080033730A KR 20080033730 A KR20080033730 A KR 20080033730A KR 20090108355 A KR20090108355 A KR 20090108355A
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Abstract

PURPOSE: A data delay circuit for semiconductor memory device is provided to optimize the align of data and data strobe signal. CONSTITUTION: The data delay circuit for semiconductor memory device includes the phase detection(165), and the delay controller(155) and the delay(120). The phase detection detects the phase difference of data and data strobe. The delay controller changes and controls the delay time of data by using the detected phase difference. The delay delays data as the amount controlled by the control value of the delay controller. The delay includes switching elements.

Description

반도체 메모리장치의 데이터 지연회로{DATA DELAY CIRCUIT FOR SEMICONDUCTOR MEMORY DEVICE AND THEREOF CONTROL METHOD}DATA DELAY CIRCUIT FOR SEMICONDUCTOR MEMORY DEVICE AND THEREOF CONTROL METHOD

본 발명은 반도체 메모리장치의 데이터 지연회로에 관한 것으로, 더욱 상세하게는 데이터신호와 데이터 스트로브신호 사이의 얼라인을 최적화시키기 위한 반도체 메모리장치의 데이터 지연회로 및 제어방법에 관한 것이다.The present invention relates to a data delay circuit of a semiconductor memory device, and more particularly, to a data delay circuit and a control method of a semiconductor memory device for optimizing an alignment between a data signal and a data strobe signal.

반도체 메모리장치는, 다양한 분야에서 이용되어지지만 그 중의 하나가 각종 다양한 데이터를 저장하는데 이용되고 있다. 이러한 반도체 메모리장치는, 데스크탑 컴퓨터와 노트북 컴퓨터를 비롯하여 각종 휴대용 기기들에 이용되고 있기 때문에 대용량화, 고속화, 소형화 그리고 저전력화가 요구되어진다. The semiconductor memory device is used in various fields, but one of them is used to store various kinds of data. Since such semiconductor memory devices are used in various portable devices, including desktop computers and notebook computers, large capacity, high speed, small size, and low power are required.

상기와 같은 특징을 갖는 메모리 장치는, 대부분 동기식 시스템 형태로 구성되고 있다. 상기 동기식 반도체 메모리 장치는 클럭 발생기에서 생성되는 시스템 클럭을 칩셋(chipset)과 공유하면서 커맨드, 어스레스, 데이터를 그 클럭에 동기화시켜 통신을 수행한다. 라이트 동작시 칩셋은 메모리 장치에 커맨드(CMD), 어드레 스(ADD), 데이터(DQ)를 전달하는데, 데이터(DQ)와 함께 데이터 스트로브 신호(DQS)를 메모리 장치에 전송한다.Most of the memory devices having the above characteristics are configured in the form of a synchronous system. The synchronous semiconductor memory device communicates by synchronizing commands, addresses, and data with the clock while sharing a system clock generated by a clock generator with a chipset. In the write operation, the chipset transmits a command CMD, an address ADD, and data DQ to the memory device, and transmits a data strobe signal DQS together with the data DQ to the memory device.

한편, 리드 동작시 메모리 장치는 칩셋으로부터 커맨드(CMD), 어드레스(ADD)를 전달 받고, 그에 대응하는 데이터(DQ)를 데이터 스트로브 신호(DQS)와 함께 칩셋으로 보낸다. 즉, 라이트시에는 칩셋이 데이터 스트로브 신호(DQS)를 메모리 장치에 보내고, 리드시에는 메모리 장치가 데이터 스트로브 신호(DQS)를 칩셋에 보낸다.In the read operation, the memory device receives a command CMD and an address ADD from the chipset, and transmits the data DQ corresponding thereto along with the data strobe signal DQS to the chipset. That is, during writing, the chipset sends the data strobe signal DQS to the memory device, and when reading, the memory device sends the data strobe signal DQS to the chipset.

상기 데이터 스트로브 신호(DQS)는 소오스 동기화(source synchronization)를 위한 것으로, 흔히 에코 클럭(echo clock)으로 불리우기도 한다. 상기 데이터 스트로브 신호(DQS)에 맞춰 데이터(DQ)를 스트로빙하면 클럭(CLK)과 데이터(DQ)의 스큐차를 줄일 수 있다.The data strobe signal DQS is for source synchronization and is often referred to as an echo clock. Strobing the data DQ according to the data strobe signal DQS may reduce the skew difference between the clock CLK and the data DQ.

도 1은 종래 반도체 메모리장치에서 데이터(DQ)와 데이터 스트로브신호(DQS)를 얼라인(Align) 하기 위한 데이터 지연회로를 도시하고 있다.FIG. 1 illustrates a data delay circuit for aligning data DQ and data strobe signal DQS in a conventional semiconductor memory device.

종래의 반도체 메모리장치의 데이터 지연회로는, 데이터(DQ)를 입력하는 입력버퍼(30), 상기 입력버퍼(30)로 입력된 데이터(DQ)를 지연하는 지연부(20), 데이터 스트로브신호(DQS)를 입력하는 입력버퍼(35), 상기 입력버퍼(35)로 입력된 데이터 스트로브신호(DQS)의 듀티를 보정하기 위한 클럭 트리(clock tree)회로(40), 그리고 상기 데이터(DQ)와 데이터 스트로브신호(DQS)를 얼라인(Align)하기 위한 래치(50)를 포함하여 구성된다.The data delay circuit of a conventional semiconductor memory device includes an input buffer 30 for inputting data DQ, a delay unit 20 for delaying data DQ input to the input buffer 30, and a data strobe signal ( An input buffer 35 for inputting the DQS, a clock tree circuit 40 for correcting the duty of the data strobe signal DQS inputted to the input buffer 35, and the data DQ and And a latch 50 for aligning the data strobe signal DQS.

상기 지연부(20)는, 다수개의 버퍼들을 직렬 연결하고, 각 버퍼들을 이용한 지연시간을 조절하기 위하여, 각 버퍼(B)와 접지전원 사이에 로드 캐패시터(C) 및 퓨즈부(10) 등으로 구성된 지연구성을 다수개 포함하고 있다. 즉, 상기 지연부(20)는, 상기 퓨즈부(10)의 세팅 동작으로 지연정도를 설정한다. The delay unit 20 connects a plurality of buffers in series and adjusts the delay time using the buffers to the load capacitor C and the fuse unit 10 between each buffer B and the ground power source. Contains multiple configured delay configurations. That is, the delay unit 20 sets the delay degree in the setting operation of the fuse unit 10.

상기 구성으로 이루어진 종래 반도체 메모리장치의 데이터 지연회로는, 입력버퍼(30)를 통해서 입력된 데이터(DQ)와 입력버퍼(35)를 통해서 입력된 데이터 스트로브신호(DQS)가 각자 별도의 경로를 통하여 래치(50)에 입력된다. In the data delay circuit of the conventional semiconductor memory device having the above configuration, the data DQs input through the input buffer 30 and the data strobe signal DQS input through the input buffer 35 are respectively provided through separate paths. It is input to the latch 50.

즉, 데이터(DQ)는 입력버퍼(30)를 통해서 입력된 후, 지연부(20)를 경유하며 상기 지연부(20)에서 설정된 지연양만큼 지연되어져서 래치(50)에 입력된다. 그리고 데이터 스트로브신호(DQS)는 입력버퍼(35)를 통해서 입력된 후, 클럭 트리회로(40)를 경유하며 듀티가 조절되어져서 래치(50)에 입력된다.That is, after the data DQ is input through the input buffer 30, the data DQ is delayed by the delay amount set by the delay unit 20 via the delay unit 20 and input to the latch 50. After the data strobe signal DQS is input through the input buffer 35, the duty is adjusted via the clock tree circuit 40 and is input to the latch 50.

상기 래치(50)는 입력되는 데이터(DQ)를 데이터 스트로브신호(DQS)를 이용하여 적절한 시간에 샘플링하여 출력한다.The latch 50 samples and outputs the input data DQ at an appropriate time using the data strobe signal DQS.

한편, 상기 클럭트리회로(40)는, 데이터 스트로브 신호(DQS)의 듀티(지연정도)를 조절하는데, 상기 데이터 스트로브 신호(DQS)는 여러개의 데이터(DQ) 얼라인을 위해 사용되기 때문에, 충분히 짧은 라이징/폴링(Rising/Fall) 타임을 갖어야 한다. 따라서 상기 클럭 트리회로(40)는 일정한 지연값으로 고정되어진다. On the other hand, the clock tree circuit 40 adjusts the duty (delay degree) of the data strobe signal DQS. Since the data strobe signal DQS is used for aligning a plurality of data DQ, It should have a short rise / fall time. Therefore, the clock tree circuit 40 is fixed to a constant delay value.

이러한 특징 때문에 종래 반도체 메모리장치의 데이터 지연회로는, 상기 데 이터 스트로브신호(DQS)와 데이터(DQ)의 얼라인을 제어하기 위해서, 데이터(DQ)의 지연정도를 조절하여, 데이터 스트로브신호(DQS)와의 얼라인을 제어하고 있다.Because of this feature, the data delay circuit of the conventional semiconductor memory device adjusts the degree of delay of the data DQ in order to control the alignment of the data strobe signal DQS and the data DQ, thereby adjusting the data strobe signal DQS. I control alignment with).

도시하고 있는 바와 같이, 상기 지연부(20)는, 퓨즈부(10)를 선택적으로 조절 설정하여, 지연시간을 조절할 수 있도록 구성되고 있다. 따라서 상기 고정된 데이터 스트로브신호(DQS)에 데이터(DQ)를 지연시킴으로서 데이터와 데이터 스트로브가 얼라인된다.As shown, the delay unit 20 is configured to selectively adjust and set the fuse unit 10 to adjust the delay time. Therefore, the data and the data strobe are aligned by delaying the data DQ to the fixed data strobe signal DQS.

그러나 상기 퓨즈부(10)는 기구적 구성으로서 한번의 설정상태로 고정되어 버리는 문제점이 있다. 즉, 한번 퓨즈부(10)의 온/오프 상태가 설정되면, 이후 수정이 불가능하다. 그리고 한번의 설정으로 고정되어버리는 퓨즈부(10)의 특성때문에 퓨즈부(10)의 동작상태를 가변 조절하면서 데이터(DQ)와 데이터 스트로브 신호(DQS)의 얼라인 정도를 확인할 수 있는 방법이 없었다. However, the fuse unit 10 has a problem in that it is fixed in one set state as a mechanical configuration. That is, once the on / off state of the fuse unit 10 is set, subsequent modifications are impossible. In addition, due to the characteristics of the fuse unit 10 which is fixed by one setting, there is no method of checking the alignment degree of the data DQ and the data strobe signal DQS while variably adjusting the operating state of the fuse unit 10. .

또한 데이터 지연회로를 이용하는 각각의 데이터 입력장치는, 공정과 물리적 스큐(Package,Wire-bond,On_chip)에 의해서 서로 상이한 특징을 갖는다. 따라서 이러한 특징에 따라서 상기 지연부의 지연정도도 다른 값을 갖어야만 성능의 최적화를 가져올 수 있다. 그러나 종래의 데이터 지연회로는, 고정된 지연시간을 갖기 때문에, 제품의 성능을 저하시키는 문제점을 발생하였다.In addition, each data input device using the data delay circuit has different characteristics from each other by the process and the physical skew (Package, Wire-bond, On_chip). Therefore, according to this characteristic, the delay degree of the delay unit may have different values to bring about optimization of performance. However, the conventional data delay circuit has a fixed delay time, which causes a problem of degrading product performance.

따라서 상기 문제점을 해결하기 위한 본 발명의 목적은 반도체 메모리장치에서 데이터와 데이터 스트로브신호의 얼라인을 최적화시킬 수 있는 데이터 지연회로 및 제어방법을 제공함에 있다.Accordingly, an object of the present invention to solve the above problems is to provide a data delay circuit and a control method that can optimize the alignment of data and data strobe signal in a semiconductor memory device.

본 발명의 다른 목적은 반도체 메모리장치에서 데이터와 데이터 스트로브신호의 위상차를 이용하여 지연정도를 가변 조절할 수 있는 데이터 지연회로 및 제어방법을 제공함에 있다.Another object of the present invention is to provide a data delay circuit and a control method which can variably adjust a delay degree using a phase difference between data and a data strobe signal in a semiconductor memory device.

상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치의 데이터 지연회로는, 데이터와 데이터 스트로브 신호 사이의 위상차를 검출하는 위상검출수단; 상기 검출된 위상차를 이용하여 데이터의 지연시간을 가변 조절하는 지연 컨트롤러; 상기 지연 컨트로러의 제어값에 의해서 조절되는 양만큼 데이터를 지연시키는 지연수단을 포함하여 구성되는 것을 특징으로 한다.A data delay circuit of a semiconductor memory device according to the present invention for achieving the above object comprises: phase detection means for detecting a phase difference between data and a data strobe signal; A delay controller that variably adjusts a delay time of data by using the detected phase difference; And delay means for delaying data by an amount controlled by the control value of the delay controller.

본 발명의 다른 실시예에 따른 반도체 메모리장치의 데이터 지연회로는, 데이터를 입력하고, CMOS 레벨로 변환하는 데이터 입력버퍼; 데이터 스트로브신호를 입력하고, CMOS 레벨로 변환하는 데이터 스트로브신호 입력버퍼; 상기 데이터 스트로브신호 입력버퍼를 경유한 데이터 스트로브신호를 기결정된 일정량만큼 지연시키 는 클럭트리수단; 상기 데이터 입력버퍼를 경유한 데이터를 가변 조절되는 지연양만큼 지연시키는 지연수단; 상기 클럭트리수단과 지연수단에서 출력되는 데이터와 데이터 스트로브 신호를 얼라인시키는 래치수단; 상기 클럭트리수단과 지연수단에서 출력되는 데이터와 데이터 스트로브 신호 사이의 위상차를 검출하고, 상기 검출된 위상차를 이용하여 상기 지연수단의 지연시간을 가변 조절하는 지연시간 가변 제어수단을 포함하여 구성되는 것을 특징으로 한다.A data delay circuit of a semiconductor memory device according to another embodiment of the present invention includes a data input buffer for inputting data and converting the data to a CMOS level; A data strobe signal input buffer for inputting a data strobe signal and converting it to a CMOS level; Clock tree means for delaying the data strobe signal via the data strobe signal input buffer by a predetermined amount; Delay means for delaying data via said data input buffer by a variable amount of delay; Latch means for aligning data and a data strobe signal outputted from said clock tree means and a delay means; And a delay time variable control means for detecting a phase difference between the data output from the clock tree means and the delay means and a data strobe signal, and variably adjusting the delay time of the delay means using the detected phase difference. It features.

그리고 본 발명에 따른 반도체 메모리장치의 데이터 지연방법은, 데이터와 데이터 스트로브신호를 입력하고, CMOS 레벨로 변환하는 제 1 단계; 상기 CMOS 레벨로 변환된 데이터와 데이터 스트로브신호를 기결정된 일정량만큼 지연시키는 제 2 단계; 상기 제 2 단계에서 지연된 데이터와 데이터 스트로브 신호 사이의 위상차를 검출하는 제 3 단계; 상기 제 3 단계에서 검출된 위상차가 원하는 형태로 얼라인되기까지 상기 데이터의 지연시간을 가변 조절하는 제 4 단계를 포함하여 이루어지는 것을 특징으로 한다.The data delay method of the semiconductor memory device according to the present invention includes a first step of inputting data and a data strobe signal to a CMOS level; A second step of delaying the data and the data strobe signal converted to the CMOS level by a predetermined amount; A third step of detecting a phase difference between the data delayed in the second step and the data strobe signal; And a fourth step of variably adjusting a delay time of the data until the phase difference detected in the third step is aligned in a desired form.

본 발명은 데이터와 데이터 스트로브 신호 사이의 위상차를 검출하여 데이터의 지연시간을 가변 조절한다. 이러한 구성에 따르면 본 발명은 데이터와 데이터 스트로브 신호의 위상차에 따라 지연정도를 가변 조절하면서 얼라인을 최적화 가능한 효과를 얻는다. The present invention variably adjusts the delay time of the data by detecting the phase difference between the data and the data strobe signal. According to this configuration, the present invention obtains the effect of optimizing the alignment while varying the delay degree according to the phase difference between the data and the data strobe signal.

또한 본 발명의 구성으로부터 다른 특징을 갖는 데이터 입력장치의 지연시간을 각각 다르게 조절할 수 있으므로서, 각각의 장치마다 최적화된 성능을 얻을 수 있는 효과도 더불어 얻는다. 즉, 동기식 수신장치의 셋업과 홀드 타임 마진을 데이터 경로별로 회로를 수정할 필요없이, 최적의 값으로 설정할 수 있으므로, 동작속도 향상은 물론 설계 및 생산의 효율성, 경제적인 효과도 더불어 얻게 된다.In addition, since the delay time of the data input device having different characteristics can be adjusted differently from the configuration of the present invention, an optimum performance can be obtained for each device. In other words, the setup and hold time margin of the synchronous receiver can be set to an optimal value without having to modify the circuit for each data path, thereby increasing the operation speed, as well as the efficiency of design and production, and the economic effect.

이하 첨부한 도면을 참조하여 본 발명에 따른 반도체 메모리장치의 데이터 지연회로 및 제어방법에 대해서 자세하게 살펴보기로 한다.Hereinafter, a data delay circuit and a control method of a semiconductor memory device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 일 실시예에 따른 반도체 메모리장치의 데이터 지연회로의 구성도를 도시하고 있다.2 is a block diagram of a data delay circuit of a semiconductor memory device according to an embodiment of the present invention.

본 발명의 반도체 메모리장치의 데이터 지연회로는, 데이터(DQ)를 입력하고, 기준전압(VREF)과 비교하여 CMOS 레벨로 변환하는 입력버퍼(130), 상기 입력버퍼(130)로 입력된 데이터(DQ)를 가변 조절되는 지연시간만큼 지연하는 지연부(120)와, 상기 지연부(120)의 지연시간을 가변 조절하기 위한 지연 컨트롤러(155)를 포함하는 지연시간 가변 제어부를 포함한다.The data delay circuit of the semiconductor memory device of the present invention includes an input buffer 130 for inputting data DQ and converting it to a CMOS level compared with a reference voltage VREF, and data inputted to the input buffer 130 ( And a delay unit 120 including a delay unit 120 for delaying DQ by a variable delay time and a delay controller 155 for variably adjusting the delay time of the delay unit 120.

그리고 본 발명은 데이터 스트로브신호(DQS)를 입력하고, 기준전압(VREF)과 비교하여 CMOS 레벨로 변환하는 입력버퍼(135), 상기 입력버퍼(135)로 입력된 데이터 스트로브신호(DQS)를 일정량만큼 지연시키기 위한 클럭 트리(clock tree) 회로(140), 상기 지연부(120)를 통과한 데이터(DQ)와 클럭 트리회로(140)를 통과한 데이터 스트로브신호(DQS)를 얼라인(Align)하기 위한 래치(150)를 포함하여 구성된다.In addition, the present invention inputs the data strobe signal (DQS), and compares the reference voltage (VREF) with the input buffer 135 for converting to a CMOS level, the data strobe signal (DQS) input to the input buffer 135 a predetermined amount Aligns the clock tree circuit 140, the data DQ passed through the delay unit 120, and the data strobe signal DQS passed through the clock tree circuit 140 to delay the delayed signal. It comprises a latch 150 for.

상기 지연부(120)는, 상기 입력버퍼(130)와 래치(150) 사이에 다수개의 버퍼들(B1~Bn)을 직렬 연결하고 있다. 그리고 각 버퍼들을 이용한 지연시간을 조절하기 위하여, 버퍼(B1)와 접지전원 사이에 로드 캐패시터(C1)와 스위칭소자(N1)를 연결하고 있다. 그리고 상기 로드 캐패시터와 스위칭소자를 하나의 구성으로 하는 묶음은 상기 각 버퍼들 사이마다 구비되어진다.The delay unit 120 connects a plurality of buffers B1 to Bn in series between the input buffer 130 and the latch 150. The load capacitor C1 and the switching device N1 are connected between the buffer B1 and the ground power source to adjust the delay time using the buffers. In addition, a bundle including one configuration of the load capacitor and the switching device is provided between the respective buffers.

상기 지연시간 가변 제어부는, 상기 지연부(120)의 지연시간을 조절하기 위하여 상기 스위칭소자들(N1~Nn)의 온/오프를 프로그램적으로 제어하고 있다. 상기 스위칭소자는, NMOS 트랜지스터로 구성된다. 상기 스위칭소자들(N1~Nn)의 온/오프 제어는, 지연 컨트롤러(155)에서 제어한다.The variable variable delay time programmatically controls on / off of the switching elements N1 to Nn in order to adjust the delay time of the delay unit 120. The switching element is composed of an NMOS transistor. On / off control of the switching elements N1 to Nn is controlled by the delay controller 155.

상기 지연 컨트롤러(155)는, 상기 지연부(120)를 통과한 데이터(DQ)와 상기 클럭트리회로(140)를 통과한 데이터 스트로브신호(DQS)의 위상차를 검출하고, 최적의 셋업/홀드 타임(SETUP/HOLD TIME)을 찾기 위하여, 상기 스위칭소자들(N1~Nn)의 동작신호를 제어한다. 상기 지연 컨트롤러(155)에서 스위칭소자들(N1~Nn)의 동작신호 제어는, 출력 가능한 패턴들을 위상차에 따라 프로그램화하여 제어한다. 그리고 상기 지연 컨트롤러(155)는, 회로 내부에서 사용될 리셋신호(RST)를 발생하도 록 프로그램 된다. 그리고 상기 지연 컨트롤러(155)는, 외부 제어신호(CAL_EN)에 의해서 동작이 제어되도록 프로그램된다.The delay controller 155 detects a phase difference between the data DQ passing through the delay unit 120 and the data strobe signal DQS passing through the clock tree circuit 140 and performs an optimal setup / hold time. In order to find (SETUP / HOLD TIME), the operation signals of the switching elements N1 to Nn are controlled. The operation signal control of the switching elements N1 to Nn in the delay controller 155 is programmed and controlled according to the phase difference. The delay controller 155 is programmed to generate a reset signal RST to be used in the circuit. The delay controller 155 is programmed so that the operation is controlled by the external control signal CAL_EN.

상기 지연시간 가변 제어부는, 위상 비교기(165)와 센스 증폭기(160)를 더 포함한다. The variable delay time control unit further includes a phase comparator 165 and a sense amplifier 160.

상기 위상 비교기(165)는, 지연부(120)를 통과한 데이터(DQ)신호와 클럭트리회로(140)를 통과한 데이터 스트로브신호(DQS)의 위상을 비교하고, 업신호(UP)와 다운신호(DN)를 발생한다. 상기 위상 비교기(165)는, 데이터신호와 데이터 스트로브신호를 익스큐시브오아 연산하는 익스큐시브오아게이트(XOR), 데이터신호와 데이터 스트로브신호를 익스큐시브노아 연산하는 익스큐시브노아게이트(XNOR) 등으로 구성 가능하다.The phase comparator 165 compares the phase of the data DQ signal passing through the delay unit 120 and the data strobe signal DQS passing through the clock tree circuit 140, and compares the up signal UP and the down. Generate signal DN. The phase comparator 165 may include an exclusive oragate (XOR) that performs an exclusive ord operation on a data signal and a data strobe signal, and an exclusive oragate (XNOR) that performs an exclusive no operation on a data signal and a data strobe signal. ) Can be configured.

상기 센스 증폭기(160)는, 상기 위상 비교기(165)의 출력신호를 입력하여, 두 신호의 위상차를 검출한다. 즉 상기 센스 증폭기(160)는 두 신호를 비교하고, 그 차를 검출하여 상기 지연 컨트롤러(155)로 출력한다.The sense amplifier 160 inputs an output signal of the phase comparator 165 to detect a phase difference between the two signals. That is, the sense amplifier 160 compares the two signals, detects the difference, and outputs the difference to the delay controller 155.

그리고 상기 위상 비교기(165)와 센스 증폭기(160) 사이에는 업신호와 다운신호의 적분을 위한 캐패시터(C21,C22)가 연결되어진다. 그리고 상기 위상 비교기(165)의 출력신호를 초기화시키기 위하여, 상기 위상 비교기(165)와 센스 증폭기(160) 사이의 접속점과 접지전원 사이에 신호 뮤트를 위한 NMOS 트랜지스터(N21,N22)로 구성된 스위칭소자가 연결되어진다. 상기 NMOS 트랜지스터(N21,N22)의 제어신호는 리셋신호가 제공된다.Capacitors C21 and C22 for integrating the up signal and the down signal are connected between the phase comparator 165 and the sense amplifier 160. And a switching element composed of NMOS transistors N21 and N22 for signal muting between a connection point between the phase comparator 165 and the sense amplifier 160 and a ground power source to initialize the output signal of the phase comparator 165. Is connected. The control signal of the NMOS transistors N21 and N22 is provided with a reset signal.

그리고 상기 클럭 트리회로(140)는 다수개의 버퍼(B21~B2n),(B31,B32)를 직렬 연결하여 구성되어진다.The clock tree circuit 140 is configured by connecting a plurality of buffers B21 to B2n and B31 and B32 in series.

다음은 상기 구성으로 이루어진 본 발명에 따른 반도체 메모리장치의 데이터 지연회로의 동작과정을 설명한다.The following describes the operation of the data delay circuit of the semiconductor memory device according to the present invention having the above configuration.

도 6은 본 발명에 따른 반도체 메모리장치의 데이터 지연회로의 각 부의 동작 타이밍도이다.6 is an operation timing diagram of each part of a data delay circuit of the semiconductor memory device according to the present invention.

입력버퍼(130)를 통해서 입력된 데이터(DQ)와 입력버퍼(135)를 통해서 입력된 데이터 스트로브신호(DQS)가 각자 별도의 경로를 통하여 래치(150)에 입력된다. The data DQ input through the input buffer 130 and the data strobe signal DQS input through the input buffer 135 are respectively input to the latch 150 through separate paths.

즉, 데이터(DQ)는 입력버퍼(130)를 통해서 입력된 후, 지연부(120)를 경유하며 상기 지연부(120)에서 설정된 지연양만큼 지연되어져서 래치(150)에 입력된다. 이때 지연부(120)를 경유한 데이터는, 도 6에 도시되고 있는 DQF 신호 형태를 갖는다.That is, after the data DQ is input through the input buffer 130, the data DQ is delayed by the delay amount set by the delay unit 120 through the delay unit 120 and input to the latch 150. At this time, the data via the delay unit 120 has a DQF signal form shown in FIG. 6.

그리고 데이터 스트로브신호(DQS)는 입력버퍼(135)를 통해서 입력된 후, 클럭 트리회로(140)를 경유하며 일정량만큼 지연되어져서 래치(150)에 입력된다. 이때 클럭 트리회로(140)를 경유한 데이터 스트로브신호는, 도 6에 도시되고 있는 DQSF 신호 형태를 갖는다.After the data strobe signal DQS is input through the input buffer 135, the data strobe signal DQS is delayed by a predetermined amount through the clock tree circuit 140 and input to the latch 150. At this time, the data strobe signal via the clock tree circuit 140 has the form of the DQSF signal shown in FIG.

상기 클럭트리회로(140)는, 데이터 스트로브 신호(DQS)의 듀티(지연정도)를 조절하는데, 상기 데이터 스트로브 신호(DQS)는 여러개의 데이터(DQ) 얼라인을 위 해 사용되기 때문에, 상기 클럭 트리회로(140)의 지연값은 일정한 지연값으로 고정되어진다. The clock tree circuit 140 adjusts the duty (delay degree) of the data strobe signal DQS. Since the data strobe signal DQS is used to align several data DQs, the clock The delay value of the tree circuit 140 is fixed to a constant delay value.

이러한 특징 때문에 본 발명은 상기 데이터 스트로브신호(DQS)와 데이터(DQ)의 얼라인을 제어하기 위해서, 데이터(DQ)의 지연정도를 조절하여, 데이터 스트로브신호(DQS)와의 얼라인을 제어하고 있다.For this reason, the present invention controls the alignment of the data strobe signal DQS by adjusting the delay degree of the data DQ in order to control the alignment of the data strobe signal DQS and the data DQ. .

따라서 상기 지연부(120)는, 지연시간 가변 제어부의 제어하에 지연시간이 가변 조절된다. 만약 상기 지연부(120)의 지연시간이 가장 작게 설정되면, 실제 데이터(DQ)가 갖는 부하와 상관없이 구성된 로직의 동작에 의해 출력신호가 결정된다. 도 3은 상기 지연부(120)의 지연시간이 가장 작게 설정된 경우(DCTRL=0)일 때, 래치(150)에서 데이터(DQ)와 데이터 스트로브신호(DQS)의 얼라인 형태를 보여주고 있다. 그리고 도 5는 상기 지연부(120)의 지연시간을 최대치로 증가했을 때, 래치(150)에서 데이터(DQ)와 데이터 스트로브신호(DQS)의 얼라인 형태를 보여주고 있다. 그리고 도 4는 상기 지연부(120)의 지연시간을 계속 증가시키면서, 상기 도 3과 도 5의 중간 단계로 제어한 경우로, 래치(150)에서 데이터(DQ)와 데이터 스트로브신호(DQS)의 얼라인 형태를 보여주고 있다. 도 4의 경우가 데이터와 데이터스트로브신호의 셋업/홀드 타임이 최적화 된 상태를 나타낸다.Therefore, the delay unit 120 is a variable delay time under the control of the variable delay time control unit. If the delay time of the delay unit 120 is set to be the smallest, the output signal is determined by the operation of the configured logic irrespective of the load of the actual data DQ. 3 illustrates an alignment form of the data DQ and the data strobe signal DQS in the latch 150 when the delay time of the delay unit 120 is set to be the smallest (DCTRL = 0). 5 illustrates the alignment of the data DQ and the data strobe signal DQS in the latch 150 when the delay time of the delay unit 120 is increased to the maximum value. 4 illustrates a case in which the delay time of the delay unit 120 is continuously increased and controlled by the intermediate steps of FIGS. 3 and 5, and the latch 150 of the data DQ and the data strobe signal DQS is used. It shows the alignment form. 4 illustrates a state in which setup and hold times of data and data strobe signals are optimized.

상기와 같이 지연부(120)의 지연정도를 최적화상태로 제어하기 위해서 본 발명은 지연시간 가변 제어부를 적용하고 있다. 상기 지연시간 가변 제어부는, 상기 지연부(120)의 스위칭소자들(N1~Nn)의 온/오프 특성을 제어한다. 상기 지연시간 가변 제어부는, 도 3 내지 도 5에서 보여주고 있는 바와 같이, 지연부(120)의 지연정도를 최소값에서부터 증가시키면서 최적화 된 형태를 찾는다. As described above, in order to control the delay degree of the delay unit 120 to an optimized state, the present invention applies a variable delay time control unit. The variable delay time controller controls on / off characteristics of the switching elements N1 to Nn of the delay unit 120. As shown in FIGS. 3 to 5, the variable delay time controller finds an optimized form by increasing the delay degree of the delay unit 120 from a minimum value.

먼저, 지연 컨트롤러(155)는, 상기 스위칭소자들(N1~Nn)의 지연정도를 최소상태로 제어한다. 이 경우, 스위칭소자들(N1~Nn)은 모두 오프상태로 제어된다. First, the delay controller 155 controls the degree of delay of the switching elements N1 to Nn to a minimum state. In this case, the switching elements N1 to Nn are all controlled in the off state.

상기 제어로 지연부(120)를 경유한 데이터(DQF)와, 클럭트리회로(140)를 경유한 데이터 스트로브신호(DQSF)가 위상 비교기(165)에서 익스큐시브오아 연산과 익스큐시브노아 연산하여 신호를 발생한다. 상기 위상 비교기(165)의 출력신호가 도 6에 도시되고 있는 XOR ,XNOR 신호의 좌측부분 형태를 갖는다. The data DQF via the delay unit 120 and the data strobe signal DQSF via the clock tree circuit 140 are controlled by the phase comparator 165 to perform the exclusive or arithmetic operation. To generate a signal. The output signal of the phase comparator 165 has the form of the left part of the XOR and XNOR signals shown in FIG.

상기 위상 비교기(165)의 출력신호는 캐패시터(C21,C22)에 의해 적분되어서 도 6에 도시되고 있는 업신호(UP)와 다운신호(DN) 형태로 센스 증폭기(160)에 전달된다. 즉, 상기 지연 컨트롤러(155)가 발생하는 리셋신호(RST)의 로우레벨에서 하이레벨로 전환되는 구간에서 상기 위상 비교기(165)의 출력신호가 상기 센스 증폭기(160)에 입력된다. The output signal of the phase comparator 165 is integrated by the capacitors C21 and C22 and transferred to the sense amplifier 160 in the form of an up signal UP and a down signal DN illustrated in FIG. 6. That is, the output signal of the phase comparator 165 is input to the sense amplifier 160 in a period where the delay controller 155 is switched from the low level to the high level of the reset signal RST.

그리고 상기 리셋신호가 하이레벨인 구간에서 트랜지스터(N21,N22)가 턴 온 상태가 되면, 상기 캐패시터(C21,C22)의 값이 방전되어, 다음번 적분 동작시에 초기값을 "0" 상태로 만들어준다. 최초의 동작 경우에서는 XOR의 하이신호 영역이 XNOR의 하이 영역에 비해서 매우 적기 때문에, 센스 증폭기(160)는 "0"을 홀딩한다.When the transistors N21 and N22 are turned on in the period where the reset signal is at the high level, the values of the capacitors C21 and C22 are discharged to make the initial value "0" during the next integration operation. give. In the first operation case, since the high signal region of the XOR is very small compared to the high region of the XNOR, the sense amplifier 160 holds " 0 ".

상기 센스 증폭기(160)는, 입력된 두 신호를 비교하고, 도 6에 도시하고 있는 바와 같이 그 차신호(SAO)를 증폭하여 출력한다. 이렇게 검출된 위상차를 지연 컨트롤러(155)에서 인식하고, 상기 위상차를 줄이기 위하여, 상기 스위칭소자들(N1~Nn)의 턴 온 특성에 따른 지연부(120)의 지연정도를 재조절한다.The sense amplifier 160 compares the two input signals and amplifies and outputs the difference signal SAO as shown in FIG. 6. The detected phase difference is recognized by the delay controller 155, and in order to reduce the phase difference, the delay degree of the delay unit 120 according to the turn-on characteristics of the switching elements N1 to Nn is readjusted.

상기와 같은 제어로 지연 컨트롤러(155)는 두 신호의 위상차가 같아지도록 지연부(120)의 스위칭소자들(N1~Nn)의 온/오프를 선택적으로 제어한다. 상기 스위칭소자들의 제어값(DCTRL)을 계속 증가시키면, 도 6에 도시되고 있는 오른쪽부분에서와 같이 데이터(DQF)와 데이터 스트로브신호(DQSF)의 얼라인이 이루어진다. By the above control, the delay controller 155 selectively controls the on / off of the switching elements N1 to Nn of the delay unit 120 so that the phase difference between the two signals is the same. If the control value DCTRL of the switching elements is continuously increased, the data DQF and the data strobe signal DQSF are aligned as shown in the right part of FIG. 6.

이때 두 신호의 위상을 검출한 위상 비교기(165)의 출력신호(XOR,XNOR)의 하이 영역이 비슷해진다. 그리고 상기 위상비교기(165)의 출력신호(XOR)의 하이 영역이 출력신호(XNOR)의 하이영역보다 크게 되는 구간에서, 센스 증폭기(160)는 하이신호를 발생한다. 이때의 지연부(120)의 지연 제어값(DCTRL)을 최적의 상태로 세팅한다. At this time, the high regions of the output signals XOR and XNOR of the phase comparator 165 detecting the phases of the two signals become similar. In the period where the high region of the output signal XOR of the phase comparator 165 becomes larger than the high region of the output signal XNOR, the sense amplifier 160 generates a high signal. At this time, the delay control value DCTRL of the delay unit 120 is set to an optimal state.

그리고 상기 최적의 상태로 세팅된 지연 제어값(DCTRL)을 적용하여 사용하면, 데이터(DQ)와 데이터 스트로브신호(DQS)는, 래치(50)에서 최적화된 얼라인이 이루어진다.When the delay control value DCTRL set to the optimal state is applied and used, the data DQ and the data strobe signal DQS are optimized in the latch 50.

이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 데이터와 데이터스트로브신호의 얼라인을 최적화시키기 위하여, 데이터의 지연 시간을 가변 조절하는 경우에 적용한다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다. The above-described preferred embodiment of the present invention has been disclosed for the purpose of illustration, and is applied to the case of variably adjusting the delay time of the data in order to optimize the alignment of the data and the data strobe signal. Therefore, those skilled in the art will be able to improve, change, substitute or add other embodiments within the technical spirit and scope of the present invention disclosed in the appended claims.

도 1은 종래 반도체 메모리장치의 데이터 지연회로의 구성도,1 is a configuration diagram of a data delay circuit of a conventional semiconductor memory device;

도 2는 본 발명의 실시예에 따른 반도체 메모리장치의 데이터 지연회로의 구성도,2 is a configuration diagram of a data delay circuit of a semiconductor memory device according to an embodiment of the present invention;

도 3 내지 도 5는 본 발명의 데이터 지연회로를 적용했을 때, 데이터와 데이터 스트로브 신호의 얼라인 형태를 보여주는 예시도, 3 to 5 are exemplary views showing an alignment form of data and a data strobe signal when the data delay circuit of the present invention is applied;

도 6은 본 발명에 따른 반도체 메모리장치의 데이터 지연회로에 도시된 각 부의 동작 타이밍도.6 is an operation timing diagram of each part shown in the data delay circuit of the semiconductor memory device according to the present invention;

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

120 : 지연부 130,135 : 입력버퍼 120: delay unit 130,135: input buffer

140 : 클럭트리회로 150 : 래치140: clock tree circuit 150: latch

155 : 지연 컨트롤러 160 : 센스 증폭기155: delay controller 160: sense amplifier

165 : 위상 비교기165: phase comparator

Claims (20)

데이터와 데이터 스트로브 신호 사이의 위상차를 검출하는 위상검출수단;Phase detection means for detecting a phase difference between the data and the data strobe signal; 상기 검출된 위상차를 이용하여 데이터의 지연시간을 가변 조절하는 지연 컨트롤러;A delay controller that variably adjusts a delay time of data by using the detected phase difference; 상기 지연 컨트로러의 제어값에 의해서 조절되는 양만큼 데이터를 지연시키는 지연수단을 포함하여 구성되는 것을 특징으로 하는 반도체 메모리장치의 데이터 지연회로.And delay means for delaying data by an amount controlled by a control value of the delay controller. 제 1 항에 있어서,The method of claim 1, 상기 지연수단은, 로드 캐패시터와 상기 로드 캐패시터의 동작여부를 제어하는 스위칭소자를 하나의 구성으로 하여 다수개 구비하고,The delay means includes a plurality of switching elements for controlling the operation of the load capacitor and the load capacitor as one configuration, 상기 지연 컨트롤러는, 상기 다수개의 스위칭소자의 온/오프를 선택적으로 제어하여, 상기 지연수단의 지연시간을 결정하는 것을 특징으로 하는 반도체 메모리장치의 데이터 지연회로.And the delay controller selectively controls on / off of the plurality of switching elements to determine a delay time of the delay means. 제 2 항에 있어서,The method of claim 2, 상기 스위칭소자는, NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 데이터 지연회로.And said switching element comprises an NMOS transistor. 제 1 항에 있어서,The method of claim 1, 상기 위상검출수단은, 데이터와 데이터 스트로브신호의 위상을 비교하는 위상 비교기;The phase detecting means includes: a phase comparator for comparing phases of data and data strobe signals; 상기 위상 비교기의 출력을 입력하여 위상차를 검출하는 센스 증폭기로 구성되는 것을 특징으로 하는 반도체 메모리장치의 데이터 지연회로.And a sense amplifier configured to input an output of the phase comparator to detect a phase difference. 제 4 항에 있어서,The method of claim 4, wherein 상기 위상 비교기는, 일정량만큼 지연된 데이터 스트로브 신호와, 상기 지연수단을 경유한 데이터를 연산하는 익스큐시브오아게이트와 익스큐시브노아 게이트로 구성되는 것을 특징으로 하는 반도체 메모리장치의 데이터 지연회로.And said phase comparator comprises a data strobe signal delayed by a predetermined amount, an exclusive or gate and an exclusive noah gate for computing data via said delay means. 제 5 항에 있어서,The method of claim 5, wherein 상기 위상 비교기의 출력은 적분되어 상기 센스 증폭기로 입력되는 것을 특징으로 하는 반도체 메모리장치의 데이터 지연회로.And the output of the phase comparator is integrated and input to the sense amplifier. 제 6 항에 있어서,The method of claim 6, 상기 위상 비교기 출력단과 센스 증폭기 입력단 사이의 접속점과 접지전원 사이에 상기 위상 비교기의 출력을 뮤트시키는 스위칭소자가 더 포함되고, A switching element for muting the output of the phase comparator between a connection point between the phase comparator output and a sense amplifier input and a ground power source, 상기 스위칭소자의 온 동작은, 리셋신호에 의해서 제어되는 것을 특징으로 하는 반도체 메모리장치의 데이터 지연회로.And the on operation of the switching element is controlled by a reset signal. 제 7 항에 있어서,The method of claim 7, wherein 상기 스위칭소자는, NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 데이터 지연회로.And said switching element comprises an NMOS transistor. 제 1 항에 있어서,The method of claim 1, 상기 지연 컨트롤러는, 검출 가능한 위상차에 따라 출력 가능한 패턴을 프로그램화하고, 상기 검출된 위상차에 따라서 상기 지연수단의 지연양을 가변 제어하는 것을 특징으로 하는 반도체 메모리장치의 데이터 지연회로.And the delay controller programs a pattern that can be output in accordance with the detectable phase difference, and variably controls the delay amount of the delay means in accordance with the detected phase difference. 제 9 항에 있어서,The method of claim 9, 상기 지연 컨트롤러는, 출력 패턴을 다르게 할때, 리셋신호를 출력하고,The delay controller outputs a reset signal when the output pattern is different. 상기 리셋신호가 상기 위상검출수단의 출력을 초기화시키는 것을 특징으로 하는 반도체 메모리장치의 데이터 지연회로.And the reset signal initializes the output of the phase detection means. 제 1 항에 있어서,The method of claim 1, 상기 데이터 스트로브 신호를 일정량만큼 지연하는 클럭트리회로를 더 포함하고,A clock tree circuit for delaying the data strobe signal by a predetermined amount; 상기 위상검출수단에 입력되는 데이터 스트로브신호는 상기 클럭트리회로를 통과한 신호이고, 데이터는 지연수단을 통과한 신호인 것을 특징으로 하는 반도체 메모리장치의 데이터 지연회로.And a data strobe signal input to the phase detecting means is a signal passing through the clock tree circuit, and a data is a signal passing through a delay means. 데이터를 입력하고, CMOS 레벨로 변환하는 데이터 입력버퍼;A data input buffer for inputting data and converting the data to a CMOS level; 데이터 스트로브신호를 입력하고, CMOS 레벨로 변환하는 데이터 스트로브신호 입력버퍼;A data strobe signal input buffer for inputting a data strobe signal and converting it to a CMOS level; 상기 데이터 스트로브신호 입력버퍼를 경유한 데이터 스트로브신호를 기결정된 일정량만큼 지연시키는 클럭트리수단;Clock tree means for delaying the data strobe signal via the data strobe signal input buffer by a predetermined amount; 상기 데이터 입력버퍼를 경유한 데이터를 가변 조절되는 지연양만큼 지연시키는 지연수단;Delay means for delaying data via said data input buffer by a variable amount of delay; 상기 클럭트리수단과 지연수단에서 출력되는 데이터와 데이터 스트로브 신호를 얼라인시키는 래치수단;Latch means for aligning data and a data strobe signal outputted from said clock tree means and a delay means; 상기 클럭트리수단과 지연수단에서 출력되는 데이터와 데이터 스트로브 신호 사이의 위상차를 검출하고, 상기 검출된 위상차를 이용하여 상기 지연수단의 지연시간을 가변 조절하는 지연시간 가변 제어수단을 포함하여 구성되는 것을 특징으로 하는 반도체 메모리장치의 데이터 지연회로.And a delay time variable control means for detecting a phase difference between the data output from the clock tree means and the delay means and a data strobe signal, and variably adjusting the delay time of the delay means using the detected phase difference. A data delay circuit of a semiconductor memory device. 제 12 항에 있어서,The method of claim 12, 상기 지연시간 가변 제어수단은, 상기 클럭트리수단과 지연수단에서 출력되는 데이터와 데이터 스트로브 신호 사이의 위상차를 검출하는 위상검출수단;The variable delay time control means includes: phase detection means for detecting a phase difference between the data output from the clock tree means and the delay means and a data strobe signal; 상기 검출된 위상차를 이용하여 상기 지연수단의 데이터의 지연시간을 가변 조절하는 지연 컨트롤러를 포함하는 것을 특징으로 하는 반도체 메모리장치의 데이터 지연회로.And a delay controller for variably adjusting the delay time of the data of the delay means by using the detected phase difference. 제 13 항에 있어서,The method of claim 13, 상기 위상검출수단은, 데이터와 데이터 스트로브신호의 위상을 비교하는 위상 비교기;The phase detecting means includes: a phase comparator for comparing phases of data and data strobe signals; 상기 위상 비교기의 출력을 입력하여 위상차를 검출하는 센스 증폭기로 구성되는 것을 특징으로 하는 반도체 메모리장치의 데이터 지연회로.And a sense amplifier configured to input an output of the phase comparator to detect a phase difference. 제 14 항에 있어서,The method of claim 14, 상기 지연수단은, 로드 캐패시터와 상기 로드 캐패시터의 동작여부를 제어하는 스위칭소자를 하나의 구성으로 하여 다수개 구비하고,The delay means includes a plurality of switching elements for controlling the operation of the load capacitor and the load capacitor as one configuration, 상기 지연 컨트롤러는, 상기 다수개의 스위칭소자의 온/오프를 선택적으로 제어하여, 상기 지연수단의 지연시간을 결정하는 것을 특징으로 하는 반도체 메모리장치의 데이터 지연회로.And the delay controller selectively controls on / off of the plurality of switching elements to determine a delay time of the delay means. 제 15 항에 있어서,The method of claim 15, 상기 지연 컨트롤러는, 검출 가능한 위상차에 따라 출력 가능한 패턴을 프로그램화하고, 상기 검출된 위상차에 따라서 상기 지연수단의 지연양을 가변 제어하는 것을 특징으로 하는 반도체 메모리장치의 데이터 지연회로.And the delay controller programs a pattern that can be output in accordance with the detectable phase difference, and variably controls the delay amount of the delay means in accordance with the detected phase difference. 데이터와 데이터 스트로브신호를 입력하고, CMOS 레벨로 변환하는 제 1 단계;A first step of inputting data and data strobe signals and converting them to a CMOS level; 상기 CMOS 레벨로 변환된 데이터와 데이터 스트로브신호를 기결정된 일정량만큼 지연시키는 제 2 단계;A second step of delaying the data and the data strobe signal converted to the CMOS level by a predetermined amount; 상기 제 2 단계에서 지연된 데이터와 데이터 스트로브 신호 사이의 위상차를 검출하는 제 3 단계;A third step of detecting a phase difference between the data delayed in the second step and the data strobe signal; 상기 제 3 단계에서 검출된 위상차가 원하는 형태로 얼라인되기까지 상기 데이터의 지연시간을 가변 조절하는 제 4 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리장치의 데이터 지연방법.And a fourth step of variably adjusting a delay time of the data until the phase difference detected in the third step is aligned in a desired form. 제 17 항에 있어서,The method of claim 17, 상기 제 3 단계의 위상차 검출과정에서, 두 신호의 위상차가 원하는 형태로 얼라인되면, 현재 설정된 데이터 지연시간을 고정 설정하는 제 5 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리장치의 데이터 지연방법.In the third step of detecting the phase difference, if the phase difference between the two signals is aligned in the desired form, the data delay method of the semiconductor memory device, characterized in that further comprising the step of setting a fixed data delay time is set to a fixed; . 제 18 항에 있어서,The method of claim 18, 상기 제 5 단계에서 데이터 지연시간이 고정되면, 상기 고정된 지연양만큼 지연된 데이터와, 일정량만큼 지연된 데이터 스트로브신호를 래치시켜서 출력하는 제 6 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리장치의 데 이터 지연방법.And a sixth step of latching and outputting the data delayed by the fixed delay amount and the data strobe signal delayed by a predetermined amount when the data delay time is fixed in the fifth step. How to delay data. 제 19 항에 있어서,The method of claim 19, 상기 제 4 단계는, 검출 가능한 위상차에 따라 출력 가능한 패턴을 프로그램화하고, 상기 검출된 위상차에 따라서 상기 데이터의 지연양을 가변 제어하는 것을 특징으로 하는 반도체 메모리장치의 데이터 지연방법.The fourth step is a data delay method of a semiconductor memory device, characterized in that for programming a pattern that can be output in accordance with the detectable phase difference, and variablely controlling the delay amount of the data in accordance with the detected phase difference.
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