KR20090105837A

KR20090105837A - Semiconductor storage device and method of manufacturing the same

Info

Publication number: KR20090105837A
Application number: KR1020090027352A
Authority: KR
Inventors: 마사유끼 다나까
Original assignee: 가부시끼가이샤 도시바
Priority date: 2008-04-01
Filing date: 2009-03-31
Publication date: 2009-10-07

Abstract

PURPOSE: A semiconductor memory device and a method of manufacturing the same are provided to improve a device characteristic by reducing bad interference that carbon or oxygen are passed through a block film. CONSTITUTION: A semiconductor memory device includes a semiconductor substrate(2), a plurality of element isolation layers(4), a tunnel insulating layer(5), a charge storing layer, a blocking layer, a gate electrode, and a barrier layer(7). A plurality of trenches are formed on the substrate, and a plurality of element isolation layers are buried on the trench is protruded from the substrate. The plural element isolation layer contains an oxide, and the turner insulating layer is between the element isolation layers. The charge storing layer includes a first nitride film while being formed on the turner insulating layer.

Description

Semiconductor memory device and manufacturing method therefor {SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME}

관련 출원에 대한 상호 참조Cross Reference to Related Application

본 출원은 2008년 4월 1일에 출원된 일본 특허 출원 제2008-94920호에 기초한 것으로, 그 우선권을 주장하며, 상기 출원의 전체 내용은 본 명세서에 참조 인용된다.This application is based on Japanese Patent Application No. 2008-94920 for which it applied on April 1, 2008, and claims that priority. The whole content of this application is integrated in this specification.

본 발명은, 질화막에 의한 전하 트랩층(charge trap layer)을 구비한 메모리 셀을 포함하는 반도체 기억 장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device including a memory cell having a charge trap layer made of a nitride film, and a manufacturing method thereof.

전형적인 반도체 기억 장치를 구성하는 메모리 셀은, 전하 트랩층에 축적된 전하량에 따라 데이터를 기억하도록 되어 있다. 하나의 구현예에서는, 전하 트랩층이 질화막을 포함하고, 전자들이 이산 트랩에 축적되어 진다. 이러한 구성의 일례로는, 심재성(Sim Jae Sung) 등의 "Self Aligned Trap-Shallow Trench Isolation Scheme for the Reliability of TANOS(TaN/AlO/SiN/Oxide/Si) NAND Flash Memory", Non-Volatile Semiconductor Memory Workshop(USA), 2007 22nd IEEE, 26-30 Aug에 개시되어 있다. Jae 등에 개시되어 있는 기술 사상에 의하면, 예를 들면 도 3에 서, 실리콘 기판(Si) 기판상에 터널 절연막(SiO₂), 전하 트랩층(SiN: 전하 축적층) 및 블록막(Al₂O₃)이 이 순서대로 형성되고, 그 위에 질화탄탈(TaN), 텅스텐(W) 및 질화텅스텐(WN)) 순으로 적층된 게이트 전극이 형성되어 있다. 인접하는 전하 트랩 층간 및 전하 트랩층의 양 옆에는 SAT-STI(Self Aligned Trap-Shallow Trench Isolation) 구조의 소자 분리 절연막이 형성되어 있다. 블록막(Al₂O₃)은 전하 트랩층과 소자 분리 절연막 상면을 걸쳐 형성되어 있다.A memory cell constituting a typical semiconductor memory device stores data in accordance with the amount of charge accumulated in the charge trap layer. In one embodiment, the charge trap layer comprises a nitride film and electrons accumulate in the discrete trap. Examples of such a configuration include "Self Aligned Trap-Shallow Trench Isolation Scheme for the Reliability of TANOS (TaN / AlO / SiN / Oxide / Si) NAND Flash Memory" by Sim Jae Sung et al., Non-Volatile Semiconductor Memory Workshop (USA), 2007 22nd IEEE, 26-30 Aug. According to the technical idea disclosed in Jae et al., For example, in FIG. 3, a tunnel insulating film (SiO ₂ ), a charge trap layer (SiN: charge accumulation layer), and a block film (Al ₂ O) are formed on a silicon substrate (Si) substrate. ₃ ) is formed in this order, and a gate electrode stacked thereon is formed in the order of tantalum nitride (TaN), tungsten (W) and tungsten nitride (WN). Device isolation insulating films of SAT-STI (Self Aligned Trap-Shallow Trench Isolation) structures are formed on both sides of adjacent charge trap layers and charge trap layers. The block film Al ₂ O ₃ is formed over the charge trap layer and the upper surface of the device isolation insulating film.

블록막이 유기 재료를 이용하여 형성되는 경우에는, 유기 재료에 탄소 원자가 함유되기 때문에, 후공정에서 열 처리가 행해지면, 탄소는 소자 분리 절연막을 통하여 액티브 영역에 도달하게 되어 그 액티브 영역에서 고정 전하로서 형성되게 된다. 액티브 영역 내에서 고정 전하가 형성되면 임계값 전압의 변동이 증대하고, 특히 채널 영역의 코너에서는 반대의 협 채널 효과(narrow channel effect)의 발생 요인으로 되어 디바이스 특성을 악화시킨다.When the block film is formed using an organic material, carbon atoms are contained in the organic material. When heat treatment is performed in a later step, the carbon reaches the active region through the element isolation insulating film, and as a fixed charge in the active region. Will be formed. The formation of the fixed charge in the active region increases the variation of the threshold voltage, and in particular, causes the opposite narrow channel effect at the corners of the channel region to deteriorate device characteristics.

본 발명의 일 측면에 따르면, 복수의 홈이 상면에 형성되어 있는 반도체 기판과, 홈 각각에 매립되어 반도체 기판의 상면으로부터 위쪽으로 돌출되고, 산화물을 함유하는 복수의 소자 분리 절연막과, 소자 분리 절연막 사이의 반도체 기판 상에 형성된 터널 절연막과, 제1 질화막을 포함하고, 터널 절연막 상에 형성된 전하 축적층과, 전하 축적층의 상면과 소자 분리 절연막의 상면에 걸쳐 형성되어 전하 이동을 방지하는 블록막과, 블록막 상에 형성된 게이트 전극과, 소자 분리 절연막과 블록막 사이에 형성된 제2 질화막을 포함하는 배리어층을 구비하는 반도체 장치가 제공된다.According to an aspect of the present invention, a plurality of grooves are formed on the upper surface of the semiconductor substrate, a plurality of device isolation insulating film embedded in each of the grooves projecting upward from the upper surface of the semiconductor substrate, containing an oxide, and a device isolation insulating film A block film including a tunnel insulating film formed on the semiconductor substrate between the first insulating film and a charge accumulation layer formed on the tunnel insulating film, and a charge film formed over the upper surface of the charge accumulation layer and the upper surface of the element isolation insulating film to prevent charge transfer; And a barrier layer including a gate electrode formed on the block film and a second nitride film formed between the element isolation insulating film and the block film.

본 발명의 다른 측면에 따르면, 반도체 기판 상에 터널 절연막을 형성하는 공정과, 터널 절연막 상에 제1 질화막을 포함하는 전하 축적층을 형성하는 공정과, 전하 축적층, 터널 절연막 및 반도체 기판의 상부에 복수의 홈을 형성하는 공정과, 홈 각각에 소자 분리 절연막을 형성하는 공정과, 전하 축적층의 상면과 소자 분리 절연막의 상면을 걸쳐 제2 질화막을 포함하는 배리어층을 형성하는 공정과, 배리어층 상에 전하 축적층에 축적된 전하의 이동을 방지하는 블록막을 형성하는 공정과, 블록막 상에 게이트 전극을 형성하는 공정을 포함하는 반도체 기억 장치의 제조 방법이 제공된다.According to another aspect of the present invention, there is provided a process of forming a tunnel insulating film on a semiconductor substrate, a process of forming a charge storage layer including a first nitride film on the tunnel insulating film, and an upper portion of the charge storage layer, the tunnel insulating film and the semiconductor substrate. Forming a plurality of grooves in the grooves, forming a device isolation insulating film in each of the grooves, forming a barrier layer including a second nitride film over the upper surface of the charge storage layer and the upper surface of the device isolation insulating film; There is provided a method of manufacturing a semiconductor memory device comprising a step of forming a block film that prevents transfer of charge accumulated in a charge storage layer on a layer, and a step of forming a gate electrode on the block film.

첨부된 도면들과 함께 본 발명의 실시예들에 대한 다음의 설명을 참조하면 본 발명의 다른 목적, 특징 및 이점들을 쉽게 알 수 있을 것이다.Reference to the following description of the embodiments of the present invention in conjunction with the accompanying drawings will be readily apparent to other objects, features and advantages of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예에 대해 설명한다. 또한, 이하에 참조하는 도면 내의 기재에서, 동일 또는 유사한 부분에는 동일 또는 유사의 부호를 부여하여 나타내고 있다. 다면, 이러한 도면들은 모식적인 것이며, 두께와 평면 치수와의 관계, 각 층의 두께의 비율 등은 실제 비율과는 다를 수 있다.Hereinafter, an embodiment of the present invention will be described with reference to the accompanying drawings. In addition, in description of the drawing referred to below, the same or similar code | symbol is attached | subjected and shown to the same or similar part. If so, these figures are schematic, and the relationship between thickness and planar dimension, the ratio of the thickness of each layer, etc. may differ from the actual ratio.

도 1은 NAND 플래시 메모리의 메모리 셀 영역내의 메모리 셀 어레이 일부의 등가 회로이다. 도 2는 메모리 셀 영역의 일부를 모식적으로 나타내는 평면도이다.1 is an equivalent circuit of a portion of a memory cell array within a memory cell region of a NAND flash memory. 2 is a plan view schematically showing a part of the memory cell region.

도 1에 도시한 바와 같이, NAND 플래시 메모리(1)의 메모리 셀 어레이 Ar 내에는, NAND 셀 유닛 UC가 매트릭스 형태로 형성되어 있다. 이 NAND 셀 유닛 UC는, 2개(복수)의 선택 게이트 트랜지스터 Trs1, Trs2와, 그 2개의 선택 게이트 트랜지스터 Trs1, Trs2 사이에 직렬 접속된 복수(예를 들면, 32개)의 메모리 셀 트랜지스터 Trm으로 구성되어 있다. 인접하는 메모리 셀 트랜지스터 Trm은 단일의 NAND 셀 유닛 UC 내에서 소스/드레인 영역을 공유한다.As shown in FIG. 1, in the memory cell array Ar of the NAND flash memory 1, the NAND cell unit UC is formed in matrix form. The NAND cell unit UC is a plurality of (eg, 32) memory cell transistors Trm connected in series between two (plural) select gate transistors Trs1 and Trs2 and the two select gate transistors Trs1 and Trs2. Consists of. Adjacent memory cell transistors Trm share the source / drain regions within a single NAND cell unit UC.

도 1에서, X 방향(워드선 방향 또는 채널 폭 방향)에 배열된 메모리 셀 트랜지스터 Trm은, 공통의 워드선(컨트롤 게이트선) WL에 접속되어 있다. 또한，도 1에서 X 방향에 배열된 선택 게이트 트랜지스터 Trs1은, 공통의 선택 게이트선 SGL1에서 접속되어 있다. 마찬가지로，도 1에서 X 방향에 배열된 선택 게이트 트랜지스터 Trs2는, 공통의 선택 게이트선 SGL2에 접속되어 있다.In FIG. 1, the memory cell transistors Trm arranged in the X direction (word line direction or channel width direction) are connected to a common word line (control gate line) WL. In addition, the selection gate transistor Trs1 arranged in the X direction in FIG. 1 is connected to the common selection gate line SGL1. Similarly, the selection gate transistor Trs2 arranged in the X direction in Fig. 1 is connected to the common selection gate line SGL2.

도 1에 도시한 바와 같이, 선택 게이트 트랜지스터 Trs1은, 비트선 컨택트 CB(도 2 참조)를 통하여 X 방향에 직교하는 Y 방향(비트선 방향 또는 채널 길이 방향)으로 연장하여 형성되는 비트선 BL에 접속되어 있다.As shown in FIG. 1, the selection gate transistor Trs1 extends through the bit line contact CB (see FIG. 2) to the bit line BL formed extending in the Y direction (bit line direction or channel length direction) orthogonal to the X direction. Connected.

도 2에 도시한 바와 같이, NAND 셀 유닛 UC는, Y 방향으로 연장되는 STI(Shallow Trench Isolation) 구조의 소자 분리 영역 Sb에 의해 분리된 액티브 영역 Sa에 형성되어 있다.As shown in FIG. 2, the NAND cell unit UC is formed in the active region Sa separated by the element isolation region Sb having a shallow trench isolation (STI) structure extending in the Y direction.

메모리 셀 트랜지스터 Trm의 게이트 전극 MG는, Y 방향으로 연장되는 액티브 영역 Sa와, 소정 간격으로 형성되고 X 방향으로 연장되는 워드선 WL과의 교차 영역에 형성되어 있다. 따라서, 게이트 전극 MG, 즉 X 방향으로 배열된 제어 게이트 전극 CG(도 3 참조)는 공통의 워드선 WL에 접속되어 있다.The gate electrode MG of the memory cell transistor Trm is formed in an intersection region between the active region Sa extending in the Y direction and the word line WL extending in the X direction at predetermined intervals. Therefore, the gate electrode MG, that is, the control gate electrode CG (see FIG. 3) arranged in the X direction, is connected to the common word line WL.

선택 게이트 트랜지스터 Trs1의 게이트 전극 SG는, Y 방향으로 연장되는 액티브 영역 Sa와, X 방향으로 연장되는 선택 게이트선 SGL1과의 교차 영역에 형성되어 있다. 따라서, X 방향으로 배열된 선택 게이트 전극 SG는 공통의 선택 게이트선 SGL1에 접속된다. 선택 게이트 트랜지스터 Trs2의 게이트 전극 SG는, Y 방향으로 연장되는 액티브 영역 Sa와, X 방향으로 연장되는 선택 게이트선 SGL2와의 교차 영역에 형성되어 있다. 따라서, X 방향으로 배열된 선택 게이트 전극 SG는 공통의 선택 게이트선 SGL2에 접속된다.The gate electrode SG of the selection gate transistor Trs1 is formed in the intersection region of the active region Sa extending in the Y direction and the selection gate line SGL1 extending in the X direction. Therefore, the selection gate electrode SG arranged in the X direction is connected to the common selection gate line SGL1. The gate electrode SG of the selection gate transistor Trs2 is formed in the intersection region of the active region Sa extending in the Y direction and the selection gate line SGL2 extending in the X direction. Therefore, the selection gate electrode SG arranged in the X direction is connected to the common selection gate line SGL2.

도 3은 도 2의 III-III선(워드선 방향 또는 채널 폭 방향)을 따르는 단면을 모식적으로 나타내고 있다. 도 4는 도 2의 IV-IV선(비트선 방향 또는 채널 길이 방향)을 따르는 단면을 모식적으로 나타내고 있다.FIG. 3 schematically shows a cross section along the III-III line (word line direction or channel width direction) of FIG. 2. FIG. 4 schematically shows a cross section along the IV-IV line (bit line direction or channel length direction) of FIG. 2.

도 3에 도시한 바와 같이, p형 실리콘 기판(2)의 상부에는 웰(도시 생략)이 형성되어 있으며, 그 웰에는 복수의 소자 분리 홈(3)이 이격하여 형성되어 있다. 이들 소자 분리 홈(3)은, 액티브 영역 Sa를 도 2의 X 방향으로 분리하고 있다. 소자 분리 홈(3) 내에는 소자 분리 영역 Sb를 구성하는 소자 분리 절연막(4)이 형성되어 있다. 이 소자 분리 절연막(4)은, 소자 분리 홈(3) 내에 매립된 하부와, 실리콘 기판(2)의 표면으로부터 위쪽에 돌출된 상부(4a)로 구성되어 있다.As shown in FIG. 3, wells (not shown) are formed on the p-type silicon substrate 2, and a plurality of element isolation grooves 3 are spaced apart from the wells. These element isolation grooves 3 separate the active region Sa in the X direction in FIG. 2. An element isolation insulating film 4 constituting an element isolation region Sb is formed in the element isolation groove 3. The element isolation insulating film 4 is composed of a lower portion embedded in the element isolation groove 3 and an upper portion 4a protruding upward from the surface of the silicon substrate 2.

한편，소자 분리 영역 Sb에 의해 분리된 액티브 영역 Sa 상에는 터널 절연막(5)이 형성되어 있고, 이 터널 절연막(5)은, 예를 들면 실리콘 산화막에 의해 형성되어 있다. 터널 절연막(5)은, 도 3에 도시한 단면 내의 양측 끝이 소자 분리 절연막(4)의 상부(4a)의 측면의 일부에 접촉하여 배설되어 있다. 이들 터널 절연막(5)의 상면 상에는 실리콘 질화막(6)을 포함하고 전하 축적층 역할을 하는 전하 트랩층이 형성되어 있다. 이들 실리콘 질화막(6)은, 이산 전하 트랩층(전하 축적층)으로 구성되고, 소자 분리 절연막(4)의 상부(4a)의 측면에 접촉하도록 위치하고 있다. 소자 분리 절연막(4)의 상부(4a)의 측면은, 터널 절연막(5)의 측면 및 실리콘 질화막(6)의 측면과 동일 평면에 형성되어 있다.On the other hand, the tunnel insulating film 5 is formed on the active region Sa separated by the element isolation region Sb, and the tunnel insulating film 5 is formed of, for example, a silicon oxide film. In the tunnel insulating film 5, both ends in the cross section shown in FIG. 3 are disposed in contact with a part of the side surface of the upper portion 4a of the element isolation insulating film 4. On the upper surface of these tunnel insulating films 5, a charge trap layer including a silicon nitride film 6 and serving as a charge storage layer is formed. These silicon nitride films 6 are composed of a discrete charge trap layer (charge storage layer) and are positioned to contact the side surface of the upper portion 4a of the element isolation insulating film 4. The side surface of the upper portion 4a of the element isolation insulating film 4 is formed on the same plane as the side surface of the tunnel insulating film 5 and the side surface of the silicon nitride film 6.

소자 분리 절연막(4)은, 예를 들면, HTO(High Temperature 0xide)막, LTO(Low Temperature 0xide)막, HDP(High Density Plasma) 등의 산화물계 절연막에 의해 구성되어 있다. 이 소자 분리 절연막(4)은, 그 상부(4a)가 실리콘 기판(2)의 상면으로부터 위쪽으로 돌출하여 구성되어 있으며, 그 상면이 실리콘 기판(2)의 상면보다 위쪽, 터널 절연막(5)의 상면보다 더 위쪽에 위치하여 구성되어 있으나, 실리콘 질화막(6)의 상면과는 거의 동일 높이에 위치하고 있다. 또한, 소자 분리 절연막(4)의 상면이 실리콘 질화막(6)의 상면보다도 위쪽 또는 아래쪽에 위치할 수도 있다.The element isolation insulating film 4 is formed of, for example, an oxide insulating film such as an HTO (High Temperature 0xide) film, a LTO (Low Temperature 0xide) film, or an HDP (High Density Plasma). The element isolation insulating film 4 is configured such that an upper portion 4a protrudes upward from the upper surface of the silicon substrate 2, and the upper surface of the element isolation insulating film 4 is higher than the upper surface of the silicon substrate 2. Although it is located above the upper surface, it is comprised in substantially the same height as the upper surface of the silicon nitride film 6. In addition, the upper surface of the element isolation insulating film 4 may be located above or below the upper surface of the silicon nitride film 6.

질화막(예를 들면, 실리콘 질화막(Si₃N₄))을 포함하는 배리어층(7)은, 소자 분리 절연막(4)의 상면 및 실리콘 질화막(6)의 상면 상을 걸쳐 연속적으로 구성되 어 있다. 본 실시 형태에서는, 질화막계 절연막(실리콘 질화막(6) 및 배리어층(7))이, 터널 절연막(5)의 상면, 소자 분리 절연막(4)의 측면 및 상면 상을 따라 연속적으로 형성되어 있다.The barrier layer 7 including the nitride film (for example, silicon nitride film Si ₃ N ₄ ) is continuously formed over the upper surface of the element isolation insulating film 4 and the upper surface of the silicon nitride film 6. . In this embodiment, a nitride film-based insulating film (silicon nitride film 6 and barrier layer 7) is continuously formed along the upper surface of the tunnel insulating film 5, the side surface of the device isolation insulating film 4, and the upper surface.

블록막(8)은, 배리어층(7)의 상면 상에 형성되어 있으며, 실리콘 질화막(6)의 위쪽 및 소자 분리 절연막(4)의 위쪽을 연속적으로 걸쳐 전자(전하)의 통과 방지용으로 구성되어 있다. 이 블록막(8)을 형성하고 있는 이유는, 게이트 전극 MG의 제어 게이트 CG에 인가하는 전압을 효율적으로 터널 영역에 작용시키기 위해서이다. 구체적으로, 블록막(8)은 실리콘 질화막(6)과 제어 게이트 전극 CG 간의 전하 이동을 방지하기 위한 것이다. 예컨대, 데이터 기입 시에 실리콘 질화막(6)이 실리콘 기판(2)으로부터 전자를 포획하지만, 블록막(8)은 이때에 실리콘 질화막(6)으로부터 제어 게이트 CG로의 전하 이동을 방지하고, 또한 데이터 소거시에 제어 게이트 CG로부터 실리콘 질화막(6)으로의 전하 이동을 방지한다.The block film 8 is formed on the upper surface of the barrier layer 7, and is configured to prevent the passage of electrons (charge) through the silicon nitride film 6 and the device isolation insulating film 4 continuously. have. The reason why the block film 8 is formed is that the voltage applied to the control gate CG of the gate electrode MG can be effectively applied to the tunnel region. Specifically, the block film 8 is for preventing charge transfer between the silicon nitride film 6 and the control gate electrode CG. For example, the silicon nitride film 6 traps electrons from the silicon substrate 2 at the time of data writing, but the block film 8 prevents charge transfer from the silicon nitride film 6 to the control gate CG at this time, and also erases data. At this time, charge transfer from the control gate CG to the silicon nitride film 6 is prevented.

블록막(8)으로서는, 실리콘 산화막 또는 금속 산화막 혹은, 이들 2층 이상의 적층막이 이용된다. 본 실시 형태에서, 블록막(8)은 예를 들면 유전율이 10 정도인 알루미늄 산화막(Al₂O₃)을 적용하고 있다. 또한, 그 밖의 블록막(8)의 재질로서는, 예를 들면 유전율이 10 정도인 마그네슘 산화막(Mg0), 유전율이 16 정도인 이트륨 산화막(Y₂O₃), 유전율이 22 정도인 하프늄 산화막(HfO₂), 지르코늄산화막(ZrO₂), 란탄 산화막(La₂O₃) 중 어느 하나의 단층막을 적용할 수 있다. 또한，하프늄 실리케이트막(HfSiO)이나 하프늄·알루미네이트(HfAlO)와 같은 삼원계의 화합 물로 이루어지는 절연막을 적용하여도 된다. 실리콘(Si), 알루미늄(Al), 마그네슘(Mg), 이트륨(Y), 하프늄(Hf), 지르코늄(Zr), 란탄(La) 중 적어도 어느 하나 이상의 원소를 함유하는 산화막을 이용할 수도 있다.As the block film 8, a silicon oxide film, a metal oxide film, or a laminated film of two or more of these layers is used. In the present embodiment, the block film 8 employs, for example, an aluminum oxide film (Al ₂ O ₃ ) having a dielectric constant of about 10. As the material of the other block film 8, for example, a magnesium oxide film (Mg0) having a dielectric constant of about 10, a yttrium oxide film (Y ₂ O ₃ ) having a dielectric constant of about 16, and a hafnium oxide film (HfO having a dielectric constant of about 22) ₂ ), a single layer film of a zirconium oxide film (ZrO ₂ ) or a lanthanum oxide film (La ₂ O ₃ ) may be used. In addition, an insulating film made of a ternary compound such as hafnium silicate film (HfSiO) or hafnium aluminate (HfAlO) may be used. An oxide film containing at least one element of silicon (Si), aluminum (Al), magnesium (Mg), yttrium (Y), hafnium (Hf), zirconium (Zr), and lanthanum (La) may be used.

블록막(8)의 상면 상에는 제어 게이트 전극 CG가 형성되고, 이 제어 게이트 전극 CG로서는, 예를 들면 인(P) 등의 불순물이 첨가된 실리콘층이 폴리게이트로서 이용된다. 이와 같이 하여, 메모리 셀 트랜지스터 Trm의 게이트 전극 MG가, 실리콘 질화막(6), 배리어층(7), 블록막(8), 제어 게이트 전극 CG의 적층 구조에 의해 구성되어 있다.The control gate electrode CG is formed on the upper surface of the block film 8, and as this control gate electrode CG, the silicon layer to which the impurity, such as phosphorus (P), was added, is used as a polygate. In this manner, the gate electrode MG of the memory cell transistor Trm is formed by the stacked structure of the silicon nitride film 6, the barrier layer 7, the block film 8, and the control gate electrode CG.

도 4에 도시한 바와 같이, 메모리 셀 트랜지스터 Trm의 게이트 전극 MG는, Y 방향에 병설되어 있으며, 각 게이트 전극 MG는 분리 영역에 의해 전기적으로 분리되어 있다. 또한, 도시하지 않았지만, 그 분리 영역 내에는 층간 절연막 등이 형성된다. 메모리 셀 트랜지스터 Trm의 게이트 전극 MG의 양 옆에는 실리콘 기판(2)의 표층에 소스/드레인 영역(2a)이 형성되어 있다.As shown in FIG. 4, the gate electrode MG of the memory cell transistor Trm is provided in the Y direction, and each gate electrode MG is electrically separated by the isolation region. Although not shown, an interlayer insulating film or the like is formed in the separation region. Source and drain regions 2a are formed in the surface layer of the silicon substrate 2 on both sides of the gate electrode MG of the memory cell transistor Trm.

도 5는, 본 실시 형태의 구조를 적용한 경우의 메모리 셀 트랜지스터의 임계값 전압을 비교예와의 비교에 의해 나타내고 있다. 또한, 비교예로서는, 본 실시 형태의 메모리 셀 구조로부터 배리어층(7)을 구성하지 않고, 블록막(8)이 실리콘 질화막(6)의 상면 및 소자 분리 절연막(4)의 상면 상에 직접 형성되어 있는 구조를 적용하고 있다.5 shows the threshold voltages of the memory cell transistors in the case where the structure of this embodiment is applied by comparison with a comparative example. As a comparative example, the block layer 8 is formed directly on the upper surface of the silicon nitride film 6 and the upper surface of the element isolation insulating film 4 without forming the barrier layer 7 from the memory cell structure of the present embodiment. Applying the structure.

이 도 5에 도시한 바와 같이, 비교예에서는, 메모리 셀 트랜지스터 Trm의 임계값 전압의 변동이 눈에 띄고, 본 실시 형태의 구조에서는 메모리 셀 트랜지스터 Trm의 임계값 전압의 변동을 억제할 수 있다.As shown in Fig. 5, in the comparative example, variation in the threshold voltage of the memory cell transistor Trm is noticeable, and in the structure of the present embodiment, variation in the threshold voltage of the memory cell transistor Trm can be suppressed.

상기 구성의 제조 방법에 대하여 도 6 내지 도 13을 참조하면서 설명한다. 또한, 이하에 설명하는 제조 방법에서, 도시하지 않은 다른 영역의 제조 방법에 대해서는 생략한다. 또한，일반적인 공정이면 필요에 따라서 공정을 부가하여도 되고, 하기의 공정을 교체하여 적용하여도 된다.The manufacturing method of the said structure is demonstrated, referring FIGS. 6-13. In addition, in the manufacturing method demonstrated below, the manufacturing method of the other area | region not shown is abbreviate | omitted. In addition, if it is a general process, you may add a process as needed, and may apply and replace the following process.

도 6에 도시한 바와 같이, 원하는 불순물을 도핑한 영역(도시 생략)을 실리콘 기판(2)의 상부에 형성한 후, 실리콘 기판(2)의 표면에 터널 절연막(5)을 열 산화법에 의해 형성한다. 다음으로，실리콘 질화막(6)은, 디클로로실란(SiH₂Cl₂) 가스와 암모니아(NH₃) 가스를 800℃ 정도 이하의 온도 조건에서 반응시켜 감압 화학 기상 성장법(LP-CVD법)에 의해 퇴적한다.As shown in Fig. 6, a region (not shown) doped with desired impurities is formed on the silicon substrate 2, and then the tunnel insulating film 5 is formed on the surface of the silicon substrate 2 by thermal oxidation. do. Next, the silicon nitride film 6 reacts a dichlorosilane (SiH ₂ Cl ₂ ) gas and an ammonia (NH ₃ ) gas at a temperature of about 800 ° C. or lower by a reduced pressure chemical vapor deposition method (LP-CVD method). To be deposited.

다음으로，도 7에 도시한 바와 같이, 마스크층으로서 실리콘 산화막(9), 실리콘 질화막(10)을 CVD법에 의해 순서대로 퇴적한다. 실리콘 산화막(9) 대신에 폴리실리콘을 적용하여도 된다. 다음으로，도 8에 도시한 바와 같이, 실리콘 질화막(10), 실리콘 산화막(9), 실리콘 질화막(6), 터널 절연막(5), 실리콘 기판(2)의 상부에 소자 분리용의 홈(3)을 형성한다.Next, as shown in FIG. 7, the silicon oxide film 9 and the silicon nitride film 10 are deposited in order by the CVD method as a mask layer. Instead of the silicon oxide film 9, polysilicon may be applied. Next, as shown in FIG. 8, a groove 3 for element isolation is formed on the silicon nitride film 10, the silicon oxide film 9, the silicon nitride film 6, the tunnel insulating film 5, and the silicon substrate 2. ).

다음으로，도 9에 도시한 바와 같이, 홈(3) 내에 소자 분리 절연막(4)을 형성한다. 이 소자 분리 절연막(4)으로서는, HT0(High Temperature Oxide)막, LTO(Low Temperature 0xide)막, HDP(High Density Plasma)막 등을 포함한 산화계 절연막에 의해 형성한다. 다음으로，실리콘 질화막(10)을 스토퍼로서 실리콘 질화 막(10)의 상면까지 소자 분리 절연막(4)을 CMP(Chemical Mechanical Polishing)법에 의해 평탄화 처리한다.Next, as shown in FIG. 9, the element isolation insulating film 4 is formed in the groove 3. The element isolation insulating film 4 is formed of an oxide insulating film including an HT0 (High Temperature Oxide) film, a Low Temperature 0xide (LTO) film, a High Density Plasma (HDP) film, or the like. Next, the device isolation insulating film 4 is planarized by the CMP (Chemical Mechanical Polishing) method using the silicon nitride film 10 as a stopper to the upper surface of the silicon nitride film 10.

다음으로，도 10에 도시한 바와 같이, 실리콘 질화막(10)에 대하여 높은 선택성을 갖는 조건 아래에서 그 상면 위치 조정을 위해 소자 분리 절연막(4)을 에치백한다. 소자 분리 절연막(4)은 실리콘 산화막(9)의 거의 상면 부근(실리콘 산화막(9) 및 실리콘 질화막(10)의 거의 계면 부근)까지 에치백된다. 다음으로，실리콘 질화막(10)을 웨트 에칭 처리에 의해 제거한다.Next, as shown in FIG. 10, the element isolation insulating film 4 is etched back for the top surface position adjustment under the condition of having high selectivity with respect to the silicon nitride film 10. As shown in FIG. The element isolation insulating film 4 is etched back to near the top surface of the silicon oxide film 9 (near the interface between the silicon oxide film 9 and the silicon nitride film 10). Next, the silicon nitride film 10 is removed by a wet etching process.

다음으로，도 11에 도시한 바와 같이, 실리콘 산화막(9) 및 소자 분리 절연막(4)의 상면을 실리콘 질화막(6)의 상면이 노출하도록 드라이 에칭 또는 웨트 에칭에 의해 에치백한다. 이와 같이 하여, 실리콘 질화막(6)의 상면 위치 및 소자 분리 절연막(4)의 상면 위치가 거의 동일 높이 위치로 조정된다.Next, as shown in FIG. 11, the upper surface of the silicon oxide film 9 and the element isolation insulating film 4 is etched back by dry etching or wet etching so that the upper surface of the silicon nitride film 6 may be exposed. In this way, the upper surface position of the silicon nitride film 6 and the upper surface position of the element isolation insulating film 4 are adjusted to almost the same height position.

다음으로，도 12에 도시한 바와 같이, 실리콘 질화막(6)의 노출 상면 및 소자 분리 절연막(4)의 상면 상에 배리어층(7)을 형성한다. 이 배리어층(7)의 형성 방법으로서는, 디클로로실란(SiH₂Cl₂) 가스와 암모니아(NH₃) 가스를 교대로 공급하고, 600℃ 정도 이하의 온도 조건에서 원자층 성장법(ALD법)에 의해 형성하는 방법을 적용한다.Next, as shown in FIG. 12, the barrier layer 7 is formed on the exposed upper surface of the silicon nitride film 6 and the upper surface of the element isolation insulating film 4. As the method for forming the barrier layer 7, dichlorosilane (SiH ₂ Cl ₂ ) gas and ammonia (NH ₃ ) gas are alternately supplied to the atomic layer growth method (ALD method) under a temperature condition of about 600 ° C. or less. The method of forming is applied.

ALD는 막 두께 균일성을 향상할 수 있기 때문에 이용된다. 또한, 질화용의 암모니아 가스에는 수소 원자가 함유되기 때문에, 래디컬 질화법을 적용해서 배리어층(7)을 형성하여도 된다. 이 경우, 암모니아 가스를 이용할 필요가 없어지기 때문에, 암모니아 가스에 함유되는 수소 원자가, 메모리 셀 트랜지스터 Trm의 액티브 영역 Sa에 도달할 우려가 없어져서 그 액티브 영역 Sa에 고정 전하를 발생시킬 우려도 없어진다. 고정 전하의 발생을 방지함으로써, 임계값 전압의 저하를 방지할 수 있어 소자 특성을 향상시킬 수 있다. 즉, 수소를 함유하지 않는 가스를 적용함으로써 전술한 이점을 제공한다. 또한，배리어층(7)은, 그 조성이 Si₃N₄에 가깝게 되도록 형성함으로써, 전자가 배리어층(7)을 통해서 인접하는 게이트 전극 MG 사이에서 이동하는 것을 방지할 수 있다.ALD is used because it can improve film thickness uniformity. In addition, since the hydrogen atom is contained in the ammonia gas for nitriding, you may form the barrier layer 7 by applying the radical nitriding method. In this case, since there is no need to use ammonia gas, there is no fear that the hydrogen atoms contained in the ammonia gas will reach the active region Sa of the memory cell transistor Trm, and there is no fear of generating a fixed charge in the active region Sa. By preventing the generation of the fixed charges, the lowering of the threshold voltage can be prevented and the device characteristics can be improved. In other words, applying the gas containing no hydrogen provides the aforementioned advantages. In addition, the barrier layer 7 can be formed so that its composition is close to Si ₃ N ₄ , thereby preventing electrons from moving between adjacent gate electrodes MG through the barrier layer 7.

반대로, 실리콘 질화막(6)은, 배리어층(7)의 조성(예를 들면 Si₃N₄)에 비하여 화학 양론적으로 실리콘 리치로 구성되어 있으면 된다. 이는, 전자를 포획(축적)하는 양을 증가할 수 있기 때문이다. 또한, 배리어층(7)은 실리콘 및 질소 원자를 함유하고 있으면, 그 조성은 Si₃N₄에 한정되지 않는다.On the other hand, the silicon nitride film 6, the composition of the barrier layer 7 (for example Si ₃ N ₄₎ is is configured as a silicon-rich compared to the stoichiometric. This is because the amount of trapping (accumulation) of the electrons can be increased. In addition, the barrier layer 7, if containing silicon and nitrogen atoms, the composition is not limited to Si ₃ N _4.

배리어층(7)의 형성 후에는, 그 배리어층(7)의 고밀도화 및 이상적인 화학 결합 상태를 얻기 위해 열 처리를 행하는 경우도 있다. 이러한 열 처리는 또한 원하지 않는 성분의 제거도 가능하게 한다. 이 경우에는, 배리어층(7)의 형성 온도 이상의 온도에서 열 처리하면 된다. 열 처리시의 분위기는, 불활성 분위기하, 산화성 분위기하 중 어느 하나이어도 된다. 특히, 고밀도화, 이상적인 화학 결합 상태를 얻기 위해서는, 불활성 분위기하에서 처리하면 된다. 또한，불요물의 저감화, 예를 들면 수소를 저감하기 위해서는 산화성 분위기(H₂O 분위기 등), 예를 들면 탄소를 저감하기 위해서는 O₂분위기하, O₃분위기하에서 처리하는 것이 보다 효과적이다. 또한，배리어층(7)으로서 질화물을 형성한 경우에는, 질소량 제어 및 질소 결손 보상을 위한 열 처리를 행하면 된다.After formation of the barrier layer 7, the heat treatment may be performed in order to increase the density of the barrier layer 7 and to obtain an ideal chemical bonding state. This heat treatment also allows the removal of unwanted components. In this case, what is necessary is just to heat-process at the temperature more than formation temperature of the barrier layer 7. The atmosphere at the time of heat processing may be either inert atmosphere or oxidative atmosphere. In particular, in order to achieve high density and an ideal chemical bonding state, the treatment may be performed under an inert atmosphere. In addition, it is more effective to treat an oxidizing atmosphere (such as H ₂ O atmosphere) in order to reduce unnecessary matters, for example, hydrogen, in an O ₂ atmosphere and an O ₃ atmosphere in order to reduce carbon. In the case where nitride is formed as the barrier layer 7, heat treatment for nitrogen amount control and nitrogen deficiency compensation may be performed.

다음으로，도 13에 도시한 바와 같이, 배리어층(7)의 상면 상에 예를 들면 금속 산화물(예를 들면 알루미나(Al₂O₃))에 의한 블록막(8)을 형성한다. 예를 들면, 알루미나에 의한 블록막(8)을 형성하는 경우에는, 감압 화학 기상 성장법에 의해 트리메틸알루미늄((CH₃)₃Al)과 산화제(예를 들면, O₂, O₃, H₂O)를 퍼니스(furnace)내에 교대로 도입하고, 600℃ 정도 이하에서 반응시키면 된다.Next, as shown in FIG. 13, a block film 8 made of, for example, a metal oxide (for example, alumina (Al ₂ O ₃ )) is formed on the upper surface of the barrier layer 7. For example, in the case of forming the block film 8 made of alumina, trimethylaluminum ((CH ₃ ) ₃ Al) and an oxidizing agent (e.g., O ₂ , O ₃ , H ₂ by a reduced pressure chemical vapor deposition method) are formed. O) may be introduced into the furnace alternately and reacted at about 600 ° C or lower.

이후, 블록막(8)을 구성하는 금속 산화층을 필요에 따라 어닐링함으로써 고밀도화, 막 내의 불요물(예를 들면, 탄소, 질소)을 제거하거나, 필요에 따라서 산화 처리를 행함으로써 산소 결손을 보상한다. 이들의 개질 처리는, 블록막(8)의 형성 온도 이상의 온도 조건에서 행함으로써 디바이스 특성을 개선할 수 있지만, 보다 고온의 고밀도화용의 소정 온도 혹은 결정화 온도 정도 이상에서 행하는 것이 바람직하다. 이들 온도는, 블록막(8)의 조성에 따라서 서로 다르며 예를 들면 알루미나의 경우 1000℃ 정도 이상, 하프니아(HfO₂)의 경우 800℃ 정도 이상으로 설정하면 된다. 그렇게 하면，블록막(8)을 고밀도화함으로써, 비유전율, 배리어 높이의 증가, 에칭제에 대한 가공 내성의 확보, 블록막(8)내 불순물을 꺼내기 어렵다고 하는 효과를 발휘한다. 또한，블록막(8)의 고밀도화는 후공정에서의 열 처리 및 분위기에 의한 손상을 받기 어렵게 하는 등의 효과를 블록막(8)에 제공한다.Thereafter, the metal oxide layer constituting the block film 8 is annealed as necessary to increase density, to remove unnecessary matter (for example, carbon and nitrogen) in the film, or to perform an oxidation treatment to compensate for the oxygen deficiency. . Although these modification | reformation processes can improve a device characteristic by performing on the temperature conditions more than the formation temperature of the block film 8, it is preferable to carry out more than predetermined temperature or crystallization temperature grade for higher temperature densification. These temperatures differ depending on the composition of the block film 8, and for example, the temperature may be set to about 1000 ° C. or more for alumina and about 800 ° C. or more for hafnia (HfO ₂ ). As a result, the density of the block film 8 is increased, thereby achieving the effect of increasing the dielectric constant, barrier height, securing processing resistance to the etching agent, and making it difficult to remove impurities in the block film 8. In addition, the densification of the block film 8 provides the block film 8 with an effect of making it difficult to be damaged by heat treatment and atmosphere in a later step.

이때, 가령 블록막(8)을 개질 처리하였다고 하여도 배리어층(7)이 블록막(8) 바로 아래를 덮도록 형성되어 있기 때문에，터널 절연막(5)의 특성 열화(버즈빅(bird's beak) 발생 등)가 원인으로 되는 산소 원자(O)가 소자 분리 절연막(4)을 통해서 터널 절연막(5), 실리콘 기판(2)의 액티브 영역 Sa에 도달할 우려가 적어진다. 이것에 의해，실효적인 채널 영역 혹은 터널 영역을 실용적으로 확보할 수 있어 충분한 터널 전류를 확보할 수 있고, 충분한 기입/소거 속도가 얻어져서, 전체적인 디바이스 특성을 향상시킬 수 있다.At this time, even if the block film 8 is modified, for example, the barrier layer 7 is formed so as to cover the block film 8 directly below, thereby deteriorating the characteristics of the tunnel insulating film 5 (bird's beak). The oxygen atom (O) caused by generation, etc., may reach the tunnel insulating film 5 and the active region Sa of the silicon substrate 2 through the element isolation insulating film 4. As a result, an effective channel area or tunnel area can be secured practically, sufficient tunnel current can be secured, sufficient write / erase speed can be obtained, and overall device characteristics can be improved.

다음으로，도 3에 도시한 바와 같이, 블록막(8)의 상면 상에 예를 들면 인 등의 불순물이 도핑된 실리콘층을 CVD법에 의해 퇴적해 폴리 게이트를 형성한다. 이 실리콘층은, 감압 화학 기상 성장법에 의해 500℃ 정도에서 실란(SiH₄)과 포스핀(PH₃)을 퍼니스 내에 도입하여 형성한다. 이 후, 도 4에 도시한 바와 같이, 제어 게이트 전극 CG, 블록막(8), 배리어층(7), 실리콘 질화막(6)을 이방성 에칭 처리에 의해 Y 방향으로 분리함으로써 복수의 게이트 전극 MG를 형성한다. 이 후, 게이트 전극 MG의 양쪽에서 실리콘 기판(2)의 표층에 소스/드레인 영역(2a)의 형성용의 불순물을 이온 주입한다. 이 후, 게이트 전극 MG 사이에 절연막을 형성하는 공정, 비트선 컨택트, 소스선 컨택트, 상층 배선(비트선 BL 등)의 배선 제조 공정 등이 행해지지만, 본 실시 형태의 특징에는 직접 관계되지 않기 때문에 그 설명을 생략한다.Next, as shown in FIG. 3, a silicon layer doped with impurities such as phosphorus, for example, on the upper surface of the block film 8 is deposited by CVD to form a poly gate. This silicon layer is formed by introducing silane (SiH ₄ ) and phosphine (PH ₃ ) into the furnace at about 500 ° C. by a reduced pressure chemical vapor deposition method. 4, the plurality of gate electrodes MG are separated by separating the control gate electrode CG, the block film 8, the barrier layer 7, and the silicon nitride film 6 in the Y direction by an anisotropic etching process. Form. Thereafter, impurities for forming the source / drain regions 2a are ion implanted into the surface layer of the silicon substrate 2 on both sides of the gate electrode MG. Thereafter, a step of forming an insulating film between the gate electrodes MG, a bit line contact, a source line contact, a wiring manufacturing step of an upper layer wiring (bit line BL, etc.) is performed, but is not directly related to the features of the present embodiment. The description is omitted.

본 실시 형태에 의하면, 홈(3) 내에 매립된 소자 분리 절연막(4) 각각이 산 화물을 함유하여 그 상부(4a)가 실리콘 기판(2)의 상면으로부터 위쪽에 돌출하여 구성되어 있다. 소자 분리 절연막(4)의 상부(4a) 사이의 액티브 영역 Sa 상에는 터널 절연막(5), 질화막(전하 트랩층)(6)이 순서대로 적층되어 있다. 또한，배리어층(7) 및 블록막(8)이, 소자 분리 절연막(4)의 상면 및 실리콘 질화막(6)의 상면 상에 걸쳐 형성되고, 또한 블록막(8)의 상면 상에 제어 게이트 전극 CG가 형성되어 있다. 배리어층(7)이 질화막을 함유하여 소자 분리 절연막(4)과 블록막(8) 사이에 개재해서 형성되어 있기 때문에，탄소나 산소 등의 불요물이 블록막(8)을 통과하는 위험과 실리콘 기판(2)이나 터널 절연막(5)에 부여하는 악영향을 줄일 수 있어 디바이스 특성을 향상시킬 수 있다.According to this embodiment, each of the element isolation insulating films 4 embedded in the grooves 3 contains an oxide, and the upper portion 4a protrudes upward from the upper surface of the silicon substrate 2. The tunnel insulating film 5 and the nitride film (charge trap layer) 6 are stacked in this order on the active region Sa between the upper portions 4a of the element isolation insulating film 4. Further, the barrier layer 7 and the block film 8 are formed over the upper surface of the element isolation insulating film 4 and the upper surface of the silicon nitride film 6, and on the upper surface of the block film 8, the control gate electrode. CG is formed. Since the barrier layer 7 contains a nitride film and is formed between the element isolation insulating film 4 and the block film 8, the risk that carbon, oxygen, or the like passes through the block film 8, and silicon The adverse effect to the board | substrate 2 and the tunnel insulating film 5 can be reduced, and a device characteristic can be improved.

실리콘 질화막(6)이 배리어층(7)을 구성하는 질화막보다도 화학 양론적으로 실리콘 리치로 구성되어 있기 때문에，실리콘 질화막(6)에 축적하는 전하량을 증가시킬 수 있다.Since the silicon nitride film 6 is made of silicon rich stoichiometrically than the nitride film constituting the barrier layer 7, the amount of charge accumulated in the silicon nitride film 6 can be increased.

배리어층(7)을 구성하는 질화막이 Si₃N₄의 조성비로 구성되어 있는 경우에는, 전자가 배리어층(7)을 통해서 인접하는 메모리 셀의 게이트 전극 MG 사이에서 이동하는 것을 방지할 수 있다.When the nitride film constituting the barrier layer 7 is composed of a composition ratio of Si ₃ N ₄ , electrons can be prevented from moving between the gate electrodes MG of adjacent memory cells through the barrier layer 7.

배리어층(7)을 원자층 성장법에 의해 형성하고 있기 때문에，막 두께 균일성을 향상시킬 수 있다. 이와 달리, 배리어층(7)이 래디컬 질화법에 의해 형성되는 경우, 배리어층(7)을 구성하는 질화막은 수소 원자를 함유하지 않는 조건에서 형성될 수 있기 때문에, 수소에 의한 악영향도 제거할 수 있다. 블록막(8)을 형성한 후에, 그 블록막(8)의 형성 온도 이상의 온도에서 또한 산화성 분위기에서 열 처리함으로써, 수소나 탄소 등의 불요물의 양을 줄일 수 있다Since the barrier layer 7 is formed by the atomic layer growth method, the film thickness uniformity can be improved. On the other hand, when the barrier layer 7 is formed by the radical nitridation method, since the nitride film constituting the barrier layer 7 can be formed under a condition that does not contain hydrogen atoms, adverse effects caused by hydrogen can also be eliminated. have. After the block film 8 is formed, the amount of unnecessary substances such as hydrogen and carbon can be reduced by heat treatment at a temperature higher than the formation temperature of the block film 8 and in an oxidizing atmosphere.

도 14는, 본 발명의 제2 실시 형태를 나타낸다. 이러한 제2 실시예는 전하 축적층 위에 직접 산화막이 형성되어 있다는 점에서 제1 실시예와 다르다. 제1 실시예와 동일 부분에 대해서는 동일 부호를 붙이고 그 설명을 생략한다. 이하에서는, 다른 부분에 대해서만 설명한다.14 shows a second embodiment of the present invention. This second embodiment differs from the first embodiment in that an oxide film is formed directly on the charge storage layer. The same parts as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted. In the following, only the other parts will be described.

본 실시 형태에서는，리크 전류 억제 작용을 용이하게 하기 위해서, 산화막(11)이 실리콘 질화막(6)의 상면 상에서 실리콘 질화막(6)과 배리어층(7) 사이에 개재하여 형성되어 있다. 이 산화막(11)은, 실리콘 질화막(6)의 상면 노출 처리 후이며 또한 배리어층(7)의 형성 전에 형성된다. 산화막(11)은, 예를 들면 실리콘 질화막(6)의 상면 상에 래디컬 산화물을 공급함으로써 형성된다. 또한, 산화막(11)은 화학 처리에 의해 생기는 화학 산화막을 적용하여도 되고, 실리콘 질화막(6)의 상면이 노출됨으로써 자연히 발생하는 자연 산화막을 적용하여도 된다.In this embodiment, in order to facilitate the leakage current suppressing action, an oxide film 11 is formed between the silicon nitride film 6 and the barrier layer 7 on the upper surface of the silicon nitride film 6. This oxide film 11 is formed after the top surface exposure treatment of the silicon nitride film 6 and before formation of the barrier layer 7. The oxide film 11 is formed by, for example, supplying a radical oxide on the upper surface of the silicon nitride film 6. The oxide film 11 may be a chemical oxide film produced by a chemical treatment, or a natural oxide film naturally generated by exposing the upper surface of the silicon nitride film 6.

이와 같은 산화막(11)이 형성되어 있음으로써 배리어층(7)을 구성하는 질화막과 실리콘 질화막(6) 사이에 전하 에너지 장벽으로 되는 막을 형성할 수 있다. 그렇게 하면，전자가 실리콘 질화막(6)으로부터 배리어층(7)을 통해 인접 메모리 셀로 이동(방출)되는 현상을 최소화할 수 있다. 이 작용은, 계면 근방 영역의 산소 농도가 10¹⁹[atoms/㎤] 정도 이상이면 효과적이란 사실이 발명자들에 의해 확인되었다.By forming such an oxide film 11, a film serving as a charge energy barrier can be formed between the nitride film constituting the barrier layer 7 and the silicon nitride film 6. By doing so, it is possible to minimize the phenomenon that electrons move from the silicon nitride film 6 to the adjacent memory cell through the barrier layer 7. The inventors have confirmed that this action is effective when the oxygen concentration in the region near the interface is about 10 ¹⁹ [atoms / cm 3] or more.

이러한 제2 실시예에 의하면, 산화막(11)이, 실리콘 질화막(6)과 배리어층(7) 사이에 형성되어 있기 때문에，전하 트랩층을 구성하는 실리콘 질화막(6)과 배리어층(7)을 구성하는 질화막과의 계면 부근에서 배리어 높이를 높게 할 수 있다. 이러한 구성을 통해，예를 들면 기입 전압 인가시 실리콘 질화막(6)에 포획된 전자의 인접 셀이나 제어 게이트 전극 CG에의 이동을 방지할 수 있다.According to this second embodiment, since the oxide film 11 is formed between the silicon nitride film 6 and the barrier layer 7, the silicon nitride film 6 and the barrier layer 7 constituting the charge trap layer are formed. The barrier height can be made high near the interface with the nitride film which comprises. Through this configuration, for example, movement of electrons trapped in the silicon nitride film 6 to the adjacent cell or control gate electrode CG can be prevented when the write voltage is applied.

도 15a∼도 17은, 본 발명의 제3 실시예를 나타내고 있다. 이러한 제3 실시예는 산화막이 소자 분리 절연막(4)과 배리어층(7) 사이에 형성되어 있다는 점에서 제1 및 제2 실시예와 다르다. 제1 실시예와 동일한 부분에는 동일 부호를 붙이고 그 설명을 생략한다. 이하에서는, 다른 부분에 대해서만 설명한다.15A to 17 show a third embodiment of the present invention. This third embodiment differs from the first and second embodiments in that an oxide film is formed between the element isolation insulating film 4 and the barrier layer 7. The same parts as those in the first embodiment are denoted by the same reference numerals and description thereof will be omitted. In the following, only the other parts will be described.

도 15a는, 도 3에 상당하는 개략적인 종단면도이고, 도 15b는, 도 4에 상당하는 개략적인 종단면도이다.FIG. 15A is a schematic longitudinal sectional view corresponding to FIG. 3, and FIG. 15B is a schematic longitudinal sectional view corresponding to FIG. 4.

이들 도 15a 및 도 15b에 도시한 바와 같이, 배리어층(7)의 바로 하부를 따라 실리콘 산화막(12)이 형성되어 있고, 실리콘 산화막(12)은, 배리어층(7)과 실리콘 질화막(6) 사이, 그리고 배리어층(7)과 소자 분리 절연막(4) 사이에 형성되어 있다. 따라서，실리콘 산화막(12)은 소자 분리 절연막(4)의 상면 및 실리콘 질화막(6)의 상면 상을 따라 연속적으로 형성되고 있어, 실리콘 산화막(12)의 상면은 소자 분리 절연막(4)의 위쪽 및 실리콘 질화막(6)의 위쪽에서 동일 평면에 형성되어 있다. 이 실리콘 산화막(12)은, 전하(전자)의 트랩이 예를 들면 실리콘 질화막보다도 적은 막이다. 또한, 실리콘 산화막(12) 대신에 실리콘 산질화막을 적용하여도 된다.15A and 15B, a silicon oxide film 12 is formed directly under the barrier layer 7, and the silicon oxide film 12 includes the barrier layer 7 and the silicon nitride film 6. And between the barrier layer 7 and the element isolation insulating film 4. Therefore, the silicon oxide film 12 is formed continuously along the upper surface of the element isolation insulating film 4 and the upper surface of the silicon nitride film 6, and the upper surface of the silicon oxide film 12 is formed above the element isolation insulating film 4 and It is formed in the same plane above the silicon nitride film 6. The silicon oxide film 12 is a film in which charges (electrons) are trapped less than, for example, silicon nitride films. In addition, a silicon oxynitride film may be applied instead of the silicon oxide film 12.

실리콘 산화막(12)이 실리콘 질화막(6)의 상면 및 소자 분리 절연막(4)의 상면 상에 연속적으로 형성되어 있으면，실리콘 질화막(6)에 축적된 전하가, 배리어층(7)을 경유하여 인접하는 메모리 셀 게이트 전극 MG에 누설되는 것을 방지할 수 있어, 실리콘 질화막(6)의 전하 트랩 특성을 양호하게 유지하고, 임계값 전압의 변동을 최소화할 수 있다.When the silicon oxide film 12 is continuously formed on the top surface of the silicon nitride film 6 and the top surface of the element isolation insulating film 4, the charge accumulated in the silicon nitride film 6 is adjacent via the barrier layer 7. The leakage to the memory cell gate electrode MG can be prevented, so that the charge trapping characteristics of the silicon nitride film 6 can be maintained satisfactorily and the variation of the threshold voltage can be minimized.

실리콘 산화막(12)은, 블록막(8)보다도 얇게 형성되고, 이를 통해 실리콘 산화막(12)의 성막시의 처리 시간을 짧게 할 수 있어 터널 절연막(5)에 대한 산화제의 영향을 줄일 수 있다.Since the silicon oxide film 12 is formed thinner than the block film 8, the processing time during the film formation of the silicon oxide film 12 can be shortened and the influence of the oxidant on the tunnel insulating film 5 can be reduced.

실리콘 산화막(12)의 상면 상에는 배리어층(7)이 형성되어 있으며, 그 배리어층(7)의 상면은 실리콘 질화막(6)의 위쪽, 소자 분리 절연막(4)의 위쪽에서 동일 평면에 형성되어 있다. 배리어층(7)은, 전술한 바와 같이 산소 원자(O) 등의 불요물의 통과를 방지한다. 따라서, 블록막(8)을 구성하는 산화물이 예로 들어 두껍게 형성되고 산화 분위기 속에서 고온 열처리되었다고 하여도, 실리콘 기판(2)의 액티브 영역 Sa, 터널 절연막(5) 등에 대한 산화제의 악영향을 최소화할 수 있다. 이것에 의해，실효적인 채널 영역 혹은 터널 영역을 실용적으로 확보할 수 있어 충분한 터널 전류를 확보할 수 있고, 충분한 기입/소거 속도가 얻어진다.The barrier layer 7 is formed on the upper surface of the silicon oxide film 12, and the upper surface of the barrier layer 7 is formed on the same plane above the silicon nitride film 6 and above the element isolation insulating film 4. . As described above, the barrier layer 7 prevents passage of undesired substances such as oxygen atoms (O). Therefore, even if the oxide constituting the block film 8 is formed thick, for example, and heated at a high temperature in an oxidizing atmosphere, adverse effects of the oxidizing agent on the active region Sa, the tunnel insulating film 5, etc. of the silicon substrate 2 can be minimized. Can be. As a result, an effective channel area or tunnel area can be secured practically, sufficient tunnel current can be secured, and sufficient write / erase speed is obtained.

상기 구조의 제조 방법에 대하여 도 16∼도 18을 참조하여 설명한다. 도 16은, 도 1l에 대응하여 나타내는 제조 공정의 설명도이다. 이 후, 도 17에 도시한 바와 같이, 실리콘 질화막(6)의 상면, 소자 분리 절연막(4)의 상면 상에 따라 실리콘 산화막(12)을 형성한다. 이 실리콘 산화막(12)은 감압 화학 기상 성장법(LP- CVD법)에 의해 성막 온도 550℃에서 형성한다. 성막시의 실리콘 소스로서, 트리스디메틸아미노실란(SiH(N(CH₃)₂)₃; TDMAS), 산화제로서 오존(O₃)을 이용한다. 특히, 실리콘 소스의 흡착과 산화를 반복하여 실리콘 산화막(12)을 성막한다. 실리콘 산화막(12)은 약 2[nm]의 소정 두께로 형성된다.The manufacturing method of the said structure is demonstrated with reference to FIGS. 16-18. FIG. 16 is an explanatory diagram of a manufacturing step shown corresponding to FIG. 1L. After that, as shown in FIG. 17, the silicon oxide film 12 is formed along the top surface of the silicon nitride film 6 and the top surface of the element isolation insulating film 4. The silicon oxide film 12 is formed at a film formation temperature of 550 ° C. by a reduced pressure chemical vapor deposition method (LP-CVD). As the silicon source during film formation, trisdimethylaminosilane (SiH (N (CH ₃ ) ₂ ) ₃ ; TDMAS) and ozone (O ₃ ) are used as the oxidizing agent. In particular, the silicon oxide film 12 is formed by repeating the adsorption and oxidation of the silicon source. The silicon oxide film 12 is formed to a predetermined thickness of about 2 [nm].

다음으로，도 18에 도시한 바와 같이, 실리콘 산화막(12)의 상면 상에 실리콘 질화막을 포함하는 배리어층(7)을 형성한다. 본 실시 형태에서는, 고주파를 이용해서 여기한 질소를 이용하고, 약 500℃ 이하에서 배리어층(7)으로서 실리콘 질화막을 형성하고 있다. 구체적으로, 질소원으로 질소(N₂) 가스, 여기용 가스로서 아르곤(Ar)을 이용하고, 압력 1[Torr] 정도 이하, 여기 파워 1[㎾] 정도 이상으로 설정한 조건에서 실리콘 질화막을 형성하고 있다.Next, as shown in FIG. 18, the barrier layer 7 containing a silicon nitride film is formed on the upper surface of the silicon oxide film 12. Next, as shown in FIG. In this embodiment, the silicon nitride film is formed as the barrier layer 7 at about 500 degrees C or less using nitrogen excited using the high frequency. Specifically, a silicon nitride film is formed under a condition that nitrogen (N ₂ ) gas is used as the nitrogen source and argon (Ar) is used as the excitation gas, and is set at about 1 [Torr] or less and about 1 [kW] or more of excitation power. have.

이와 같이 하여 배리어층(7)을 형성함으로써, 실리콘 산화막(12)은 1[㎚] 정도로까지 박막화한다. 배리어 높이가 높고 또한 전하 트랩이 적은 실리콘 산화막(12)을 배리어층(7)과 소자 분리 절연막(4) 사이에 형성함으로써, 배리어층(7)이 실리콘 질화막(6)과 접촉하는 일이 없어져, 실리콘 질화막(6)의 축적 전하가 배리어층(7)을 경유하여 인접 메모리 셀에 방출되는 것을 방지할 수 있다.By forming the barrier layer 7 in this manner, the silicon oxide film 12 is thinned to about 1 [nm]. By forming a silicon oxide film 12 having a high barrier height and low charge trap between the barrier layer 7 and the element isolation insulating film 4, the barrier layer 7 does not come into contact with the silicon nitride film 6, Accumulated charge of the silicon nitride film 6 can be prevented from being discharged to the adjacent memory cell via the barrier layer 7.

또한, 본 실시 형태에서는, 실리콘 소스로서 트리스디메틸아미노실란(TDMAS)을 이용하고 있지만, 그 밖에, 유기 금속 함유물(SiH₂[NH(C₄H₉)]₂, 비스터셔리부틸아미노실란(bis(tertiary-butyl-amino)silane;BTBAS), 할로겐화 실리콘(예를 들면, 헥사클로로디실란(Hexa chloro disilane;Si₂Cl₆)) 등을 이용하면，비교적 저온 조 건(600℃ 정도 이하)에서 실리콘 산화막(12)을 형성할 수 있다.In this embodiment, although the use of a tris dimethylamino silane (TDMAS) as the silicon source, In addition, inclusions _{_{(SiH 2 [NH (C 4}} H 9)] 2, a non-master-tertiary butyl amino silane organometallic ( When using bis (tertiary-butyl-amino) silane (BTBAS) or silicon halide (for example, Hexa chloro disilane (Si ₂ Cl ₆ )), etc., the comparative low temperature condition (about 600 ℃ or less) The silicon oxide film 12 can be formed in this manner.

또한，터널 절연막(5)의 끝에서 버즈빅이 형성될 우려가 생긴 경우에는, 산화력이 약한 조건 아래에서 실리콘 산화막(12)을 형성하면 된다. 특히, 막 두께의 민감한 제어성이 요구되는 경우에는, 원자층 성장법(ALD법)에 의해 형성하면 된다.In addition, when the possibility of the formation of buzz big at the end of the tunnel insulating film 5 occurs, the silicon oxide film 12 may be formed under a condition in which the oxidation power is weak. In particular, when sensitive controllability of the film thickness is required, it may be formed by the atomic layer growth method (ALD method).

또한，버즈빅이 생길 우려가 적은 경우에는, 예를 들면 감압 화학 기상 성장법(LP-CVD법)에 의해, 실란(SiH₄)이나 디클로로실란(SiH₂Cl₂:DCS), 산화질소(N₂O)를 이용하여 온도 600℃∼800℃ 정도의 소정 온도 조건 아래에서 실리콘 산화막(12)을 형성할 수 있다. 실리콘 산화막(12) 대신에 실리콘 산질화막을 형성하여도 된다.In addition, the buzz when the small concerns arise Vic, for example, by reduced pressure chemical vapor deposition (LP-CVD method), a silane (SiH ₄₎ and dichlorosilane _{_{(SiH 2 Cl 2: DCS)}} , nitrous oxide (N using ₂ O) can be formed in the silicon oxide film 12 under the prescribed temperature conditions of temperature about 600 ℃ ~800 ℃. Instead of the silicon oxide film 12, a silicon oxynitride film may be formed.

배리어층(7)으로서 실리콘 질화막을 형성할 때에는 감압 화학 기상 성장법을 이용하여 형성하여도 된다, 이 경우, 실리콘 소스로서 실란, 디클로로실란, 헥사클로로디실란 등의 규화물, 트리스디메틸아미노실란, 비스터셔리부틸아미노실란을 이용하면 된다. 또한，질화소스로서는, 암모니아 가스, 혹은 암모니아를 물리적으로 여기하여 이용할 수 있다. 이와 같은 소스를 조합함으로써, 450℃ 정도부터 800℃ 정도까지의 온도 범위 아래에서 실리콘 질화막의 형성이 가능하게 된다.When forming the silicon nitride film as the barrier layer 7, the silicon nitride film may be formed using a reduced pressure chemical vapor deposition method. In this case, silicides such as silane, dichlorosilane and hexachlorodisilane, trisdimethylaminosilane, You may use the butyl butylaminosilane. As the nitriding source, ammonia gas or ammonia can be physically excited and used. By combining such sources, the silicon nitride film can be formed under a temperature range of about 450 ° C to about 800 ° C.

이와 같은 조합 중에서는, 트리스디메틸아미노실란과 오존을 조합하여 ALD법에 의해 실리콘 산화막(12)을 형성하고，디클로로실란과 물리적으로 여기한 암모니아를 조합하여 ALD법에 의해 배리어층(7) 역할을 하는 실리콘 질화막을 형성한다. In such a combination, trisdimethylaminosilane and ozone are combined to form the silicon oxide film 12 by the ALD method, and dichlorosilane and the physically excited ammonia are combined to serve as the barrier layer 7 by the ALD method. A silicon nitride film is formed.

이들 적층막(12, 7, 8)은, 대기에 노출하지 않고 연속 형성하면 된다. 대기에 노출된 경우에는 표면에 흡착하는 물질(예를 들면, 탄소화합물, 황 화합물 등) 의 영향으로 계면 비청정화에 수반하는 디바이스 특성의 열화가 우려되고, 생산성이 떨어진다. 이 후의 공정에 대해서는, 전술한 실시 형태와 마찬가지이기 때문에, 그 설명을 생략한다.These laminated films 12, 7, and 8 may be formed continuously without exposing to the atmosphere. When exposed to the atmosphere, deterioration of device characteristics accompanying interfacial uncleaning is feared due to the influence of substances (for example, carbon compounds, sulfur compounds, etc.) adsorbed on the surface, resulting in poor productivity. Since the process after this is the same as that of embodiment mentioned above, the description is abbreviate | omitted.

제3 실시예에 의하면, 실리콘 산화막(12)이 실리콘 질화막(6)과 배리어층(7) 사이, 그리고 배리어층(7)과 소자 분리 절연막(4) 사이에 형성된다. 이러한 구성을 통해 인접하는 메모리 셀 게이트 전극 MG 사이의 전하 이동을 방지한다.According to the third embodiment, a silicon oxide film 12 is formed between the silicon nitride film 6 and the barrier layer 7 and between the barrier layer 7 and the element isolation insulating film 4. This configuration prevents charge transfer between adjacent memory cell gate electrodes MG.

또한，실리콘 산화막(12)을 블록막(8)보다도 얇게 형성하고 있기 때문에，그 실리콘 산화막(12)의 성막시의 터널 절연막(5), 액티브 영역 Sa에 대한 산화제의 영향을 최소화할 수 있다.In addition, since the silicon oxide film 12 is formed thinner than the block film 8, the influence of the oxidant on the tunnel insulating film 5 and the active region Sa at the time of forming the silicon oxide film 12 can be minimized.

본 발명은, 전술한 실시 형태에만 한정되는 것이 아니라, 다음과 같이 변형 또는 확장할 수 있다.This invention is not limited only to embodiment mentioned above, It can change or expand as follows.

본 발명의 특징들을 NAND 플래시 메모리(1)에 적용하였지만, 메모리 셀 트랜지스터가 비트선 방향 및 워드선 방향에 다수 병설되어 있는 구조를 구비하고 있으면, 다른 불휘발성 반도체 기억 장치에 적용하여도 된다.Although the features of the present invention have been applied to the NAND flash memory 1, if the memory cell transistor has a structure in which a plurality of memory cell transistors are provided in the bit line direction and the word line direction, they may be applied to other nonvolatile semiconductor memory devices.

배리어층(7)으로서 실리콘 질화막(Si₃N₄)을 적용하였지만, 다른 조성비의 실리콘 질화막, 실리콘 산질화막(SiON), 질화 알루미늄(AlN) 등의 단층막, 이들 적층막, 또한, 실리콘 산화막(SiO₂)과의 적층막 등, 다양한 질화막을 함유하는 막을 적용할 수도 있다.Although the silicon nitride film (Si ₃ N ₄ ) was applied as the barrier layer 7, single-layer films such as silicon nitride film, silicon oxynitride film (SiON), aluminum nitride (AlN), and the like, these laminated films, and silicon oxide films ( SiO ₂₎ and the like of the multilayer film, it is also possible to apply a film containing a variety of nitride.

배리어층(7)의 형성 방법은 원자층 성장법(ALD법), 래디컬 질화법에 한정되 지 않고, 통상의 감압 화학 기상 성장법을 이용하여도 된다. 또한，실리콘 산화막을 형성한 후에 래디컬 질화법에 의해 그 실리콘 산화막을 질화함으로써 실리콘 산 질화막을 형성하여도 된다.The method of forming the barrier layer 7 is not limited to the atomic layer growth method (ALD method) and the radical nitridation method, and a conventional reduced pressure chemical vapor deposition method may be used. After the silicon oxide film is formed, the silicon oxynitride film may be formed by nitriding the silicon oxide film by the radical nitriding method.

제어 게이트 CG, 워드선 WL은, 불순물을 첨가한 실리콘층을 적용하여도 되고, 그 실리콘층(폴리 게이트)의 상부가 텅스텐(W), 니켈(Ni), 코발트(Co) 등의 금속에 의해 실리사이드화된 실리사이드층을 구비한 구조를 적용하여도 되며, 질화탄탈(TaN), 텅스텐(W) 등의 금속층, 또는 이들 적층 구조에 의해 구성되어 있어도 된다.In the control gate CG and the word line WL, a silicon layer to which impurities are added may be applied, and the upper part of the silicon layer (poly gate) is made of metal such as tungsten (W), nickel (Ni), or cobalt (Co). The structure provided with the silicided silicide layer may be applied, and may be comprised by metal layers, such as tantalum nitride (TaN) and tungsten (W), or these laminated structures.

이상의 설명과 첨부된 도면들은 단지 본 발명의 원리를 예시하는 것에 지나지 않으며, 한정적인 의미로 해석되어서는 안된다. 당업자들이라면 다양한 변경 및 수정을 행할 수 있을 것이다. 이러한 변경 및 수정 모두는 다음의 청구범위에 의해 규정되는 본 발명의 범주내에 속한다.The foregoing description and the accompanying drawings are merely illustrative of the principles of the invention and should not be construed in a limiting sense. Those skilled in the art will be able to make various changes and modifications. All such changes and modifications fall within the scope of the invention as defined by the following claims.

도 1은 본 발명의 일 실시예의 전기 구성을 나타내는 도면.1 shows an electrical configuration of one embodiment of the present invention.

도 2는 메모리 셀 영역 내의 구조를 모식적으로 나타내는 평면도.2 is a plan view schematically showing a structure in a memory cell region;

도 3은 도 2의 III-III선을 따른 메모리 셀 영영의 개략적인 종단면도.FIG. 3 is a schematic longitudinal sectional view of memory cell domain along line III-III of FIG. 2;

도 4는 도 2의 IV-IV선을 따른 메모리 셀 영역의 개략적인 종단면도.4 is a schematic longitudinal cross-sectional view of the memory cell region along line IV-IV of FIG. 2;

도 5는 임계값 전압의 비교 차트.5 is a comparison chart of threshold voltages.

도 6 내지 도 13은 하나의 제조 단계에 대하여 도 3에 대응하여 각각 나타내는 종단면도.Figures 6 to 13 are longitudinal cross-sectional views respectively corresponding to Figure 3 for one manufacturing step.

도 14는 도 3에 대응하여 본 발명의 제2 실시예를 나타내는 도면.FIG. 14 shows a second embodiment of the present invention corresponding to FIG. 3; FIG.

도 15a는 도 3에 대응하여 본 발명의 제3 실시예를 나타내는 도면.FIG. 15A shows a third embodiment of the present invention corresponding to FIG. 3; FIG.

도 15b는 도 4에 대응하는 도면.15B is a view corresponding to FIG. 4.

도 16은 도 11에 대응하는 도면.16 corresponds to FIG. 11;

도 17 및 도 18은 도 16에 후속되는 제조 단계의 설명도.17 and 18 are explanatory views of the manufacturing steps following FIG. 16;

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1 : NAND 플래시 메모리 2 : p형 실리콘 기판1: NAND flash memory 2: p-type silicon substrate

3 : 소자 분리 홈 4 : 소자 분리 절연막3: device isolation groove 4: device isolation insulating film

5 : 터널 절연막 7 : 배리어층5 tunnel insulating film 7 barrier layer

8 : 블록막8: block film

Claims

A semiconductor substrate having a plurality of trenches formed on an upper surface thereof;

A plurality of device isolation insulating films embedded in each of the grooves, protruding upward from an upper surface of the semiconductor substrate, and containing an oxide;

A tunnel insulating film formed on the semiconductor substrate between the device isolation insulating films;

A charge accumulation layer comprising a first nitride film and formed on the tunnel insulating film;

A block film formed over an upper surface of the charge accumulation layer and an upper surface of the device isolation insulating layer to prevent charge transfer;

A gate electrode formed on the block film;

A barrier layer including a second nitride film formed between the device isolation insulating film and the block film

Semiconductor storage device comprising a.

The method of claim 1,

And the second nitride film is formed continuously over the upper surface of the charge storage layer and the upper surface of the element isolation insulating film.

The method of claim 2,

And an oxide film are formed between the charge storage layer and the barrier layer.

The method of claim 3,

And the oxide film is formed between the element isolation insulating film and the barrier layer.

The method of claim 4, wherein

And the oxide film is formed thinner than the block film.

The method of claim 1,

And the first nitride film and the second nitride film each include silicon nitride, and the first nitride film is silicon rich compared to the second nitride film.

The method of claim 1,

And the second nitride film comprises a silicon nitride film (Si ₃ N ₄ ).

The method of claim 1,

And said block film contains a metal oxide.

The method of claim 8,

And the block film comprises alumina.

Forming a tunnel insulating film on the semiconductor substrate;

Forming a charge accumulation layer including a first nitride film on the tunnel insulating film;

Forming a plurality of grooves on the charge accumulation layer, the tunnel insulating film, and the semiconductor substrate;

Forming a device isolation insulating film in each of the grooves;

Forming a barrier layer including a second nitride film over an upper surface of the charge accumulation layer and an upper surface of the device isolation insulating film;

Forming a block film on the barrier layer to prevent movement of charges accumulated in the charge storage layer;

Forming a gate electrode on the block layer

A manufacturing method of a semiconductor memory device comprising a.

The method of claim 10,

And the barrier layer is formed by atomic layer deposition.

The method of claim 10,

And the second nitride film is formed by radical nitridation.

The method of claim 10,

And the block film comprises a metal oxide film containing aluminum.

The method of claim 10,

And heat-treating the block film in an oxidative atmosphere at a temperature equal to or higher than the formation temperature of the block film.

The method of claim 10,

And forming an oxide film on the charge storage layer before forming the second nitride film.

The method of claim 15,

And the oxide film is not formed on the upper surface of the element isolation insulating film, but selectively formed on the upper surface of the charge storage layer.

The method of claim 15,

And the oxide film is formed not only between the block film and the device isolation insulating film but also on the upper surface of the device isolation insulating film.

The method of claim 17,

The oxide film is formed by an atomic layer growth method.

The method of claim 17,

And the oxide film is formed thinner than the block film.