KR20090105568A - Method of manufacturing semiconductor device - Google Patents

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Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to improve electric characteristic of a transistor by minimizing the variation of the height and the width of a channel region. CONSTITUTION: A first pillar(P1) is formed by anisotropically etching a semiconductor substrate(200). A second pillar(P2) comprised of an epi-silicon layer(220) with the larger width than the first pillar is formed on the first pillar. A pillar active pattern(P) including the first and second pillars is formed. The epi-silicon layer is grown by an SEG(Selective Epitaxial Growth) method.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 수직형 트랜지스터를 구비한 반도체 소자의 제조시 필라형 액티브 패턴의 쓰러짐 현상을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device capable of preventing a fall of a pillar-type active pattern during manufacturing of a semiconductor device having a vertical transistor.

반도체 소자의 집적도가 증가함에 따라, 평면적으로 각 단위 셀이 차지하는 면적이 감소하게 되었다. 이와 같은 단위 셀 면적의 감소에 대응하여, 트랜지스터, 비트 라인, 워드 라인, 캐패시터의 스토리지 노드 콘택을 위한 매몰 콘택을 한정된 면적 위에 형성하기 위한 다양한 방법이 연구되고 있다. 그 중 하나의 방법으로서 접합 영역을 활성 영역 내에 상하로 배치시켜서 반도체 기판 내에서 수직형 채널을 갖는 트랜지스터(이하, 수직형 트랜지스터)를 구비한 반도체 소자가 제안되었다. As the degree of integration of semiconductor devices increases, the area occupied by each unit cell decreases in plan. In response to such a reduction in the unit cell area, various methods for forming buried contacts for storage node contacts of transistors, bit lines, word lines, and capacitors over a limited area have been studied. As one of the methods, a semiconductor device having a transistor (hereinafter referred to as a vertical transistor) having a vertical channel in a semiconductor substrate by arranging a junction region up and down in an active region has been proposed.

이하에서는, 종래 기술에 따른 수직형 트랜지스터를 구비한 반도체 소자의 제조방법에 대해 간략하게 설명하도록 한다.Hereinafter, a manufacturing method of a semiconductor device having a vertical transistor according to the prior art will be briefly described.

반도체 기판 내에 불순물을 이온주입하여 그 표면으로부터 차례로 배치되는 소오스 영역 및 채널 영역을 형성한다. 상기 소오스 영역 및 채널 영역이 형성된 반도체 기판 상에 하드마스크막 패턴을 형성한 후, 상기 하드마스크막 패턴을 식각 마스크로 반도체 기판 부분을 비등방성 식각하여 제1 필라를 형성한다. 상기 제1 필라의 측벽에 스페이서막을 형성한 다음, 상기 스페이서막 및 하드마스크막 패턴을 식각 마스크로 반도체 기판 부분을 등방성 식각하여 제2 필라를 형성한다. 그 결과, 상기 제1 및 제2 필라를 포함하는 필라형 액티브 패턴을 형성한다.Impurities are implanted into the semiconductor substrate to form source and channel regions that are sequentially arranged from the surface thereof. After forming the hard mask layer pattern on the semiconductor substrate on which the source region and the channel region are formed, the first pillar is formed by anisotropically etching the semiconductor substrate portion using the hard mask layer pattern as an etching mask. A spacer layer is formed on the sidewalls of the first pillars, and then a second pillar is formed by isotropically etching a portion of the semiconductor substrate using the spacer layer and the hard mask layer pattern as an etch mask. As a result, a pillar-type active pattern including the first and second pillars is formed.

상기 필라형 액티브 패턴의 하단부, 즉, 상기 제2 필라의 측벽에 게이트를 형성하고, 그리고 나서, 상기 필라형 액티브 패턴 사이의 반도체 기판 부분 내에 매몰 비트 라인을 형성한다. 상기 매몰 비트 라인 및 그 아래의 반도체 기판 부분을 식각하여 소자분리용 트렌치를 형성한 후, 상기 소자분리용 트렌치를 매립하도록 소자분리용 절연막을 형성한다. A gate is formed at a lower end of the pillar-type active pattern, that is, at a sidewall of the second pillar, and then a buried bit line is formed in a portion of the semiconductor substrate between the pillar-type active patterns. The buried bit line and the portion of the semiconductor substrate below are etched to form a device isolation trench, and then an isolation layer for forming a device isolation is formed to fill the trench for device isolation.

상기 소자분리용 절연막 상에 상기 게이트와 콘택하는 워드 라인을 형성한 다음, 상기 워드 라인 상에 절연막을 형성한다. 이어서, 상기 하드마스크막 패턴을 식각하여 상기 소오스 영역을 노출시키는 콘택홀을 형성하고, 상기 콘택홀 내에 상기 소오스 영역과 콘택하는 콘택 플러그를 형성한다.A word line is formed on the device isolation insulating layer to contact the gate, and then an insulating layer is formed on the word line. Subsequently, the hard mask layer pattern is etched to form a contact hole exposing the source region, and a contact plug in contact with the source region is formed in the contact hole.

이후, 공지된 일련의 후속 공정들을 차례로 수행하여 수직형 트랜지스터를 구비한 반도체 소자의 제조를 완성한다.Subsequently, a series of known subsequent processes are sequentially performed to complete the manufacture of the semiconductor device with the vertical transistor.

그러나, 전술한 종래 기술의 경우에는, 상기 제2 필라를 형성하기 위한 등방성 식각 공정시 필라형 액티브 패턴 하단부의 폭이 좁아져, 후속 공정시 상기 필라형 액티브 패턴의 쓰러짐 현상이 유발된다. However, in the above-described prior art, the width of the lower end of the pillar-type active pattern during the isotropic etching process for forming the second pillar is narrowed, causing the pillar-shaped active pattern to fall over in the subsequent process.

도 1은 종래 기술의 문제점인 필라형 액티브 패턴의 쓰러짐 현상을 보여주는 반도체 소자의 사진이다. 1 is a photograph of a semiconductor device showing a fall phenomenon of a pillar-type active pattern, which is a problem of the prior art.

또한, 전술한 종래 기술의 경우에는 상기 등방성 식각 공정으로 인해 채널 영역의 높이와 폭의 변동이 크며, 이로 인해, 문턱 전압의 변동이 심화되어 트랜지스터의 전기적 특성이 저하된다. In addition, in the above-described prior art, the fluctuations in the height and width of the channel region are large due to the isotropic etching process. As a result, the fluctuation of the threshold voltage is intensified, thereby lowering the electrical characteristics of the transistor.

본 발명은 수직형 트랜지스터를 구비한 반도체 소자의 제조시, 필라형 액티브 패턴의 쓰러짐 현상을 방지할 수 있는 반도체 소자의 제조방법을 제공한다.The present invention provides a method of manufacturing a semiconductor device that can prevent the fall of the pillar-type active pattern in the manufacture of a semiconductor device having a vertical transistor.

또한, 본 발명은 트랜지스터의 전기적 특성을 개선할 수 있는 반도체 소자의 제조방법을 제공한다.In addition, the present invention provides a method for manufacturing a semiconductor device that can improve the electrical characteristics of the transistor.

본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 부분을 비등방성 식각하여 제1 필라를 형성하는 단계; 및 상기 제1 필라 상에 상기 제1 필라보다 큰 폭을 갖는 에피 실리콘층으로 이루어진 제2 필라를 형성하여, 상기 제1 및 제2 필라를 포함하는 필라형 액티브 패턴을 형성하는 단계;를 포함한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes: anisotropically etching a portion of a semiconductor substrate to form a first pillar; And forming a second pillar formed of an epitaxial silicon layer having a width greater than that of the first pillar on the first pillar to form a pillar-shaped active pattern including the first and second pillars. .

상기 에피 실리콘층은 SEG(Selective Epitaxial Growth) 방식으로 성장시킨다.The epitaxial silicon layer is grown by a selective epitaxial growth (SEG) method.

또한, 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 부분을 비등방성 식각하여 제1 필라를 형성하는 단계; 상기 제1 필라의 측벽에 게이트를 형성하는 단계; 상기 제1 필라 사이의 반도체 기판 내에 비트 라인을 형성하는 단계; 상기 비트 라인 및 그 아래의 반도체 기판 부분에 소자분리용 절연막을 형성하는 단계; 상기 소자분리용 절연막 상에 워드 라인을 형성하는 단계; 및 상기 제1 필라 상에 상기 제1 필라보다 큰 폭을 갖는 에피 실리콘층으로 이루어진 제2 필라를 형성하여, 상기 제1 및 제2 필라를 포함하는 필라형 액티브 패턴을 형성하는 단계;를 포함한다.In addition, a method of manufacturing a semiconductor device according to an embodiment of the present invention, anisotropically etching the semiconductor substrate portion to form a first pillar; Forming a gate on a sidewall of the first pillar; Forming a bit line in the semiconductor substrate between the first pillars; Forming an insulating layer for device isolation on the bit line and a portion of the semiconductor substrate below the bit line; Forming a word line on the isolation layer; And forming a second pillar formed of an epitaxial silicon layer having a width greater than that of the first pillar on the first pillar to form a pillar-shaped active pattern including the first and second pillars. .

상기 소자분리용 절연막을 형성하는 단계는, 상기 비트 라인 및 그 아래의 반도체 기판 부분을 식각하여 트렌치를 형성하는 단계; 및 상기 트렌치 내에 소자분리용 절연막을 형성하는 단계;를 포함한다.The forming of the isolation layer may include forming a trench by etching the bit line and a portion of the semiconductor substrate under the bit line; And forming an insulating film for device isolation in the trench.

상기 워드 라인을 형성하는 단계 후, 그리고, 상기 필라형 액티브 패턴을 형성하는 단계 전, 상기 워드 라인 및 게이트 상에 제1 베리어막을 형성하는 단계; 및 상기 제1 베리어막 상에 제2 필라 형성 영역을 노출시키는 제2 베리어막을 형성하는 단계;를 더 포함한다.Forming a first barrier layer on the word line and the gate after forming the word line and before forming the pillar-type active pattern; And forming a second barrier film exposing a second pillar formation region on the first barrier film.

상기 제1 및 제2 베리어막은 질화막으로 형성한다.The first and second barrier films are formed of a nitride film.

상기 에피 실리콘층은 SEG 방식으로 성장시킨다.The epi silicon layer is grown in an SEG manner.

상기 에피 실리콘층은 100∼2000Å의 높이를 갖도록 성장시킨다.The epi silicon layer is grown to have a height of 100 to 2000 GPa.

상기 에피 실리콘층은 100∼2000Å의 폭을 갖도록 성장시킨다.The epi silicon layer is grown to have a width of 100 to 2000 kHz.

상기 필라형 액티브 패턴을 형성하는 단계 후, 상기 제2 필라 상에 콘택 플러그를 형성하는 단계;를 더 포함한다.And forming a contact plug on the second pillar after the forming of the pillar-type active pattern.

본 발명은 반도체 기판 부분을 비등방성 식각하여 제1 필라를 형성한 후에, 상기 제1 필라 상에 SEG(Selective Epitaxial Growth) 방식을 통해 에피 실리콘층 을 성장시켜 제2 필라를 형성함으로써, 상기 제1 및 제2 필라를 포함하는 필라형 액티브 패턴을 형성할 수 있다.According to an embodiment of the present invention, after anisotropically etching a portion of a semiconductor substrate to form a first pillar, an epitaxial silicon layer is grown on the first pillar through a selective epitaxial growth (SEG) method to form a second pillar, thereby forming the first pillar. And a pillar type active pattern including a second pillar.

따라서, 본 발명은 상기 필라형 액티브 패턴의 형성시 등방성 식각 공정을 수행할 필요가 없으므로, 상기 등방성 식각 공정시 유발되는 필라형 액티브 패턴의 쓰러짐 현상을 방지할 수 있다.Therefore, the present invention does not need to perform an isotropic etching process when forming the pillar-type active pattern, thereby preventing the pillar-type active pattern from falling down caused by the isotropic etching process.

또한, 본 발명은 상기 필라형 액티브 패턴을 형성하기 위해 등방성 식각 공정 없이 비등방성 식각 공정만을 수행하므로, 채널 영역의 높이와 폭의 변동을 최소화할 수 있으며, 이를 통해, 문턱 전압 특성을 개선하여 트랜지스터의 전기적 특성을 향상시킬 수 있다.In addition, the present invention performs only the anisotropic etching process without the isotropic etching process to form the pillar-type active pattern, it is possible to minimize the variation in the height and width of the channel region, thereby improving the threshold voltage characteristics of the transistor It can improve the electrical characteristics.

게다가, 본 발명은 게이트, 비트 라인 및 워드 라인을 형성한 후에 상기 제2 필라를 형성함으로써, 상기 게이트, 비트 라인 및 워드 라인의 형성 공정시 유발되는 필라형 액티브 패턴의 쓰러짐 현상을 효과적으로 방지할 수 있다.In addition, according to the present invention, the second pillar is formed after the gate, the bit line, and the word line are formed, thereby effectively preventing the pillar-shaped active pattern from falling down during the gate, bit line, and word line forming process. have.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 2a 내지 도 2l은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.2A through 2L are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(200)에 대해 채널 이온주입 공정을 수행하여 상기 반도체 기판(200)의 표면 내에 채널 영역(202)을 형성한다. 상기 채널 영역(202)이 형성된 반도체 기판(200) 상에 제1 마스크 패턴(204)을 형성한다. Referring to FIG. 2A, a channel ion implantation process is performed on the semiconductor substrate 200 to form a channel region 202 on the surface of the semiconductor substrate 200. The first mask pattern 204 is formed on the semiconductor substrate 200 on which the channel region 202 is formed.

도 2b를 참조하면, 상기 제1 마스크 패턴(204)을 식각 마스크로 이용하여, 반도체 기판(200) 부분을 식각해서 제1 필라(P1)를 형성한다. 이때, 상기 제1 필라(P1)는, 예컨대, 건식 방식으로 진행하는 비등방성 식각 공정을 통해 형성한다.Referring to FIG. 2B, a portion of the semiconductor substrate 200 is etched using the first mask pattern 204 as an etch mask to form a first pillar P1. In this case, the first pillar P1 may be formed through, for example, an anisotropic etching process performed in a dry manner.

그러므로, 본 발명은 채널 영역(202)의 높이와 폭의 변동을 최소화할 수 있으며, 따라서, 문턱 전압 특성을 개선하여 트랜지스터의 전기적 특성을 향상시킬 수 있다.Therefore, the present invention can minimize variations in the height and width of the channel region 202, and thus can improve the electrical characteristics of the transistor by improving the threshold voltage characteristic.

도 2c를 참조하면, 상기 제1 마스크 패턴을 제거한 후, 상기 제1 필라(P1)의 표면을 포함한 반도체 기판(200) 상에 게이트 절연막(206)을 형성한다. 이어서, 상기 게이트 절연막(206) 상에 게이트 도전막(208), 예컨대, 폴리실리콘막을 형성한 다음, 상기 게이트 도전막(208)을 상기 게이트 절연막(206)이 노출될 때까지 CMP(Chemical Mechanical Polishing)한다.Referring to FIG. 2C, after removing the first mask pattern, a gate insulating layer 206 is formed on the semiconductor substrate 200 including the surface of the first pillar P1. Subsequently, a gate conductive layer 208, for example, a polysilicon layer is formed on the gate insulating layer 206, and then the gate conductive layer 208 is subjected to CMP (Chemical Mechanical Polishing) until the gate insulating layer 206 is exposed. )do.

도 2d를 참조하면, 상기 노출된 게이트 절연막(206) 및 CMP된 게이트 도전막(208) 상에 제2 마스크 패턴(210)을 형성한다. 계속해서, 상기 제2 마스크 패턴(210)을 식각 마스크로 이용해서, 게이트 도전막(208) 및 게이트 절연막(206)을 반도체 기판(200) 부분이 노출될 때까지 식각하여 게이트(G)를 형성한다. Referring to FIG. 2D, a second mask pattern 210 is formed on the exposed gate insulating layer 206 and the CMP gate conductive layer 208. Subsequently, using the second mask pattern 210 as an etching mask, the gate conductive layer 208 and the gate insulating layer 206 are etched until the portion of the semiconductor substrate 200 is exposed to form the gate G. do.

여기서, 상기 게이트 도전막(208) 및 게이트 절연막(206)의 식각은, 바람직하게, 비등방성 식각 공정으로 수행하며, 상기 게이트(G)는. 예컨대, 상기 제1 필라(P1)의 측벽을 감싸는 환형으로 형성한다. Here, the etching of the gate conductive layer 208 and the gate insulating layer 206 is preferably performed by an anisotropic etching process, wherein the gate G is. For example, it is formed in an annular shape surrounding the side wall of the first pillar (P1).

도 2e를 참조하면, 상기 게이트(G)를 포함하는 제1 필라(P1) 사이의 반도체 기판(200) 부분 내에 제1 방향을 따라 비트 라인(BL)을 형성한다. 상기 비트 라 인(BL)은, 예컨대, 상기 반도체 기판(200) 부분 내에 매립되는 매립형으로 형성하며, 바람직하게, 이온주입 공정을 통해 형성한다.Referring to FIG. 2E, a bit line BL is formed in a portion of the semiconductor substrate 200 between the first pillars P1 including the gate G in a first direction. The bit line BL is formed, for example, in a buried type embedded in the semiconductor substrate 200, and is preferably formed through an ion implantation process.

도 2f를 참조하면, 상기 제2 마스크 패턴을 제거한 후, 상기 비트 라인(BL) 및 그 아래의 반도체 기판(200) 부분을 식각하여 소자분리용 트렌치(T)를 형성한다. 상기 소자분리용 트렌치(T)는, 바람직하게, 상기 비트 라인(BL)의 중앙 부분에 형성한다. 이어서, 상기 소자분리용 트렌치(T)를 매립하도록 소자분리용 절연막(212)을 형성한다.Referring to FIG. 2F, after removing the second mask pattern, the bit line BL and a portion of the semiconductor substrate 200 below are etched to form an isolation trench T. The device isolation trench T is preferably formed in a central portion of the bit line BL. Subsequently, an isolation layer 212 is formed to fill the isolation trench T.

도 2g를 참조하면, 상기 소자분리용 절연막(212)을 포함한 게이트 절연막(206) 상에 도전막을 증착한 다음, 상기 도전막을 상기 게이트 절연막(206)이 노출될 때까지 식각하여 상기 소자분리용 절연막(212) 상에 상기 게이트(G)와 콘택하는 워드 라인(WL)을 형성한다. 상기 워드 라인(WL)은 상기 비트 라인(BL)의 제1 방향과 수직하는 제2 방향을 따라 형성함이 바람직하다.Referring to FIG. 2G, a conductive film is deposited on the gate insulating film 206 including the device isolation insulating film 212, and then the conductive film is etched until the gate insulating film 206 is exposed. A word line WL is formed on the second surface 212 in contact with the gate G. The word line WL may be formed along a second direction perpendicular to the first direction of the bit line BL.

도 2h를 참조하면, 상기 워드 라인(WL) 및 노출된 게이트 절연막(206) 상에 제1 베리어막(214)을 형성한다. 상기 제1 베리어막(214)은, 예컨대, 질화막으로 형성한다. 그리고 나서, 상기 제1 베리어막(214) 상에 상기 제1 필라(P) 상부의 제1 베리어막(214) 부분을 노출시키는 제3 마스크 패턴(216)을 형성한다. Referring to FIG. 2H, a first barrier layer 214 is formed on the word line WL and the exposed gate insulating layer 206. The first barrier film 214 is formed of, for example, a nitride film. Next, a third mask pattern 216 is formed on the first barrier layer 214 to expose a portion of the first barrier layer 214 on the first pillar P.

도 2i를 참조하면, 상기 제3 마스크 패턴을 식각 마스크로 이용해서, 제1 베리어막(214) 및 그 아래의 게이트 절연막(206) 부분을 식각하여 반도체 기판(200)의 채널 영역(202) 부분을 노출시킨다. 그런 다음, 상기 제3 마스크 패턴을 제거한다.Referring to FIG. 2I, a portion of the channel region 202 of the semiconductor substrate 200 is etched by etching the first barrier layer 214 and the portion of the gate insulating layer 206 below using the third mask pattern as an etching mask. Expose Then, the third mask pattern is removed.

도 2j를 참조하면, 상기 식각된 후에 잔류된 제1 베리어막(214) 상에 제2 베리어막(218)을 형성한다. 상기 제2 베리어막(218)은 상기 제1 필라(P1) 상에 후속으로 형성되는 제2 필라 형성 영역을 노출시키도록 형성하며, 예컨대, 질화막으로 형성한다. 여기서, 상기 제2 필라 형성 영역은 상기 제1 필라(P1)의 상부 및 그 주변을 포함한다.Referring to FIG. 2J, a second barrier layer 218 is formed on the first barrier layer 214 remaining after the etching. The second barrier layer 218 is formed to expose a second pillar formation region subsequently formed on the first pillar P1, and is formed of, for example, a nitride layer. Here, the second pillar forming region includes an upper portion and the periphery of the first pillar P1.

도 2k를 참조하면, 상기 제2 베리어막(218)에 의해 노출된 제2 필라 형성 영역에 상기 제1 필라(P1)보다 큰 폭을 갖는 에피 실리콘층(220)을 형성한다. 상기 에피 실리콘층(220)은, 예컨대, SEG 방식을 통해 성장시킨다. 여기서, 상기 에피 실리콘층(220)은 비도핑된 실리콘층을 성장시킨 후에 불순물 이온주입 과정을 수행하는 방식, 또는, 상기 SEG 방식과 인-시튜(In-Situ)로 불순물 이온주입을 수행하여 도핑된 실리콘층으로 성장시키는 방식으로 형성한다.Referring to FIG. 2K, an epitaxial silicon layer 220 having a width greater than that of the first pillar P1 is formed in the second pillar formation region exposed by the second barrier layer 218. The epi silicon layer 220 is grown through, for example, an SEG method. Here, the epi silicon layer 220 is a method of performing an impurity ion implantation process after growing the undoped silicon layer, or doping by performing impurity ion implantation in the SEG method and In-Situ It is formed by growing into a silicon layer.

계속해서, 상기 에피 실리콘층(220)을 상기 제2 베리어막(218)이 노출될 때까지 CMP하여 상기 제1 필라(P1) 상에 상기 제1 필라(P1)보다 큰 폭, 바람직하게, 100∼2000Å의 폭 및 100∼2000Å의 높이를 갖는 에피 실리콘층(220)으로 이루어진 제2 필라(P2)를 형성하여, 상기 제1 및 제2 필라(P1, P2)를 포함하는 필라형 액티브 패턴(P)을 형성한다.Subsequently, the epitaxial silicon layer 220 is CMP until the second barrier layer 218 is exposed, so that the width of the epi silicon layer 220 is greater than the first pillar P1 on the first pillar P1, preferably, 100. A pillar-shaped active pattern including the first pillars and the second pillars P1 and P2 is formed by forming a second pillar P2 formed of an epitaxial silicon layer 220 having a width of ˜2000 μs and a height of 100 to 2000 μs. Form P).

여기서, 본 발명은 상기 제1 및 제2 필라(P1, P2)를 포함하는 필라형 액티브 패턴(P)의 형성시, 비등방성 식각 공정과 SEG 공정을 수행할 뿐, 종래 기술에서처럼 등방성 식각 공정을 수행할 필요가 없으므로, 상기 등방성 식각 공정시 유발되는 필라형 액티브 패턴(P)의 쓰러짐 현상을 방지할 수 있다.Herein, in the formation of the pillar-type active pattern P including the first and second pillars P1 and P2, the present invention only performs anisotropic etching process and SEG process, and performs the isotropic etching process as in the related art. Since it is not necessary to perform this, it is possible to prevent the fall of the pillar-type active pattern P caused during the isotropic etching process.

또한, 본 발명은 게이트(G), 비트 라인(BL) 및 워드 라인(WL)까지 형성한 후에 에피 실리콘층(220)을 성장시켜 제2 필라(P2)를 형성함으로써, 상기 게이트(G), 비트 라인(BL) 및 워드 라인(WL)을 형성하는 과정 중에 발생되는 필라형 액티브 패턴(P)의 쓰러짐 현상을 효과적으로 방지할 수 있다.In addition, according to the present invention, after forming the gate G, the bit line BL, and the word line WL, the epi silicon layer 220 is grown to form the second pillar P2, thereby forming the gate G, The fall of the pillar-shaped active pattern P generated during the formation of the bit line BL and the word line WL may be effectively prevented.

도 2l을 참조하면, 상기 제2 베리어막 및 그 아래의 제1 베리어막(214) 부분을 제거한 후, 상기 필라형 액티브 패턴(P)을 덮도록 절연막(222)을 형성한다. 상기 절연막(222)을 식각하여 상기 필라형 액티브 패턴(P)의 제2 필라(P2)를 노출시키는 콘택홀을 형성하고, 상기 콘택홀 내에 도전막, 예컨대, 폴리실리콘막을 매립하여 상기 노출된 제2 필라(P2) 상에 콘택 플러그(224)를 형성한다.Referring to FIG. 2L, an insulating layer 222 is formed to cover the pillar-type active pattern P after removing the portion of the second barrier layer and the first barrier layer 214 below. The insulating layer 222 is etched to form a contact hole exposing the second pillar P2 of the pillar-type active pattern P, and a conductive layer, for example, a polysilicon layer is embedded in the contact hole to expose the exposed agent. The contact plug 224 is formed on the two pillars P2.

이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.Subsequently, although not shown, a series of subsequent known processes are sequentially performed to complete the manufacture of the semiconductor device according to the embodiment of the present invention.

전술한 바와 같이, 본 발명은 비등방성 식각 공정을 통해 제1 필라를 형성한 후에, 게이트, 비트 라인 및 워드 라인 등을 형성하는 후속 공정을 진행한 다음에, 상기 제1 필라 상에 에피 실리콘층을 성장시켜 제2 필라를 형성하여, 상기 제1 및 제2 필라를 포함하는 필라형 액티브 패턴을 형성한다.As described above, in the present invention, after forming the first pillar through an anisotropic etching process, a subsequent process of forming a gate, a bit line, a word line, and the like is performed, followed by an epitaxial silicon layer on the first pillar. To form a second pillar to form a pillar-type active pattern including the first and second pillars.

따라서, 본 발명은 상기 필라형 액티브 패턴의 형성시 등방성 식각 공정을 수행할 필요가 없으므로, 상기 등방성 식각 공정시 유발되는 필라형 액티브 패턴의 쓰러짐 현상을 방지할 수 있을 뿐 아니라, 상기 게이트, 비트 라인 및 워드 라인의 형성하는 후속 공정시 유발되는 필라형 액티브 패턴의 쓰러짐 현상을 효과적으로 방지할 수 있다.Therefore, the present invention does not need to perform an isotropic etching process when forming the pillar-type active pattern, and thus it is possible to prevent the fall of the pillar-type active pattern caused during the isotropic etching process, as well as the gate and bit lines. And a fall of the pillar-shaped active pattern caused in a subsequent process of forming a word line, can be effectively prevented.

또한, 본 발명은 상기 필라형 액티브 패턴을 형성하기 위해 등방성 식각 공정 없이 비등방성 식각 공정만을 수행하므로, 채널 영역의 높이와 폭의 변동을 최소화할 수 있으며, 이를 통해, 문턱 전압 특성을 개선하여 트랜지스터의 전기적 특성을 향상시킬 수 있다.In addition, the present invention performs only the anisotropic etching process without the isotropic etching process to form the pillar-type active pattern, it is possible to minimize the variation in the height and width of the channel region, thereby improving the threshold voltage characteristics of the transistor It can improve the electrical characteristics.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1은 종래 기술의 문제점인 필라형 액티브 패턴의 쓰러짐 현상을 보여주는 반도체 소자의 사진. 1 is a photograph of a semiconductor device showing a collapse phenomenon of a pillar-type active pattern, which is a problem of the prior art.

도 2a 내지 도 2l은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.2A to 2L are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

200 : 반도체 기판 202 : 채널 영역200: semiconductor substrate 202: channel region

204 : 제1 마스크 패턴 P1 : 제1 필라204: First mask pattern P1: First pillar

206 : 게이트 절연막 208 : 게이트 도전막206: gate insulating film 208: gate conductive film

210 : 제2 마스크 패턴 G: 게이트210: second mask pattern G: gate

BL : 비트 라인 T : 소자분리용 트렌치BL: Bit line T: Trench for device isolation

212 : 소자분리용 절연막 WL : 워드 라인212: insulating film for device isolation WL: word line

214 : 제1 베리어막 216 : 제3 마스크 패턴214: first barrier film 216: third mask pattern

218 : 제2 베리어막 220 : 에피 실리콘층218: second barrier film 220: epi silicon layer

P2 : 제2 필라 P : 필라형 액티브 패턴P2: Second pillar P: Pillar active pattern

222 : 절연막 224 : 콘택 플러그222: insulating film 224: contact plug

Claims (10)

반도체 기판 부분을 비등방성 식각하여 제1 필라를 형성하는 단계; 및 Anisotropically etching the semiconductor substrate portion to form a first pillar; And 상기 제1 필라 상에 상기 제1 필라보다 큰 폭을 갖는 에피 실리콘층으로 이루어진 제2 필라를 형성하여, 상기 제1 및 제2 필라를 포함하는 필라형 액티브 패턴을 형성하는 단계;Forming a second pillar formed of an epitaxial silicon layer having a width greater than that of the first pillar on the first pillar to form a pillar type active pattern including the first and second pillars; 를 포함하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 에피 실리콘층은 SEG(Selective Epitaxial Growth) 방식으로 성장시키는 것을 특징으로 하는 반도체 소자의 제조방법. The epi silicon layer is grown in a selective epitaxial growth (SEG) method. 반도체 기판 부분을 비등방성 식각하여 제1 필라를 형성하는 단계; Anisotropically etching the semiconductor substrate portion to form a first pillar; 상기 제1 필라의 측벽에 게이트를 형성하는 단계; Forming a gate on a sidewall of the first pillar; 상기 제1 필라 사이의 반도체 기판 내에 비트 라인을 형성하는 단계; Forming a bit line in the semiconductor substrate between the first pillars; 상기 비트 라인 및 그 아래의 반도체 기판 부분에 소자분리용 절연막을 형성하는 단계; Forming an insulating layer for device isolation on the bit line and a portion of the semiconductor substrate below the bit line; 상기 소자분리용 절연막 상에 워드 라인을 형성하는 단계; 및 Forming a word line on the isolation layer; And 상기 제1 필라 상에 상기 제1 필라보다 큰 폭을 갖는 에피 실리콘층으로 이루어진 제2 필라를 형성하여, 상기 제1 및 제2 필라를 포함하는 필라형 액티브 패 턴을 형성하는 단계; Forming a pillar-type active pattern including the first pillar and the second pillar by forming a second pillar formed of an epitaxial silicon layer having a width greater than that of the first pillar on the first pillar; 를 포함하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 3 항에 있어서,The method of claim 3, wherein 상기 소자분리용 절연막을 형성하는 단계는, Forming the insulating film for device isolation, 상기 비트 라인 및 그 아래의 반도체 기판 부분을 식각하여 트렌치를 형성하는 단계; 및 Etching the bit line and the portion of the semiconductor substrate below to form a trench; And 상기 트렌치 내에 소자분리용 절연막을 형성하는 단계;Forming an insulating film for device isolation in the trench; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 3 항에 있어서,The method of claim 3, wherein 상기 워드 라인을 형성하는 단계 후, 그리고, 상기 필라형 액티브 패턴을 형성하는 단계 전, After forming the word line, and before forming the pillar-type active pattern, 상기 워드 라인 및 게이트 상에 제1 베리어막을 형성하는 단계; 및 Forming a first barrier film on the word line and the gate; And 상기 제1 베리어막 상에 제2 필라 형성 영역을 노출시키는 제2 베리어막을 형성하는 단계;Forming a second barrier film exposing a second pillar formation region on the first barrier film; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device further comprising. 제 5 항에 있어서,The method of claim 5, wherein 상기 제1 및 제2 베리어막은 질화막으로 형성하는 것을 특징으로 하는 반도 체 소자의 제조방법.And the first and second barrier films are formed of a nitride film. 제 3 항에 있어서,The method of claim 3, wherein 상기 에피 실리콘층은 SEG 방식으로 성장시키는 것을 특징으로 하는 반도체 소자의 제조방법.The epi silicon layer is a semiconductor device manufacturing method, characterized in that the growth by SEG method. 제 3 항에 있어서,The method of claim 3, wherein 상기 에피 실리콘층은 100∼2000Å의 높이를 갖도록 성장시키는 것을 특징으로 하는 반도체 소자의 제조방법.The epi silicon layer is grown to have a height of 100 to 2000 GPa. 제 3 항에 있어서,The method of claim 3, wherein 상기 에피 실리콘층은 100∼2000Å의 폭을 갖도록 성장시키는 것을 특징으로 하는 반도체 소자의 제조방법.The epi silicon layer is grown to have a width of 100 to 2000 kHz. 제 3 항에 있어서,The method of claim 3, wherein 상기 필라형 액티브 패턴을 형성하는 단계 후,After forming the pillar type active pattern, 상기 제2 필라 상에 콘택 플러그를 형성하는 단계;Forming a contact plug on the second pillar; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device further comprising.
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