KR20090102234A - Printed circuit board and manufacturing method thereof - Google Patents

Printed circuit board and manufacturing method thereof

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KR20090102234A
KR20090102234A KR1020080027541A KR20080027541A KR20090102234A KR 20090102234 A KR20090102234 A KR 20090102234A KR 1020080027541 A KR1020080027541 A KR 1020080027541A KR 20080027541 A KR20080027541 A KR 20080027541A KR 20090102234 A KR20090102234 A KR 20090102234A
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Abstract

PURPOSE: A printed circuit board and a manufacturing method thereof are provided to remove an interlayer separation problem between an insulating layer and a copper conductor layer when mounting a semiconductor chip at high temperature, thereby improving reliability of the printed circuit board. CONSTITUTION: A manufacturing method of a printed circuit board comprises the following steps. An insulating layer(20) is provided. In one surface of the insulating layer, an organic film(30) is coated. The first circuit pattern(60) is covalent-bonded with the organic film in one surface of a coated insulating layer. The second circuit pattern(10) is formed in another surface of the insulating layer. A step for forming the first circuit pattern comprises the following steps. A via hole is processed to expose a part of the second circuit pattern before coating the organic film. A seed layer is formed in one surface of the insulating layer after coating the organic film. A seed layer is electroplated by an electrode to form a plating layer. The plating layer is selectively etched.

Description

인쇄회로기판 및 그 제조방법{Printed circuit board and manufacturing method thereof}Printed circuit board and manufacturing method thereof

본 발명은 인쇄회로기판 및 그 제조방법에 관한 것이다.The present invention relates to a printed circuit board and a method of manufacturing the same.

최근 들어 전자제품의 소형화 및 고기능화 경향에 따라서 인쇄회로기판의 고밀도, 고속화 및 소형화 경향이 요구되고 있으며, 이에 따라 고밀도 미세회로 구현에 대한 연구도 활발히 이루어 지고 있다. Recently, in accordance with the trend of miniaturization and high functionalization of electronic products, the trend of high density, high speed, and miniaturization of printed circuit boards is required. Accordingly, studies on the implementation of high density microcircuits have been actively conducted.

미세회로 구현을 위해서는 다양한 방법이 제시되고 있는데, 그 중의 하나로 세미-어디티브(semi-additive) 공법이 적용되고 있다. 이는 무전해 도금에 의해 시드층(seed layer)을 형성하고 시드층에 전해도금하여 미세회로를 구현하는 것이다. Various methods have been proposed to implement a microcircuit, and one of them is a semi-additive method. This is to form a seed layer (electrode plating) by electroless plating and electroplating the seed layer to implement a microcircuit.

이때, 인쇄회로기판의 신뢰성 향상을 위해서는 절연층과 도금된 도체층 사이에 높은 밀착력과 낮은 잔류응력이 요구된다. In this case, high adhesion and low residual stress are required between the insulating layer and the plated conductor layer to improve the reliability of the printed circuit board.

종래의 인쇄회로기판의 제조방법은 먼저, 절연층을 조화처리(roughening)하는 디스미어(desmear) 공정을 수행하고, 무전해 동도금하여 절연층에 시드층을 형성한다. In the conventional method of manufacturing a printed circuit board, first, a desmear process of roughening the insulating layer is performed, and electroless copper plating is used to form a seed layer on the insulating layer.

다음으로, 회로패턴에 상응하여 도금 레지스트를 노광 현상하고, 전해도금하여 회로패턴을 형성한 후, 플래시 에칭(Flash etching)하여 시드층을 제거한다.Next, the plating resist is exposed and developed in accordance with the circuit pattern, electroplated to form a circuit pattern, and then flash etching is performed to remove the seed layer.

이때, 절연층과 구리 도금층인 시드층의 밀착력은 절연층 표면의 조도에 의한 앵커효과(Anchor effect), 즉 절연층과 시드층의 물리적 결합력에 의존하게 된다.In this case, the adhesion between the insulating layer and the seed layer, which is a copper plating layer, depends on the anchor effect due to roughness of the surface of the insulating layer, that is, the physical coupling force between the insulating layer and the seed layer.

상기와 같은 표면 조도에 의존하는 밀착력은 최근 회로의 미세화 추세에 따른 낮은 표면 조도형성에 의하여 그 한계점을 가지게 되며, 반도체의 고온 실장시 절연층과 시드층간의 층간 분리(Delamination)등 심각한 신뢰성 문제를 야기하기도 한다.Adhesion that depends on the surface roughness as described above has its limitations due to the low surface roughness formed by the recent miniaturization of circuits, and has serious reliability problems such as delamination between the insulating layer and the seed layer during high temperature mounting of the semiconductor. It may also cause.

본 발명은 절연층과 절연층에 형성되는 회로패턴간의 접착력을 향상시키고, 반도체 칩의 고온 실장시 절연층과 도체층간의 층간 분리 문제를 해결하여 신뢰성을 향상시키는 인쇄회로기판 및 그 제조방법을 제공하는 것이다. The present invention provides a printed circuit board and a method of manufacturing the same, which improves the adhesion between the insulating layer and the circuit pattern formed on the insulating layer, and improves reliability by solving the problem of separation between the insulating layer and the conductor layer when the semiconductor chip is mounted at a high temperature. It is.

본 발명의 일 측면에 따르면, 절연층을 제공하는 단계, 절연층의 일면에, 절연층과 공유결합하는 화합물로 이루어지는 유기막을 코팅하는 단계 및 유기막이 코팅된 절연층의 일면에 유기막과 배위결합하는 제1 회로패턴을 형성하는 단계를 포함하는 인쇄회로기판의 제조방법이 제공된다.According to an aspect of the invention, the step of providing an insulating layer, coating an organic film made of a compound covalently bonded to the insulating layer on one surface of the insulating layer and the organic film and the coordination bond on one surface of the insulating film coated organic film Provided is a method of manufacturing a printed circuit board including forming a first circuit pattern.

절연층의 타면에 제2 회로패턴이 형성되며, 제1 회로패턴을 형성하는 단계는,유기막을 코팅하는 단계 이전에, 제2 회로패턴의 일부가 노출되도록 비아홀을 가공하는 단계, 유기막을 코팅하는 단계 이후에, 절연층의 일면에 시드층을 형성하는 단계, 시드층을 전극으로 전해도금을 수행하여 도금층을 형성하는 단계 및 도금층을 선택적으로 식각하는 단계를 포함할 수 있다.The second circuit pattern is formed on the other surface of the insulating layer, and the forming of the first circuit pattern may include: processing the via hole to expose a portion of the second circuit pattern before coating the organic layer, and coating the organic layer. After the step, it may include forming a seed layer on one surface of the insulating layer, forming a plating layer by electroplating the seed layer with an electrode, and selectively etching the plating layer.

비아홀을 가공하는 단계 이후에, 절연층 표면을 디스미어처리 하는 단계를 더 포함할 수 있다.After processing the via hole, the method may further include desmearing the insulating layer surface.

시드층을 형성하는 단계 이전에, 유기막에 에칭 레지스트를 적층하고 비아홀에 상응하여 에칭 레지스트를 제거하는 단계, 비아홀 내벽에 코팅된 유기막을 제거하는 단계 및 에칭 레지스트를 제거하는 단계를 더 포함할 수 있다.Prior to forming the seed layer, the method may further include laminating an etching resist on the organic layer and removing the etching resist corresponding to the via hole, removing the organic layer coated on the inner wall of the via hole, and removing the etching resist. have.

또한, 유기막은 산소 또는 질소 작용기를 포함하는 화합물로 이루어질 수 있으며, 유기막은 NH-R-NH 또는 OH-R-OH 로 이루어질 수 있다.In addition, the organic film may be formed of a compound including an oxygen or nitrogen functional group, and the organic film may be composed of NH-R-NH or OH-R-OH.

본 발명의 다른 측면에 따르면, 비아홀이 가공된 절연층 및 절연층의 일면에 형성된 제1 회로패턴과 절연층의 타면에 형성된 제2 회로패턴을 전기적으로 연결시키되, 절연층과 제1 회로패턴 사이에 개재되며, 절연층과 공유결합하고, 제1 회로패턴과 배위결합하는 화합물로 이루어지는 유기막을 포함하는 것을 특징으로 하는 인쇄회로기판을 제공한다.According to another aspect of the present invention, the via hole is processed between the insulating layer and the first circuit pattern formed on one surface of the insulating layer and the second circuit pattern formed on the other surface of the insulating layer, but between the insulating layer and the first circuit pattern A printed circuit board is provided, comprising: an organic film made of a compound covalently bonded to an insulating layer and coordinating to a first circuit pattern.

유기막은 산소 또는 질소 작용기를 포함하는 화합물로 이루어질 수 있으며, 유기막은 NH-R-NH 또는 OH-R-OH 로 이루어질 수 있다.The organic film may be formed of a compound including an oxygen or nitrogen functional group, and the organic film may be formed of NH-R-NH or OH-R-OH.

또한, 유기막과 제1 회로패턴 사이에 시드층이 개재될 수 있다.In addition, a seed layer may be interposed between the organic layer and the first circuit pattern.

절연층과 절연층에 형성되는 회로패턴의 구리 도체층간에 접착력을 향상시킬 수 있고, 반도체 칩의 고온 실장 시 절연층과 구리 도체층간의 층간 분리 문제를 해결하여 인쇄회로기판의 신뢰성을 향상시킬 수 있다.Adhesion can be improved between the insulating layer and the copper conductor layer of the circuit pattern formed on the insulating layer, and the reliability of the printed circuit board can be improved by solving the interlayer separation problem between the insulating layer and the copper conductor layer when the semiconductor chip is mounted at a high temperature. have.

도 1은 본 발명의 일 실시예에 따른 인쇄회로기판의 제조방법에 따른 순서도.1 is a flow chart according to a manufacturing method of a printed circuit board according to an embodiment of the present invention.

도 2 내지 도 10은 본 발명의 일 실시예에 따른 인쇄회로기판의 제조방법에 따른 흐름도.2 to 10 are flow charts according to a method of manufacturing a printed circuit board according to an embodiment of the present invention.

도 11은 본 발명의 일 실시예에 따른 인쇄회로기판의 단면도.11 is a cross-sectional view of a printed circuit board according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10 : 제2 회로패턴 20 : 절연층10: second circuit pattern 20: insulating layer

22 : 비아홀 30 : 유기막22: via hole 30: organic film

40 : 에칭 레지스트 50 : 시드층40: etching resist 50: seed layer

60 : 제1 회로패턴60: first circuit pattern

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.As the invention allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the written description. However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all transformations, equivalents, and substitutes included in the spirit and scope of the present invention. In the following description of the present invention, if it is determined that the detailed description of the related known technology may obscure the gist of the present invention, the detailed description thereof will be omitted.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.

이하, 본 발명에 따른 인쇄홰기판 및 그 제조방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, an embodiment of a printed circuit board and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings. In the following description, the same or corresponding components are given the same reference numerals. Duplicate description thereof will be omitted.

도 1은 본 발명의 일 실시예에 따른 인쇄회로기판의 제조방법에 따른 순서도이고, 도 2 내지 도 10은 본 발명의 일 실시예에 따른 인쇄회로기판의 제조방법에 따른 흐름도이다. 도 2 내지 도 10을 참조하면, 제2 회로패턴(10), 절연층(20), 비아홀(22), 유기막(30), 에칭 레지스트(40), 시드층(50), 제1 회로패턴(60)이 도시되어 있다.1 is a flowchart illustrating a method of manufacturing a printed circuit board according to an embodiment of the present invention, and FIGS. 2 to 10 are flowcharts illustrating a method of manufacturing a printed circuit board according to an embodiment of the present invention. 2 to 10, the second circuit pattern 10, the insulating layer 20, the via hole 22, the organic layer 30, the etching resist 40, the seed layer 50, and the first circuit pattern 60 is shown.

본 실시예는 절연층을 제공하고, 절연층의 일면에, 절연층과 공유결합하는 화합물로 이루어지는 유기막을 코팅하며, 유기막이 코팅된 절연층의 일면에 유기막과 배위결합하는 제1 회로패턴을 형성함으로써, 절연층과 제1 회로패턴간의 접착력을 향상시킬 수 있고, 반도체 칩의 고온 실장 시 인쇄회로기판의 신뢰성을 향상시킬 수 있다.The present embodiment provides an insulating layer, coating an organic film made of a compound covalently bonded to the insulating layer on one surface of the insulating layer, and applying a first circuit pattern coordinating with the organic film on one surface of the insulating layer coated with the organic film. By forming, the adhesive force between the insulating layer and the first circuit pattern can be improved, and the reliability of the printed circuit board can be improved when the semiconductor chip is mounted at a high temperature.

이를 위해 먼저, 도 2에 도시된 바와 같이, 타면에 제2 회로패턴(10)이 형성된 절연층(20)을 제공한다(S10),(S20). 이때, 절연층(20)은 도시된 바와 같은 단층일 수 있으며, 복수층의 빌드업 절연층일 수도 있다. To this end, first, as shown in FIG. 2, the insulating layer 20 having the second circuit pattern 10 formed on the other surface thereof is provided (S10 and S20). In this case, the insulating layer 20 may be a single layer as shown, may be a plurality of build-up insulating layer.

절연층(20)이 빌드업으로 적층될 경우, 먼저 제2 회로패턴(10)이 형성된 코어기판을 제공하고, 제2 회로패턴(10)에 절연층(20)을 형성할 수 있다. 본 실시예에서는 절연층(20)이 단층일 경우에 대해서 상술한다.When the insulating layer 20 is stacked in a buildup, first, a core substrate on which the second circuit pattern 10 is formed may be provided, and the insulating layer 20 may be formed on the second circuit pattern 10. In this embodiment, the case where the insulating layer 20 is a single layer will be described in detail.

다음으로, 도 3에 도시된 바와 같이, 제2 회로패턴(10)의 일부가 노출되도록 절연층(20)에 비아홀(22)을 가공하고(S30), 비아홀(22)의 내벽을 포함하는 절연층(20)의 표면을 디스미어(desmear) 처리하여(S40), 절연층(20)의 표면 조도를 형성하는 조화처리(roughening)를 한다.Next, as shown in FIG. 3, the via hole 22 is processed in the insulating layer 20 so that a part of the second circuit pattern 10 is exposed (S30), and the insulation including the inner wall of the via hole 22. The surface of the layer 20 is desmeared (S40), and roughening is performed to form the surface roughness of the insulating layer 20.

절연층(20) 표면의 조화처리는 유기용제 스웰러(sweller) 및 과망간산(permanganate)을 이용한 에칭공정을 통하여 수행될 수 있으며, 절연층(20)에 형성된 비아홀(22) 내부의 레진(resin) 잔사(residue)를 제거할 수 있다.The roughening of the surface of the insulating layer 20 may be performed through an etching process using an organic solvent sweller and permanganate, and a resin inside the via hole 22 formed in the insulating layer 20. Residue can be removed.

다음으로, 도 4에 도시된 바와 같이, 절연층(20)의 일면에 절연층(20)과 공유결합하는 화합물로 이루어지는 유기막(30)을 비아홀(22) 내벽을 포함하는 절연층(20)에 코팅한다(S50).Next, as shown in FIG. 4, the insulating layer 20 including the inner wall of the via hole 22 is formed of an organic layer 30 formed of a compound covalently bonded to the insulating layer 20 on one surface of the insulating layer 20. Coating on (S50).

유기막(30)의 구성성분은 산소(oxygen) 또는 질소(nitrogen)를 포함하는 작용기(functional group)를 가지고 있는 화합물이며, NH-R-NH 또는 OH-R-OH 로 이루어질 수 있다.A component of the organic layer 30 is a compound having a functional group containing oxygen or nitrogen, and may be composed of NH-R-NH or OH-R-OH.

폴리머 절연층(20)과 유기막(30)이 공유결합에 의한 화학적 결합을 형성하여 밀착력이 향상될 수 있다. 또한, 절연층(20)에 유기막(30)을 1㎛ 이내로 코팅하며, 스프레이(spray) 코팅, 롤(roll) 코팅, 딥핑(dipping) 코팅방식에 의해서 절연층(20)에 유기막(30)을 코팅할 수 있다.The polymer insulating layer 20 and the organic layer 30 may form a chemical bond by covalent bonding, thereby improving adhesion. In addition, the organic layer 30 is coated on the insulating layer 20 within 1 μm, and the organic layer 30 is coated on the insulating layer 20 by spray coating, roll coating, or dipping coating. ) Can be coated.

다음으로, 도 5에 도시된 바와 같이, 유기막(30)에 에칭 레지스트(40)를 적층하고, 도 6에 도시된 바와 같이, 비아홀(22)에 상응하여 에칭 레지스트(40)를 제거한다(S61). Next, as shown in FIG. 5, the etching resist 40 is stacked on the organic film 30, and as shown in FIG. 6, the etching resist 40 is removed corresponding to the via hole 22 ( S61).

이때, 에칭 레지스트(40)를 노광, 현상하여 비아홀(22) 부위만 오픈시키면, 비아홀(22) 내벽에 코팅된 유기막(30)만을 제거할 수 있다. 에칭 레지스트(40)는 드라이 필름을 이용한다.In this case, when the etching resist 40 is exposed and developed to open only the via hole 22, only the organic layer 30 coated on the inner wall of the via hole 22 may be removed. The etching resist 40 uses a dry film.

다음으로, 도 7에 도시된 바와 같이, 비아홀(22) 내벽에 코팅된 유기막(30)을 제거한다(S62). 비아홀(22) 내벽에 코팅된 유기막(30)은 무전해 화학도금을 할 경우 일종의 이물질로 작용하여 비아의 전기적 접속 신뢰성을 저하시킬 수 있으므로, 제거하는 것이 바람직하다. Next, as shown in FIG. 7, the organic layer 30 coated on the inner wall of the via hole 22 is removed (S62). Since the organic layer 30 coated on the inner wall of the via hole 22 acts as a kind of foreign matter when electroless chemical plating is performed, the electrical connection reliability of the via may be degraded.

오픈된 비아홀(22) 내벽의 유기막(30)은 플라즈마 공정을 통하여 제거할 수 있는데, O2 또는 CF4 가스를 각각 이용하거나, 둘을 조합하여 플라즈마 클리닝(plasma cleaning) 할 수 있다.The organic layer 30 on the inner wall of the opened via hole 22 may be removed by a plasma process, and plasma cleaning may be performed using O 2 or CF 4 gas, or a combination thereof.

다음으로, 도 8에 도시된 바와 같이, 비아홀(22) 내벽의 유기막(30)을 제거한 후, 무전해 구리 도금을 위하여 남아있는 에칭 레지스트(40)를 제거한다(S63).Next, as shown in FIG. 8, after removing the organic layer 30 on the inner wall of the via hole 22, the remaining etching resist 40 is removed for electroless copper plating (S63).

다음으로, 도 9에 도시된 바와 같이, 절연층(20)의 일면에 시드층(50)을 적층한다(S64). 보다 구체적으로 도 9를 참조하면, 절연층(20)의 일면에 형성된 유기막(30)의 표면과 절연층(20)에 가공된 비아홀(22)의 내벽에 무전해 동도금하여 시드층(50)을 형성한다.Next, as shown in FIG. 9, the seed layer 50 is stacked on one surface of the insulating layer 20 (S64). 9, the seed layer 50 may be electroless copper plated on the surface of the organic layer 30 formed on one surface of the insulating layer 20 and the inner wall of the via hole 22 processed in the insulating layer 20. To form.

유기막(30) 표면에 적층된 시드층(50)의 구리와 유기막(30)의 화합물이 배위결합을 하여 화학적으로 결합을 형성하기 때문에 유기막(30)과 시드층(50)의 밀착력을 증가시킬 수 있다.Since the copper of the seed layer 50 stacked on the surface of the organic layer 30 and the compound of the organic layer 30 are chemically bonded by coordinating bonds, the adhesion between the organic layer 30 and the seed layer 50 is improved. Can be increased.

즉, 폴리머인 절연층(20)과 시드층(50)의 구리 도체층간에 유기막(30)이 개재됨으로써, 절연층(20)과 유기막(30)이 공유결합하고, 유기막(30)과 시드층(50)의 구리 도체층간이 배위결합하여 층간의 결합력을 향상시킬 수 있는 것이다That is, the organic layer 30 is interposed between the insulating layer 20, which is a polymer, and the copper conductor layer of the seed layer 50, so that the insulating layer 20 and the organic layer 30 are covalently bonded to each other. And the copper conductor layers of the seed layer 50 are coordinatively bonded to improve the bonding force between the layers.

이때, 유기막(30)은 산소 또는 질소를 포함하는 작용기를 가지는 유기화합물로 이루어지며, NH-R-NH 또는 OH-R-OH 로 이루어질 수 있음은 상술한 바와 같다.At this time, the organic layer 30 is made of an organic compound having a functional group containing oxygen or nitrogen, it can be made of NH-R-NH or OH-R-OH as described above.

다음으로, 절연층(20)과 시드층(50)의 구리 도체층간의 밀착력을 강화시키기 위하여 150℃ 이상의 온도에서 30분간 열건조시킨다. 따라서, 반도체 칩 실장 시 고온 환경하에서 인쇄회기판의 신뢰성을 향상시킬 수 있다.Next, in order to enhance the adhesion between the insulating layer 20 and the copper conductor layer of the seed layer 50, heat-drying for 30 minutes at a temperature of 150 ℃ or more. Therefore, the reliability of the printed circuit board can be improved in a high temperature environment when the semiconductor chip is mounted.

본 실시예는 절연층(20)에 무전해 동도금하여 시드층(50)을 형성한 후, 전해도금하여 제1 회로패턴(60)를 형성하는 세미어디티브 방식을 이용한 인쇄회로기판의 제조방법을 실시예로 하여 설명한다.In the present embodiment, a method of manufacturing a printed circuit board using a semi-additive method in which the seed layer 50 is formed by electroless copper plating on the insulating layer 20 and then electroplated to form the first circuit pattern 60 is provided. It demonstrates as an Example.

그러나, 절연층(20)에 직접 제1 회로패턴(60)를 형성하는 어디티브 방식에도 상기 절연층(20)에 유기막(30)을 코팅하여 유기막(30)에 의해서 절연층(20)과 제1 회로패턴(60) 간의 밀착력을 향상시킬 수 있음은 물론이다.However, even in an additive method in which the first circuit pattern 60 is directly formed on the insulating layer 20, the insulating layer 20 is coated by the organic layer 30 by coating the organic layer 30 on the insulating layer 20. Of course, the adhesion between the first circuit pattern 60 can be improved.

다음으로, 도 10에 도시된 바와 같이, 시드층(50)을 전극으로 전해도금을 수행하여 도금층을 형성하고(S65), 시드층(50)을 플래시에칭(flash etching)하여 도금층을 선택적으로 식각한다(S66). 이로써, 제1 회로패턴(60)를 형성하며, 제2 회로패턴(10)과 제1 회로패턴(60)를 전기적으로 연결시킨다. Next, as shown in FIG. 10, the plating layer is formed by performing electroplating on the seed layer 50 as an electrode (S65), and the etching is performed by selectively etching the plating layer by flash etching the seed layer 50. (S66). As a result, the first circuit pattern 60 is formed, and the second circuit pattern 10 and the first circuit pattern 60 are electrically connected to each other.

즉, 유기막(30)이 코팅된 절연층(20)의 일면에 유기막(30)과 배위결합하는 제1 회로패턴(60)을 형성할 수 있다(S60). 여기서, 시드층(50)과 제1 회로패턴(60)은 동일 형상이며, 동일 재질로 형성될 수 있다. 따라서, 유기막(30)과 시드층(50)이 배위결합되기 때문에, 유기막(30)과 제1 회로패턴(60) 또한 배위결합될 수 있다.That is, the first circuit pattern 60 may be formed on one surface of the insulating layer 20 coated with the organic layer 30 by coordinating with the organic layer 30 (S60). Here, the seed layer 50 and the first circuit pattern 60 may have the same shape and may be formed of the same material. Therefore, since the organic layer 30 and the seed layer 50 are coordinated, the organic layer 30 and the first circuit pattern 60 may also be coordinated.

도 11은 본 발명의 일 실시예에 따른 인쇄회로기판의 단면도이다. 도 11을 참조하면, 제2 회로패턴(10), 절연층(20), 유기막(30), 시드층(50), 제1 회로패턴(60)이 도시되어 있다.11 is a cross-sectional view of a printed circuit board according to an exemplary embodiment of the present invention. Referring to FIG. 11, the second circuit pattern 10, the insulating layer 20, the organic layer 30, the seed layer 50, and the first circuit pattern 60 are illustrated.

비아홀이 가공된 절연층(20) 타면에 제2 회로패턴(10)이 형성되며, 상기 비아홀에 상응하는 부위를 제외하고 절연층(20)의 일면에 유기막(30)이 코팅된다. 여기서 유기막(30)은 절연층(20)과 공유결합하는 화합물로 구성되며, 산소 또는 질소 작용기를 포함하는 화합물로 이루어질 수 있고, NH-R-NH 또는 OH-R-OH 로 표현될 수 있다.The second circuit pattern 10 is formed on the other surface of the insulating layer 20 in which the via hole is processed, and the organic layer 30 is coated on one surface of the insulating layer 20 except for a portion corresponding to the via hole. The organic layer 30 may be formed of a compound covalently bonded to the insulating layer 20, and may be formed of a compound including oxygen or nitrogen functional groups, and may be represented by NH-R-NH or OH-R-OH. .

따라서, 절연층(20)과 유기막(30)의 공유결합에 따른 화학적 결합에 의해서 두 층간의 밀착력을 향상시킬 수 있다. 또한, 절연층(20)에 유기막(30)을 1㎛ 이내로 코팅하며, 스프레이(spray) 코팅, 롤(roll) 코팅, 딥핑(dipping) 코팅방식에 의해서 코팅할 수 있다.Therefore, the adhesion between the two layers may be improved by chemical bonding according to the covalent bond between the insulating layer 20 and the organic layer 30. In addition, the organic layer 30 is coated on the insulating layer 20 within 1 μm, and may be coated by spray coating, roll coating, or dipping coating.

시드층(50)은 절연층(20) 일면에 무전해 동도금하여 형성될 수 있으며, 코팅된 유기막(30)과 유기막(30)이 제거된 비아홀 내벽에 적층될 수 있다. 즉, 시드층(50)은 유기막(30)과 시드층(50)에 적층될 제1 회로패턴(60) 사이에 개재된다.The seed layer 50 may be formed by electroless copper plating on one surface of the insulating layer 20, and may be laminated on the inner wall of the via hole from which the coated organic layer 30 and the organic layer 30 are removed. That is, the seed layer 50 is interposed between the organic layer 30 and the first circuit pattern 60 to be stacked on the seed layer 50.

시드층(50)에 전해도금하여 도금층을 형성하고 시드층(50)을 플래시 에칭하여제1 회로패턴(60)를 형성할 수 있으며, 비아홀 내에 도금되어 제1 회로패턴(60)과 제2 회로패턴(10)를 전기적으로 연결시키는 비아를 구현할 수 있다.The plating layer may be formed by electroplating the seed layer 50, and the first circuit pattern 60 may be formed by flash etching the seed layer 50. The first circuit pattern 60 and the second circuit may be plated in a via hole. Vias that electrically connect the pattern 10 may be implemented.

유기막(30)이 절연층(20)과 공유결합하고 시드층(50)의 구리 도체층과 배위결합하는 화학결합을 함으로써 절연층(20)과 구리 도체층간의 밀착력을 증가시킬 수 있으며, 반도체 칩의 고온 실장 시 절연층(20)과 도체층간의 층간 분리의 문제를 해결할 수 있다.The organic film 30 may be covalently bonded to the insulating layer 20 and chemically bonded to the copper conductor layer of the seed layer 50 to increase the adhesion between the insulating layer 20 and the copper conductor layer. When the chip is mounted at a high temperature, the problem of interlayer separation between the insulating layer 20 and the conductor layer can be solved.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art to which the present invention pertains without departing from the spirit and scope of the present invention as set forth in the claims below It will be appreciated that modifications and variations can be made.

Claims (12)

절연층을 제공하는 단계;Providing an insulating layer; 상기 절연층의 일면에, 상기 절연층과 공유결합하는 화합물로 이루어지는 유기막을 코팅하는 단계: 및Coating an organic film made of a compound covalently bonded to the insulating layer on one surface of the insulating layer: 상기 유기막이 코팅된 상기 절연층의 일면에 상기 유기막과 배위결합하는 제1 회로패턴을 형성하는 단계를 포함하는 인쇄회로기판의 제조방법.And forming a first circuit pattern on the surface of the insulating layer coated with the organic layer, the first circuit pattern coordinating with the organic layer. 제1항에 있어서,The method of claim 1, 상기 절연층의 타면에 제2 회로패턴이 형성되며,A second circuit pattern is formed on the other surface of the insulating layer, 상기 제1 회로패턴을 형성하는 단계는,Forming the first circuit pattern, 상기 유기막을 코팅하는 단계 이전에, 상기 제2 회로패턴의 일부가 노출되도록 비아홀을 가공하는 단계;Processing the via hole to expose a portion of the second circuit pattern before coating the organic layer; 상기 유기막을 코팅하는 단계 이후에, 상기 절연층의 일면에 시드층을 형성하는 단계;After the coating of the organic layer, forming a seed layer on one surface of the insulating layer; 상기 시드층을 전극으로 전해도금을 수행하여 도금층을 형성하는 단계; 및Electroplating the seed layer with an electrode to form a plating layer; And 상기 도금층을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 인쇄회로기판의 제조방법.And selectively etching the plated layer. 제2항에 있어서,The method of claim 2, 상기 비아홀을 가공하는 단계 이후에,After processing the via hole, 상기 절연층 표면을 디스미어처리 하는 단계를 더 포함하는 것을 특징으로 하는 인쇄회로기판의 제조방법.The method of manufacturing a printed circuit board further comprising the step of desmearing the insulating layer surface. 제2항에 있어서,The method of claim 2, 상기 시드층을 형성하는 단계 이전에,Prior to forming the seed layer, 상기 유기막에 에칭 레지스트를 적층하고 상기 비아홀에 상응하여 상기 에칭 레지스트를 제거하는 단계; Stacking an etching resist on the organic layer and removing the etching resist corresponding to the via hole; 상기 비아홀 내벽에 코팅된 상기 유기막을 제거하는 단계; 및Removing the organic layer coated on the inner wall of the via hole; And 상기 에칭 레지스트를 제거하는 단계를 더 포함하는 것을 특징으로 하는 인쇄회로기판의 제조방법.Removing the etching resist further comprises the step of manufacturing a printed circuit board. 제1항에 있어서,The method of claim 1, 상기 유기막은 산소 또는 질소 작용기를 포함하는 화합물로 이루어지는 것을 특징으로 하는 인쇄회로기판의 제조방법.The organic film is a method of manufacturing a printed circuit board, characterized in that consisting of a compound containing oxygen or nitrogen functional groups. 제5항에 있어서,The method of claim 5, 상기 유기막은 NH-R-NH 로 이루어지는 것을 특징으로 하는 인쇄회로기판의 제조방법.The organic film is a manufacturing method of a printed circuit board, characterized in that consisting of NH-R-NH. 제5항에 있어서,The method of claim 5, 상기 유기막은 OH-R-OH 로 이루어지는 것을 특징으로 하는 인쇄회로기판의 제조방법.The organic film is a manufacturing method of a printed circuit board, characterized in that consisting of OH-R-OH. 비아홀이 가공된 절연층; 및An insulating layer in which via holes are processed; And 상기 절연층의 일면에 형성된 제1 회로패턴과 상기 절연층의 타면에 형성된 제2 회로패턴을 전기적으로 연결시키되,Electrically connecting the first circuit pattern formed on one surface of the insulating layer and the second circuit pattern formed on the other surface of the insulating layer, 상기 절연층과 상기 제1 회로패턴 사이에 개재되며, 상기 절연층과 공유결합하고, 상기 제1 회로패턴과 배위결합하는 화합물로 이루어지는 유기막을 포함하는 것을 특징으로 하는 인쇄회로기판.And an organic layer interposed between the insulating layer and the first circuit pattern, the organic layer being covalently bonded to the insulating layer and coordination-coupling the first circuit pattern. 제8항에 있어서,The method of claim 8, 상기 유기막은 산소 또는 질소 작용기를 포함하는 화합물로 이루어지는 것을 특징으로 하는 인쇄회로기판.The organic film is a printed circuit board, characterized in that made of a compound containing oxygen or nitrogen functional groups. 제9항에 있어서,The method of claim 9, 상기 유기막은 NH-R-NH 로 이루어지는 것을 특징으로 하는 인쇄회로기판.The organic film is a printed circuit board, characterized in that consisting of NH-R-NH. 제9항에 있어서,The method of claim 9, 상기 유기막은 OH-R-OH 로 이루어지는 것을 특징으로 하는 인쇄회로기판.The organic film is a printed circuit board, characterized in that consisting of OH-R-OH. 제8항에 있어서,The method of claim 8, 상기 유기막과 상기 제1 회로패턴 사이에 시드층이 개재되는 것을 특징으로 하는 인쇄회로기판.The printed circuit board, characterized in that a seed layer is interposed between the organic layer and the first circuit pattern.
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