KR20090101064A - 단정밀도 부동 소수점 데이터의 저장 방법 및 프로세서 - Google Patents

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Abstract

본 발명은 단(single)정밀도 부동 소수점 데이터 및 배(double)정밀도 부동 소수점 데이터를 처리하는 프로세서에 있어서, 새로운 단정밀도 부동 소수점 데이터의 저장 방법을 제안하여, 바이패스 기능을 위한 의존 관계 검출 회로를 구성하는 하드웨어량을 가능한 한 저감하는 것을 과제로 한다.
본 발명의 단정밀도 부동 소수점 데이터 저장 방법에 따르면, 배정밀도 부동 소수점 데이터를 저장할 수 있는 크기를 갖는, 배정밀도 부동 소수점 데이터와 단정밀도 부동 소수점 데이터가 저장되는 레지스터를 구비하는 프로세서에 있어서, 단정밀도 부동 소수점 데이터 처리가 지정된 경우, 상기 레지스터의 상위 절반에 입력한 단정밀도 부동 소수점 데이터를 기록하고, 상기 레지스터의 하위 절반에 올제로(all zero)를 기록한다.

Description

단정밀도 부동 소수점 데이터의 저장 방법 및 프로세서{SINGLE-PRECISION FLOATING-POINT DATA STORING METHOD AND PROCESSOR}
본 발명은, 프로세서에 관한 것으로, 더욱 상세하게는 프로세서에 있어서의 단정밀도 부동 소수점 데이터의 저장 방법에 관한 것이다.
프로세서의 처리 성능을 향상시키기 위하여, 연산의 입력 데이터를 획득하여 연산을 실행할 때에, 선행하는 명령의 결과가 연산기로부터 출력되어 부동 소수점 레지스터에 기록되기 전에 상기 연산기로부터의 출력 데이터를 후속의 입력 데이터로서 사용하는 바이패스 기능이 있다. 이 바이패스 기능을 실현하기 위해서는, 선행하는 명령의 출력과의 의존 관계를 검출하는 회로가 필요하다.
그런데, 예컨대 SPARC-V9(SPARC: 등록 상표) 아키텍처에서의 부동 소수점 레지스터는, 레지스터 어드레스가 5비트이기 때문에, 32개의 지시가 가능하다. 도 18에 SPARC-V9 아키텍처에서의 부동 소수점 레지스터의 구성을 도시한다. 단정밀도 부동 소수점 레지스터(4바이트) 32개를 %f0, %f1, %f2, …, %f30, %f31과 같이 표시하고, 배정밀도 부동 소수점 레지스터(8바이트) 32개를 %d0, %d2, %d4, …, %d62와 같이 표시한다. 배정밀도 부동 소수점 레지스터는 짝수 번호만 어드레스의 지정 이 가능하다. 할당은, 배정밀도 부동 소수점 레지스터 %d(n)(0≤n≤30)(8바이트)은, 단정밀도 부동 소수점 레지스터 %f(n)(4바이트)과 %f(n+1)(4바이트)의 2개를 결합한 것에 대응한다.
이 SPARC-V9 아키텍처와 같이, 단정밀도 부동 소수점 레지스터가 4바이트의 레지스터이고, 배정밀도 부동 소수점 레지스터가 이것을 2개 조합한 8바이트의 레지스터라고 하는 사용 방법을 취하면, 예컨대 배정밀도 부동 소수점 데이터(8바이트)를 %d0에 입력한다고 하는 연산을 행할 때, 상술한 바이패스 기능을 실현하기 위하여, %f0(4바이트)과 %f1(4바이트) 2개의 출력 타이밍을 검출할 필요가 있다. 이와 같이 %d0으로부터 %d30까지의 배정밀도 부동 소수점 레지스터를 위한 의존 관계 검출 회로는, 8바이트의 레지스터만으로 의존 관계를 검출할 뿐인 회로에 비하여, 보다 많은 회로를 필요로 한다.
프로세서에 있어서 회로량이 증가해 버리면, 가격 대 성능비(cost per performance)가 떨어져 버릴 뿐만 아니라, 프로세서의 동작 주파수가 저하된다. 이에 따라, 프로세서의 성능이 저하되어 버린다. 그래서, 프로세서 내에서의 회로량을 가능한 한 억제하는 것이 요구된다.
그래서, 본 발명은, 단정밀도 부동 소수점 데이터 및 배정밀도 부동 소수점 데이터를 처리하는 프로세서에 있어서, 새로운 단정밀도 부동 소수점 데이터의 저장 방법을 제안함으로써, 바이패스 기능을 위한 의존 관계 검출 회로를 구성하는 하드웨어량을 가능한 한 저감하는 것을 목적으로 한다.
본 단정밀도 부동 소수점 데이터의 저장 방법은, 배정밀도 부동 소수점 데이터를 저장할 수 있는 크기를 갖는, 배정밀도 부동 소수점 데이터와 단정밀도 부동 소수점 데이터가 저장되는 레지스터를 구비하는 프로세서에 있어서, 단정밀도 부동 소수점 데이터 처리가 지정된 경우, 상기 레지스터의 상위 절반에 입력한 단정밀도 부동 소수점 데이터를 기록하고, 상기 레지스터의 하위 절반에 올제로(all zero)를 기록한다.
개시된 단정밀도 부동 소수점 데이터의 저장 방법에 따르면, 단정밀도 부동 소수점 데이터의 처리를 처리하는 경우에도 배정밀도 소수점 레지스터로 처리하는 것이 가능해지기 때문에, 레지스터의 의존 관계 검출 회로로서 배정밀도 소수점 레지스터의 의존 관계 검출 회로를 그대로 이용할 수 있게 된다. 또한, 단정밀도 부동 소수점 데이터를 대체 단정밀도 부동 소수점 데이터로서 처리함으로써 연산기 입력 레지스터에의 데이터 선택 회로를 크게 삭감할 수 있다. 따라서, 프로세서 내 에서의 하드웨어량을 저감할 수 있으며, 이에 따라 프로세서의 복잡화를 방지할 수 있어서 동작 주파수를 향상시킬 수 있다.
이하, 도면을 참조하여, 본 발명의 실시형태에 대해서 설명한다.
우선 처음에, 본 발명의 실시예를 적용하는 프로세서에 대해서 설명한다.
SPARC-V9에 있어서의 부동 소수점 레지스터의 구성에 대해서는 상술하였는데, 본 발명의 실시예를 적용하는 프로세서는, 부동 소수점 레지스터를 더욱 확장한다.
도 1에 도시된 바와 같이, 이 프로세서에서는, 확장 전치 명령을 이용하여 확장 연산 레지스터(XAR)라고 하는 레지스터를 갱신하여, 부동 소수점 레지스터 어드레스가 나타내는 영역을 확장한다. 다시 말하면, 확장 전치 명령에 의해 부동 소수점 레지스터에 액세스하는 명령을 수식(修飾)하여, 부동 소수점 레지스터의 영역을 확장하게 된다. 보다 상세한 것에 대해서는 후술하겠지만, 예컨대 확장 연산 레지스터(XAR) 중 3비트를 부동 소수점 레지스터 어드레스로서 추가하여, 배정밀도 부동 소수점 레지스터(8바이트)를 256개까지 증가시키는 구성으로 되어 있다.
도 1에 도시된 부동 소수점 레지스터 구조를 구비하는 프로세서에서, 배정밀도 부동 소수점 레지스터를 %d0으로부터 %d510(짝수 번호만 지정 가능)의 256개까지 지정할 수 있는 한편, 단정밀도 부동 소수점 레지스터를 %f0으로부터 %f255까지 4바이트의 단위로 256개 지정할 수 있도록 하면, 하드웨어로서 확장 레지스터의 의존 관계를 검출하기 위한 회로가 상당히 커져 버린다.
그래서 도 1에 도시된 확장된 부동 소수점 레지스터를 구비하는 프로세서에서의 단정밀도 부동 소수점 데이터 저장 방법에 대해서, 이하에서 설명한다. 또한, 본 발명의 실시예로써 이하에서 설명하지만, 본 발명은 이제부터 설명하는 실시예에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 여러 가지 응용을 할 수 있음을 당연한 것이다. 다시 말하면 본 발명의 단정밀도 부동 소수점 데이터 저장 방법은, 실시예의 프로세서 구조에 한정되지 않고 어떠한 구조의 프로세서여도 좋다.
본 실시예에서는, 확장 연산 레지스터(XAR)에 의해 단정밀도 부동 소수점 명령이 확장된 경우에, 단정밀도 부동 소수점 데이터를 배정밀도 부동 소수점 데이터 길이인 8바이트 레지스터의 상위 4바이트에 배치하고, 하위 4바이트에는 올제로를 배치하여 데스티네이션(destination) 레지스터에 기록하도록 정의한다. 이러한 형식으로 단정밀도 부동 소수점 데이터를 저장하는 것을 대체 단정밀도 부동 소수점 데이터라고 부르기로 한다. 대체 단정밀도 부동 소수점 데이터의 포맷을 도 2에 도시한다.
그에 대응하여, 통상의 단정밀도 부동 소수점 데이터 4바이트만을 부동 소수점 레지스터에 저장하는 것을 통상 단정밀도 부동 소수점 데이터라고 부르기로 한다. 통상 단정밀도 부동 소수점 데이터의 포맷을 도 3에 도시한다.
이와 같이 본 실시예에서는, 단정밀도 부동 소수점 데이터를, 대체 단정밀도 부동 소수점 데이터, 다시 말하면 8바이트의 데이터로서 저장할 수 있도록 구성한다. 이에 따라, 종래부터 SPARC-V9로 정의되어 있는 %d32에서 %d62까지의 레지스터 나, 또한 확장 연산 레지스터(XAR)에 의해 레지스터 확장이 지정된 %d64에서 %d510까지의 레지스터를 이용하여 단정밀도 부동 소수점 연산이 가능해진다.
또한, 확장 연산 레지스터(XAR)에 의해 단정밀도 부동 소수점 명령이 수식되었을 때에는, %d32보다 작은 레지스터 어드레스에 대해서도 마찬가지로 8바이트의 대체 단정밀도 부동 소수점 데이터 레지스터로서 사용하도록 구성한다. 다시 말하면 %d0에서 %d30(8바이트 길이, 짝수번만 지정 가능)으로서 상위 4바이트에 단정밀도 데이터를 저장하고, 하위 4바이트에 올제로를 저장하도록 구성한다.
%f0에서 %f31의 4바이트 레지스터 32개를 이용하는 통상의 단정밀도 부동 소수점 데이터로 저장할 것인지, 대체 단정밀도 부동 소수점 데이터로 저장할 것인지는 다음과 같이 판단한다. 우선, 명령 세트에 확장 연산 레지스터(XAR)를 갱신하는 SXAR(Set XAR) 명령이라고 하는 명령을 정의한다.
확장 연산 레지스터(XAR)는, 도 4에 도시된 구성으로 되어 있다. 도 4의 VAL[밸리드(valid)]은, 1비트폭의 값이며, 밸리드가 설정되어 있는 경우(VAL=1)에 확장 연산 레지스터가 유효한 것을 의미한다. RD는, 확장되는 명령의 데스티네이션 레지스터를 지정하는 어드레스의 확장분의 3비트를 저장하는 영역이다. 또한, RS1∼RS3은 각각 소스 레지스터를 지정하는 어드레스의 확장분의 3비트를 저장하는 어드레스 확장 영역이다. 이 3비트는, 부동 소수점 레지스터를 256개로 확장하기 위하여 기존의 명령으로 부족한 상위 3비트가 되는 것이다. 다시 말하면 확장 연산 레지스터(XAR)의 VAL의 밸리드 비트가 설정되어 있을 때, 확장 어드레스와 부동 소수점 명령의 피연산자 레지스터(operand register) 어드레스 5비트를 이용하여 8바 이트(배정밀도) 레지스터를 256개까지 지정할 수 있도록 되어 있다.
이러한 XAR의 구성에 있어서, 상술한 SXAR 명령에 의해, 확장 연산 레지스터(XAR)의 VAL(밸리드 비트)가 설정되어 있는 경우에, 단정밀도 부동 소수점 처리 명령이 수식(확장)되어 있다고 판단할 수 있으며, 또한 밸리드 비트가 설정되어 있지 않은 경우에는 단정밀도 부동 소수점 처리 명령이 수식되어 있지 않다고 판단할 수 있다.
도 5에, 통상 단정밀도 부동 소수점 데이터로 저장할 것인지, 대체 단정밀도 부동 소수점 데이터로 저장할 것인지를 판단하는 처리의 흐름을 도시한다. 우선, S51에서 단정밀도 부동 소수점 명령을 디코드한다. S52에서, 확장 연산 레지스터(XAR)의 밸리드 비트(VAL)가 유효한지의 여부를 판단한다. S52에서, VAL=1(YES)이면 부동 소수점 레지스터가 확장되어 있다고 하여 대체 단정밀도 부동 소수점 데이터로서 처리하고(S53), S52에서 VAL=0(NO)이면 통상의 단정밀도 부동 소수점 데이터로서 처리한다(S54).
이와 같이, 확장 연산 레지스터(XAR)에 의해 지정 가능해진 확장 레지스터에 관하여는, 단정밀도 부동 소수점 데이터의 처리를 처리하는 경우에도, 8바이트 데이터 단위로의 레지스터 의존 관계를 검출하기 위한 회로를 이용할 수 있다. 다시 말하면, 종래의 배정밀도 부동 소수점 데이터의 레지스터 의존 관계 검출 회로를 이용할 수 있기 때문에, 4바이트 데이터 단위의 레지스터 의존 관계 검출 회로는 불필요하게 된다.
또한, 보다 상세한 것은 후술하겠지만, 부동 소수점 레지스터의 어드레스 생 성이나, 레지스터의 갱신을 4바이트로 할 것인지 8바이트로 할 것인지 등의, 통상 단정밀도 부동 소수점 데이터 처리인지 대체 단정밀도 부동 소수점 데이터 처리인지의 구별은 명령 디코드부가 행하기 때문에, 연산 처리부, 로드 처리부, 스토어 처리부는, 통상 단정밀도 부동 소수점 데이터인지 대체 단정밀도 부동 소수점 데이터인지를 구별할 필요가 없다. 연산 처리부, 로드 처리부, 스토어 처리부에 대해서는 공통의 회로로 처리하는 것이 가능하여, 이들을 구별하기 위한 하드웨어의 추가가 불필요하다.
이하, 본 실시예의 프로세서에 있어서의 단정밀도 부동 소수점 레지스터 연산 처리, 로드 명령 처리, 스토어 명령 처리에 대해서 도면을 참조하여 보다 상세하게 설명한다.
우선, 프로세서의 구성을 도 6에 도시한다.
프로세서(60)는, 1차 명령 캐시(61), 2차 캐시/메모리부(62), 명령 디코드부(63), 레지스터 리네이밍 테이블(64), 연산 처리부(65), 어드레스 생성부(66), 리네이밍 레지스터(67), 로드 처리부(68), 스토어 처리부(69), 고정 소수점 레지스터(70), 부동 소수점 레지스터(71), 1차 데이터 캐시(72), 커밋(commit) 제어부(73), 확장 연산 레지스터(XAR)(74)를 구비한다.
1차 명령 캐시(61), 1차 데이터 캐시(72)는 캐시 메모리이며, 2차 캐시/메모리부(62)는 통상의 메모리 또는 2차 캐시 메모리이다. 고정 소수점 레지스터(70)는 종래의 구성이며, 부동 소수점 레지스터(71)는 확장 연산 레지스터(XAR)(74)로 확장되어, 도 1에 도시된 바와 같은 구성이다.
명령 디코드부(63)는 명령의 디코드를 행한다. 레지스터 리네이밍 테이블(64)은, 래치로 구성된 회로이며, 레지스터의 의존 관계를 검출한다. 연산 처리부(65)는, 연산 처리를 행하는 연산기 등으로 구성된다. 어드레스 생성부(66)는 디코드된 명령으로부터, 액세스하는 어드레스를 생성한다. 리네이밍 레지스터(67)는 연산 처리부(65)로 처리된 결과를 일시적으로 유지하는 레지스터이다. 로드 처리부(68), 스토어 처리부(69)는 로드 명령 또는 스토어 명령을 각각 처리하는 회로이다. 커밋 제어부(73)는, 레지스터 갱신, 메모리 갱신을 제어한다. 또한, 확장 연산 레지스터(XAR)(74)에 의해 단정밀도 부동 소수점 명령이 확장되었을 때에는, 대체 단정밀도 부동 소수점 데이터로서 8바이트 길이의 단정밀도 부동 소수점 데이터를 처리한다. 또한, 대체 단정밀도 부동 소수점 데이터의 하위 4바이트는, 갱신시에 올제로로 한다.
예를 들어, 도 7에서는, 부동 소수점 레지스터 %d0에 대체 단정밀도 부동 소수점 명령으로 기록하는 경우와, %f0에 통상 단정밀도 부동 소수점 명령으로 기록하는 경우에 대해서 나타낸다. 부동 소수점 레지스터 %d0(%f0, %f1)에 미리 %f0=X, %f1=Y가 입력되어 있는 상태에서, 단정밀도 부동 소수점 데이터 Z를 기록할 때, 대체 단정밀도 부동 소수점 명령으로 기록할 때에는, %f0=Z, %f1=올제로가 된다. 통상 단정밀도 부동 소수점 명령으로 기록할 때에는, %f0=Z로 갱신되지만, %f1은 갱신되지 않고 %f1=Y인 채가 된다.
그러면, 우선, 부동 소수점 레지스터에 단정밀도 부동 소수점 데이터를 기록하는 통상 단정밀도 부동 소수점 연산, 로드 명령과, 대체 단정밀도 부동 소수점 연산, 로드 명령에 대해서 서술한다.
도 8에, 단정밀도 부동 소수점 연산 명령을 처리하는 연산 처리부의 데이터의 흐름을 도시한다. 도 8에 도시된 바와 같이, 부동 소수점 연산 처리부(65)에서는, 명령 제어를 행하는 명령 디코드부(63)로부터 명령 연산 부호(instruction operation code)를 수취하고, 명령 연산 부호가 연산 부호 디코드(84)된다. 디코드의 결과, 단정밀도 부동 소수점 연산이 지시된 경우에, 부동 소수점 연산기(81)는 입력 레지스터(82)로부터 입력되는 입력 데이터의 상위 4바이트만을 이용한 연산을 행하고, 하위 4바이트는 무시한다. 그리고 출력시에는 상위 4바이트에 연산 결과를, 하위 4바이트에는 제로를 출력하고, 연산 출력 레지스터(83)에 일단 저장하며, 다음 사이클에서 그 8바이트를 리네이밍 레지스터(67)에 기록한다.
또한, 도 9에 단정밀도 부동 소수점 로드 명령을 처리하는 로드 처리부의 데이터의 흐름을 도시한다. 도 9에 도시된 바와 같이, 메모리의 로드 처리를 행하는 1차 데이터 캐시(72)에서는, 명령 제어를 행하는 명령 디코드부(63)로부터 4바이트 길이 로드가 지시되었을 때에는, 로드 출력 레지스터(91)의 상위 4바이트에 대하여 캐시 메모리의 데이터를, 또한 하위 4바이트에는 제로를 일단 저장한다. 그리고, 다음 사이클에서, 합계 8바이트의 데이터를, 어드레스 생성부(66)로부터 지정되는 어드레스에 기초하여, 로드 출력 레지스터(91)로부터 리네이밍 레지스터(67)에 기록한다.
명령 디코드부(63)에서는, 단정밀도 부동 소수점 명령이, 확장 연산 레지스터(XAR)(74)에 의해 수식되어 있는지의 여부를 해독하지만, 도 8에 도시된 연산 처 리부(65) 및 도 9에 도시된 로드 처리부(68)에 대해서는 통상 단정밀도 부동 소수점 명령과 대체 단정밀도 부동 소수점 명령에서 동일한 연산 부호를 생성하여, 송출한다. 각 처리부는 이 연산 부호를 수취하여 단정밀도 부동 소수점 처리를 행하지만, 단정밀도 부동 소수점 연산 처리 및 단정밀도 부동 소수점 로드 처리에 대해서는, 각 처리부가 도 8 및 도 9에 도시된 처리를 행하고 있으면, 통상 단정밀도 부동 소수점 처리와 대체 단정밀도 부동 소수점 처리로 구별하여 처리를 행할 필요는 없다.
통상 단정밀도 부동 소수점 처리를 행할 것인지, 대체 단정밀도 부동 소수점 처리를 행할 것인지라고 하는 제어는 명령 디코드부(63)에서 행한다.
도 10에 통상 단정밀도 부동 소수점 데이터 다시 말하면 4바이트 기록을 하는 경우를, 도 11에 대체 단정밀도 부동 소수점 데이터 다시 말하면 8바이트 기록을 하는 경우를 도시하며, 도면을 참조하여 설명한다.
명령 디코드부(63)는, 부동 소수점 레지스터의 갱신을 행하는 통상 단정밀도 부동 소수점 연산 명령, 또는 통상 단정밀도 부동 소수점 로드 명령의 경우, 레지스터 갱신 지시를 발행하는 커밋 제어부(73)에, 4바이트로 부동 소수점 레지스터(71)의 기록을 행하도록 지시한다. 그에 대응하여, 대체 부동 소수점 연산 명령 또는 대체 부동 소수점 로드 명령의 경우(및 배정밀도 부동 소수점 연산 명령, 배정밀도 부동 소수점 로드 명령의 경우)에, 명령 디코드부(63)는 커밋 제어부(73)에 8바이트로 부동 소수점 레지스터(71)의 기록을 행하도록 지시한다. 8바이트로 기록한다고 하는 지시는, 커밋 제어부, 레지스터 파일부 모두 종래로부터의 배정밀도 부동 소수점 데이터를 기록하는 처리와 동일한 것이다.
커밋 제어부(73)에서는, 이들의 지시, 다시 말하면 부동 소수점 레지스터에 대하여, 4바이트 기록을 행할 것인지 8바이트 기록을 행할 것인지에 관하여 기록하는 1비트를 구비한다(도 10 및 도 11의 「8 바이트 길이 비트」). 이 1비트의 정보에 기초하여, 명령 커밋시에, 연산 결과 또는 로드한 결과를 저장하는 리네이밍 레지스터(67)의 상위로부터 지정된 길이(length)의 데이터를 부동 소수점 레지스터에 기록한다.
도 10의 커밋 제어부(73)의 각 요소를 확대한 부분에 있어서, 부동 소수점 라이트 비트='1', 8바이트 길이 비트='0'이다. 부동 소수점 레지스터에서는, 기록 위치인 부동 소수점 레지스터의 어드레스가 짝수인 경우에는, 8바이트의 부동 소수점 레지스터의 상위 4바이트에 리네이밍 레지스터(67)의 상위 4바이트의 데이터를 기록하고, 기록 위치인 부동 소수점 레지스터의 어드레스가 홀수인 경우에는, 8바이트의 부동 소수점 레지스터의 하위 4바이트에 리네이밍 레지스터(67)의 상위 4바이트의 데이터를 기록한다.
또한, 도 11의 커밋 제어부(73)의 각 요소를 확대한 부분에 있어서, 부동 소수점 라이트 비트='1', 8바이트 길이 비트='1'이다. 부동 소수점 레지스터에서는, 기록 위치인 8바이트의 부동 소수점 레지스터의 상위 4바이트에 리네이밍 레지스터(67)의 상위 4바이트의 데이터를, 8바이트의 부동 소수점 레지스터의 하위 4바이트에 리네이밍 레지스터(67)의 하위 4바이트의 데이터를 기록한다.
이제, 다음으로, 캐시 메모리에 단정밀도 부동 소수점 데이터를 기록하는 통 상 단정밀도 부동 소수점 스토어 명령과, 대체 단정밀도 부동 소수점 스토어 명령에 대해서 설명한다.
도 12에 단정밀도 부동 소수점 스토어 명령을 처리하는 스토어 처리부(69)의 데이터의 흐름을 도시한다. 스토어 처리부(69)에 있어서도, 통상 단정밀도 부동 소수점 스토어 명령인지, 대체 단정밀도 부동 소수점 스토어 명령인지에 의해 처리를 구별하지 않고서, 공통의 처리를 행한다. 즉, 단정밀도 부동 소수점 스토어 명령에 대하여 스토어 처리부는, 부동 소수점 레지스터(71)로부터의 스토어 데이터의 독출을 행하고, 스토어 대상이 되는 4바이트 데이터를, 스토어 처리부(69)에 있는, 스토어 명령마다 1개 할당되는 스토어 버퍼(121)의 상위 4바이트에 정렬(align)하여 기록한다. 스토어 데이터의 하위 4바이트에 관하여는, 캐시에 기록할 때에 무시하므로 어떠한 데이터라도 양호하다.
메모리 어드레스 생성부(75)는, 메모리 어드레스를 생성하여 스토어 처리부(69)로 발송한다.
명령 디코드부(63)에서는, 캐시 메모리 상에 단정밀도 부동 소수점 데이터의 기록을 행하는 통상 단정밀도 소수점 스토어 명령과 대체 단정밀도 소수점 스토어 명령 모두, 캐시 메모리에 기록하는 길이를 4바이트로 하여 디코드한다. 스토어 버퍼(121)에는, 데이터를 스토어하는 어드레스를 송출하고, 이 스토어 길이 정보(4바이트)를 송출한다. 커밋 제어부(73)로부터는 스토어 명령의 커밋시에, 통상 단정밀도 소수점 스토어 명령과 대체 단정밀도 소수점 스토어 명령으로 공통의 스토어 커밋 지시 신호가 스토어 처리부(69)에 송출되고, 스토어 처리부(69)는 이것을 계기 로 스토어 데이터의 상위 4바이트를 캐시 메모리[1차 데이터 캐시(72)]에 기록하는 처리를 행한다. 이와 같이 단정밀도 부동 소수점 스토어 명령을 처리하는 경우, 스토어 처리부(69), 커밋 제어부(73)에서는, 통상 단정밀도 부동 소수점 스토어 명령과 대체 단정밀도 부동 소수점 스토어 명령의 구별을 행하지 않고서 동등한 동작을 행한다. 통상 단정밀도 부동 소수점 스토어 명령인지, 대체 단정밀도 부동 소수점 스토어 명령인지의 차이는, 독출하는 레지스터 어드레스 생성의 방식에 있다.
다음으로, 명령 디코드부(63)에 있어서의 레지스터 어드레스 생성에 대해서 설명한다. 레지스터 어드레스의 생성에 대해서는, 확장 연산 레지스터(XAR)에 의해 수식된 모든 단정밀도 부동 소수점 명령(연산 명령, 로드 명령, 스토어 명령)에 있어서 공통이다. 또한 명령 디코드부(63)는, 확장 연산 레지스터(XAR)(74)에 의해 수식된 단정밀도 부동 소수점 명령에 대한 레지스터 어드레스를 생성할 뿐만 아니라, 통상의 단정밀도 부동 소수점 명령에 대한 레지스터 어드레스도 생성한다.
도 13에, SPARC-V9 아키텍처에 있어서의 레지스터 어드레스의 생성을 설명하는 도면을 도시한다. 도 13은 연산 부호의 레지스터 어드레스 필드와 레지스터 어드레스 번호의 대응을 도시한 것으로, 이것에 따라서 레지스터 어드레스가 생성된다. SPARC-V9 아키텍처의 경우는, 단정밀도 부동 소수점 레지스터와 배정밀도 부동 소수점 레지스터에서는, 명령 연산 부호에 있는 5비트의 레지스터 어드레스 필드가 나타내는 레지스터 어드레스의 비트 어사인(assign)이 상이하다. 통상 단정밀도 부동 소수점 레지스터를 이용하는 경우는, 명령 연산 부호의 레지스터 어드레스 필드와 지시하는 레지스터 번호가 일치하며, 0번부터 31번을 지시하여 나타낸다. 배정 밀도 부동 소수점 레지스터를 이용하는 명령의 경우에는, 레지스터 어드레스 필드의 비트 [0]을 레지스터 어드레스 비트 [5]에 가져와, 레지스터 어드레스 비트 [0]은 항상 0으로 한다. 다시 말하면, 배정밀도 부동 소수점의 레지스터 어드레스의 지시는 짝수 번호만으로 지시할 수 있으며, 0번으로부터 62번까지가 된다.
도 14에, 대체 단정밀도 부동 소수점 데이터를 처리하는 경우의 레지스터 어드레스의 생성을 설명하는 도면을 도시한다. 대체 단정밀도 부동 소수점 데이터를 취급할지의 여부는, 도 5에 도시된 바와 같이 확장 연산 레지스터(XAR)(74)의 밸리드 비트가 유효한지의 여부로 판단된다. 하위 4바이트는 갱신시에 올제로로 하는 8바이트의 대체 단정밀도 부동 소수점 데이터를 처리할 때에는, 상술한 바와 같이 연산 처리부(65), 로드 처리부(68), 스토어 처리부(69)에서, 입력 데이터나 출력 데이터는 단정밀도 부동 소수점 데이터로서 처리된다. 그러나, 명령 연산 부호의 레지스터 어드레스 필드로부터 물리 레지스터 어드레스로 변환하는 경우에는, 배정밀도 부동 소수점 레지스터의 변환 방식에 따르도록 한다. 다시 말하면, 대체 단정밀도 부동 소수점의 경우, 레지스터 어드레스의 지시는 짝수 번호만으로 행한다. 도 1에 도시된 프로세서에서는 256개까지 레지스터 확장을 행하고 있으며, 레지스터 어드레스는 0번에서 510번(짝수 번호만)까지 지시할 수 있다.
명령 디코드부(63)는, 이상과 같이 통상 단정밀도 부동 소수점 데이터를 처리하는 경우의 레지스터 어드레스를 생성하고, 대체 단정밀도 부동 소수점 데이터를 처리하는 경우의 레지스터 어드레스를 생성한다.
이상과 같이 본 실시예의 프로세서의, 단정밀도 부동 소수점 연산 명령, 단 정밀도 부동 소수점 로드 명령, 단정밀도 부동 소수점 스토어 명령 시의 동작에 대해서 설명하였다.
다음으로, 명령 간의 데이터 의존 관계를 검출하는 방법에 대해서 설명한다.
레지스터 리네이밍 테이블의 구성을 도 15에 도시한다.
아웃 오브 오더 처리를 행하는 프로세서에서는, 레지스터의 의존 관계를 검출하기 위한 레지스터 리네이밍을 행하지만, 부동 소수점 레지스터의 갱신을 행하는 통상 단정밀도 연산 명령의 경우, 레지스터 리네이밍을 4바이트 단위로 행하고, 대체 부동 소수점 연산 명령의 경우에는 8바이트 단위로 행할 필요가 있다. 레지스터 리네이밍에는, 각 레지스터가 라이트(write) 보류 상태인지의 여부를 나타내는 1비트와, 리네임된 최신의 리네이밍 레지스터 어드레스를 유지하는 테이블이 필요하게 된다. 일반적으로 프로세서에 있어서 이 테이블은 고속으로 참조 갱신될 필요가 있기 때문에, 명령 디코드 회로의 가까운 장소에 래치 회로에 의해 구성된다. 이 래치로 구성된 테이블의 참조 갱신에 따른 회로 규모의 삭감은, 프로세서의 동작 주파수에 크게 공헌한다. SPARC-V9 아키텍처에 있어서는, %f0에서 %f31, 다시 말하면 %d0에서 %d30에 관해서, 4바이트 길이의 레지스터에 대한 리네이밍 레지스터 번호를 가질 필요가 있으며, %d0에서 %d30까지 32개의 레지스터에 대해서 리네이밍 레지스터 번호를 유지하는 테이블이 필요하다. 한편 %d32에서 %d510까지는, 8바이트 길이의 레지스터에 대한 리네이밍 레지스터 번호를 갖게 되기 때문에 240개의 레지스터에 대해서 리네이밍 레지스터 번호를 유지하는 테이블이 된다. 이것은 %d32에서 %d510까지가 단정밀도 부동 소수점 데이터를 대체 단정밀도 부동 소수점 데이터로서 8바이트 길이로 관리하기 때문이며, 가령 통상의 4바이트 길이의 단정밀도 부동 소수점 데이터로 관리하고, 단정밀도 부동 소수점 레지스터는 %f0에서 %f255인 것과 같이 정의해 버리면, %f32에서 %f255까지만으로 224개의 리네이밍 레지스터 번호를 유지할 수 있는 테이블이 필요해져 버린다.
다시 말하면, 단정밀도 부동 소수점 데이터를 대체 단정밀도 부동 소수점 데이터로서 처리하는 경우에는, 확장된 레지스터 부분에 단정밀도 부동 소수점 데이터를 저장하는 것이 가능하고, 레지스터 리네이밍 테이블에 있어서는 배정밀도 부동 소수점 레지스터의 의존 관계 검출 회로를 이용할 수 있기 때문에 하드웨어의 추가가 불필요하다.
또한, 단정밀도 부동 소수점 데이터를 대체 단정밀도 부동 소수점 데이터로서 처리하는 경우에는, 연산기에의 입력 데이터의 선택 회로도 삭감할 수 있다. 일반적인 프로세서에서는, 연산 처리를 빠르게 실행 개시하기 위해서, 연산의 입력 데이터를 레지스터로부터 뿐만이 아니라, 레지스터에 기록하기 전의 연산기 출력 결과 등으로부터도 획득되는 데이터 바이패스 제어를 행하고 있다.
도 16에 4바이트 단위로 데이터를 관리할 때의 연산기에의 데이터 바이패스 회로도를, 도 17에 8바이트 단위로 데이터를 관리할 때의 연산기에의 데이터 바이패스 회로도를 도시한다. 모두, 연산기가 3개 있는 입력 레지스터 중의 하나를 확대하여 표시하고, 입력하는 데이터가 부동 소수점 레지스터, 리네이밍 레지스터, 연산기 출력 결과, 로드 출력 결과 중 어느 하나로부터 선택되는 경우의 구성도를 나타내고 있다.
8바이트의 배정밀도 부동 소수점 연산 명령을 실행할 때에는, 8바이트의 데이터를 입력 데이터로서 이용할 필요가 있다. 프로그램에 따라서는, 배정밀도 부동 소수점 연산과 단정밀도 부동 소수점 연산이 혼합되는 것이 있다.
가령 단정밀도 부동 소수점 데이터를 4바이트 길이로 관리하는 경우에는, 프로그램으로서 단정밀도 부동 소수점 레지스터 %f0, %f1을 갱신하고, 그 직후에 배정밀도 부동 소수점 레지스터 %d0을 독출 가능하게 할 필요가 있다. 다시 말하면, 상위 4바이트와 하위 4바이트의 데이터가 다른 장소(예컨대, 상위 4바이트는 연산기 출력 결과로부터 얻어지고, 하위 4바이트는 부동 소수점 레지스터로부터 얻어지는 등)로부터 출력되는 경우에도, 하드웨어에서 데이터 바이패스 제어를 올바르게 행하기 위해서는, 4바이트마다 입력 데이터의 선택을 행할 필요가 있으며, 각각에 대하여 이 선택 회로가 필요하게 된다. 도 16은 이것을 나타낸 것이다.
한편 8바이트 길이의 데이터로 관리하는 경우에는, 도 17에 도시된 바와 같이, 상위 4바이트와 하위 4바이트의 데이터를 따로따로 처리하지 않기 때문에, 합쳐서 8바이트에 관한 데이터 바이패스 처리를 행하면 된다.
이와 같이, 단정밀도 부동 소수점 데이터를 대체 단정밀도 부동 소수점 데이터로서 처리함으로써, 연산기 입력 레지스터로의 데이터 선택 회로를 크게 삭감할 수 있다.
이상과 같이, 본 실시예의 단정밀도 부동 소수점 데이터의 저장 방법에 따르면, 단정밀도 부동 소수점 데이터의 처리를 처리하는 경우에도 배정밀도 부동 소수점 레지스터로 처리하는 것이 가능해진다. 이에 따라, 레지스터의 의존 관계를 검 출하기 위한 회로로서 배정밀도 부동 소수점 레지스터의 의존 관계 검출 회로를 이용하는 것이 가능해진다. 이에 따라 하드웨어 회로의 추가를 억제하는 것이 가능해진다.
또한, 레지스터 어드레스 생성이나, 레지스터의 갱신을 4바이트(단정밀도 부동 소수점 데이터 길이)로 할 것인지 8바이트(대체 단정밀도 부동 소수점 데이터 길이)로 할 것인지 등의, 통상 단정밀도 부동 소수점 데이터 처리인지 대체 단정밀도 부동 소수점 데이터 처리인지의 구별은 명령 디코드부에서 행한다. 그리고, 연산 처리부, 로드 처리부, 스토어 처리부로서는, 통상의 단정밀도 부동 소수점 데이터와 대체 단정밀도 부동 소수점 데이터의 경우를 구별하지 않고, 완전히 공통의 회로로 이 2종류의 명령을 처리하는 것이 가능하다.
또한, 단정밀도 부동 소수점 데이터를 대체 단정밀도 부동 소수점 데이터로서 처리함으로써, 연산기 입력 레지스터에의 데이터 선택 회로를 크게 삭감할 수 있다.
이상과 같이 본 실시예의 단정밀도 부동 소수점 데이터의 저장 방식에 따르면, 프로세서의 하드웨어량을 억제할 수 있다. 하드웨어 회로가 복잡하게 되지 않기 때문에, 프로세서의 동작 주파수를 향상시킬 수 있으며, 이에 따라 프로세서의 성능 향상에 공헌할 수 있다.
또한, 부동 소수점 로드, 스토어의 처리에 있어서의 단정밀도 부동 소수점 데이터의 메모리상에서의 데이터의 유지는, 통상 단정밀도 부동 소수점 명령의 경우에도 대체 단정밀도 부동 소수점 명령의 경우에도 4바이트 단위로 행하고, 프로 그램의 입력 데이터, 출력 데이터가 기존의 단정밀도 부동 소수점 데이터인 것도 처리할 수 있다.
이상, 본 발명의 실시예에 대해서 상세히 설명하였으나, 본 발명은 상술한 실시예에 한정되는 것은 아니다. 부동 소수점 레지스터 영역이 확장된 프로세서에 본 실시예의 단정밀도 부동 소수점 데이터의 저장 방식을 적용하는 것을 설명하였으나, 부동 소수점 레지스터 영역을 확장한 프로세서가 아니라도, 어떠한 구성의 프로세서에 적용하여도 상관없다.
이와 같이 본 발명의 단정밀도 부동 소수점 데이터의 저장 방법에 따르면, 단정밀도 부동 소수점 데이터의 처리를 처리하는 경우에도 8바이트의 배정밀도 소수점 레지스터로 처리하는 것이 가능해지기 때문에, 레지스터의 의존 관계 검출 회로로서 배정밀도 소수점 레지스터의 의존 관계 검출 회로를 그대로 이용할 수 있게 된다. 따라서 의존 관계 검출 회로를 위한 하드웨어의 추가를 억제할 수 있다.
이상의 실시예를 포함하는 실시형태에 관해서, 이하의 부기를 더 개시한다.
(부기 1)
배정밀도 부동 소수점 데이터를 저장할 수 있는 크기를 갖는, 배정밀도 부동 소수점 데이터와 단정밀도 부동 소수점 데이터가 저장되는 레지스터를 구비하는 프로세서에 있어서,
단정밀도 부동 소수점 데이터가 지정된 경우, 상기 레지스터의 상위 절반에 입력한 단정밀도 부동 소수점 데이터를 기록하고, 상기 레지스터의 하위 절반에 올제로를 기록하는 것을 특징으로 하는 단정밀도 부동 소수점 데이터 저장 방식.
(부기 2)
배정밀도 부동 소수점 데이터를 저장할 수 있는 크기를 갖는, 배정밀도 부동 소수점 데이터와 단정밀도 부동 소수점 데이터가 저장되는 레지스터를 구비하는 프로세서의 단정밀도 부동 소수점 데이터 저장 방법에 있어서,
단정밀도 부동 소수점 데이터 처리가 지정되고, 또한 제1 처리가 지정된 경우, 상기 레지스터의 상위 절반에 입력한 단정밀도 부동 소수점 데이터를, 상기 레지스터의 하위 절반에 올제로를 기록하며,
단정밀도 부동 소수점 데이터 처리가 지정되고, 또한 제2 처리가 지정된 경우, 상기 레지스터의 상위 절반에 입력한 단정밀도 부동 소수점 데이터를 기록하고, 상기 레지스터의 하위 절반에는 기록을 행하지 않는 것을 특징으로 하는 단정밀도 부동 소수점 데이터 저장 방법.
(부기 3)
명령을 디코드하고, 상기 명령의 디코드 결과에 기초하여, 상기 레지스터로의 기록 처리를 더 실행하는 것을 특징으로 하는 부기 2에 기재된 단정밀도 부동 소수점 데이터 저장 방법.
(부기 4)
또한, 상기 레지스터에의 기록을 행하기 전에, 상기 제1 처리 또는 상기 제2 처리에 각각 대응하는 데이터를 일단 리네이밍 레지스터에 저장하고,
상기 제1 처리가 지정된 경우에는, 상기 리네이밍 레지스터의 데이터를 그대로 기록하며,
상기 제2 처리가 지정된 경우에는, 상기 디코드 결과에 포함되는 상기 레지스터로의 기록 위치 어드레스가 짝수인 경우에는, 상기 레지스터의 상위 절반에 상기 리네이밍 레지스터의 상위 절반의 데이터를 기록하고, 상기 레지스터로의 기록 위치 홀수인 경우에는, 상기 레지스터의 하위 절반에 상기 리네이밍 레지스터의 상위 절반의 데이터를 기록하는 것을 특징으로 하는 부기 3에 기재된 단정밀도 부동 소수점 데이터 저장 방법.
(부기 5)
배정밀도 부동 소수점 데이터와 단정밀도 부동 소수점 데이터를 저장하는 레지스터와,
단정밀도 부동 소수점 데이터 처리가 지정된 경우, 상기 레지스터의 상위 절반에 입력한 단정밀도 부동 소수점 데이터를 기록하고, 상기 레지스터의 하위 절반에 올제로를 기록하는 제어부를 구비하는 것을 특징으로 하는 프로세서.
(부기 6)
배정밀도 부동 소수점 데이터를 저장할 수 있는 크기를 갖는, 배정밀도 부동 소수점 데이터와 단정밀도 부동 소수점 데이터가 저장되는 레지스터와,
단정밀도 부동 소수점 데이터 처리가 지정되고, 또한 제1 처리가 지정된 경우, 상기 레지스터의 상위 절반에 입력한 단정밀도 부동 소수점 데이터를, 상기 레지스터의 하위 절반에 올제로를 기록하는 한편, 단정밀도 부동 소수점 데이터 처리가 지정되고, 또한 제2 처리가 지정된 경우, 상기 레지스터의 상위 절반에 입력한 단정밀도 부동 소수점 데이터를 기록하고, 상기 레지스터의 하위 절반에는 기록을 행하지 않는 제어부를 구비하는 것을 특징으로 하는 프로세서.
(부기 7)
명령을 디코드하는 디코더를 더 구비하고,
상기 제어부는, 상기 디코더에 의한 명령 디코드 결과에 기초하여, 상기 레지스터에의 기록 처리를 실행하는 것을 특징으로 하는 부기 6에 기재된 프로세서.
(부기 8)
상기 레지스터에의 기록을 행하기 전에, 상기 제1 처리 또는 상기 제2 처리에 각각 대응하는 데이터를 일단 저장하는 리네이밍 레지스터와,
상기 디코더가 디코드한 명령의 제어 신호 및 상기 레지스터에의 기록처 어드레스를 세트하고, 상기 리네이밍 레지스터에 저장된 데이터를 상기 레지스터에의 저장을 커밋하는 커밋 제어부를 더 구비하며,
상기 제1 처리가 지정된 경우에는, 상기 리네이밍 레지스터의 데이터를 그대로 기록하고,
상기 제2 처리가 지정된 경우에, 상기 커밋 제어부에 세트된 레지스터에의 기록처 어드레스가 짝수인 경우에는, 상기 레지스터의 상위 절반에 상기 리네이밍 레지스터의 상위 절반의 데이터를 기록하고, 상기 레지스터에의 기록처 어드레스가 홀수인 경우에는, 상기 레지스터의 하위 절반에 상기 리네이밍 레지스터의 상위 절반의 데이터를 기록하는 것을 특징으로 하는 부기 6에 기재된 프로세서.
(부기 9)
상기 제1 처리 또는 상기 제2 처리를 지정하고, 상기 지정 정보를 유지하는 제2 레지스터를 더 구비하는 것을 특징으로 하는 부기 6에 기재된 프로세서.
(부기 10)
상기 제2 레지스터는 확장 연산 레지스터이고, 상기 확장 연산 레지스터가 유효한지의 여부로, 상기 제1 처리 또는 상기 제2 처리를 구별하는 것을 특징으로 하는 부기 9에 기재된 프로세서.
(부기 11)
명령을 디코드하는 디코더를 더 구비하고,
상기 디코더가 단정밀도 부동 소수점 연산 처리, 단정밀도 부동 소수점 로드·스토어 처리를 지시하는 명령을 디코드할 때, 상기 제2 레지스터의 지정에 기초하여, 독출 또는 기록의 레지스터 어드레스를 단정밀도 부동 소수점 데이터 단위로 지시할지, 배정밀도 부동 소수점 데이터 단위로 지시할지를 구별하여 사용하는 것을 특징으로 하는 부기 9에 기재된 프로세서.
(부기 12)
명령을 디코드하는 디코더와,
연산 처리를 행하는 연산 처리부와,
로드 처리를 행하는 로드 처리부를 더 구비하고,
상기 디코더는, 단정밀도 부동 소수점 연산 처리, 단정밀도 부동 소수점 로드 처리를 지시하는 명령을 디코드할 때, 상기 제1 처리 및 상기 제2 처리에 대응하여 공통의 연산 부호를 상기 연산 처리부 및 상기 로드 처리부로 발송하며,
상기 연산 처리부 및 상기 로드 처리부는 상기 제1 레지스터의 상위 절반에 결과를 출력하고, 하위 절반의 데이터를 올제로로 출력하는 것을 특징으로 하는 부기 9에 기재된 프로세서.
(부기 13)
명령을 디코드하는 디코더와,
연산 처리를 행하는 연산 처리부와,
스토어 처리를 행하는 스토어 처리부를 더 구비하고,
상기 디코더는, 단정밀도 부동 소수점 연산 처리, 단정밀도 부동 소수점 스토어 처리를 지시하는 명령을 디코드할 때, 상기 제1 처리 및 상기 제2 처리에 대응하여 공통의 연산 부호를 상기 연산 처리부 및 상기 스토어 처리부로 발송하며,
상기 연산 처리부 및 상기 스토어 처리부는 상기 제1 레지스터의 상위 절반의 길이의 데이터만을 입력으로서 연산 처리, 또는 스토어 처리를 행하는 것을 특징으로 하는 부기 9에 기재된 프로세서.
도 1은 본 실시예를 적용하는 부동 소수점 레지스터 확장 아키텍처를 도시하는 도면이다.
도 2는 대체 단정밀도 부동 소수점 데이터의 포맷을 도시하는 도면이다.
도 3은 통상 단정밀도 부동 소수점 데이터의 포맷을 도시하는 도면이다.
도 4는 확장 연산 레지스터(XAR)의 구성을 도시하는 도면이다.
도 5는 통상 단정밀도 부동 소수점 데이터로 처리할지, 대체 단정밀도 부동 소수점 데이터로 처리할지를 판단하는 처리 흐름를 도시하는 도면이다.
도 6은 프로세서의 구성을 도시하는 도면이다.
도 7은 대체 단정밀도 부동 소수점 명령과 통상 단정밀도 부동 소수점 명령의 차이를 설명하는 도면이다.
도 8은 단정밀도 부동 소수점 연산 명령을 처리하는 연산 처리부의 데이터의 흐름을 도시하는 도면이다.
도 9는 단정밀도 부동 소수점 로드 명령을 처리하는 로드 처리부의 데이터의 흐름을 도시하는 도면이다.
도 10은 통상 단정밀도 부동 소수점 데이터 처리에 있어서의 커밋 시의 부동 소수점 레지스터의 갱신 처리를 설명하는 도면이다.
도 11은 대체 단정밀도 부동 소수점 데이터 처리에 있어서의 커밋 시의 부동 소수점 레지스터의 갱신 처리를 설명하는 도면이다.
도 12는 단정밀도 부동 소수점 스토어 명령을 처리하는 스토어 처리부의 데 이터의 흐름을 도시하는 도면이다.
도 13은 SPARC-V9 아키텍처에 있어서의 레지스터 어드레스의 생성을 설명하는 도면이다.
도 14는 대체 단정밀도 소수점 데이터를 처리하는 경우의 레지스터 어드레스의 생성을 설명하는 도면이다.
도 15는 레지스터 리네이밍 테이블의 구성을 도시하는 도면이다.
도 16은 4바이트 단위로 데이터를 관리할 때의 연산기에의 데이터 바이패스 회로도를 도시한다.
도 17은 8바이트 단위로 데이터를 관리할 때의 연산기에의 데이터 바이패스 회로도를 도시한다.
도 18은 SPARC-V9 아키텍처의 부동 소수점 레지스터의 구성을 도시하는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
61: 1차 명령 캐시 62: 2차 캐시/메모리부
63: 명령 디코드부 64: 레지스터 리네이밍 테이블
65: 연산 처리부 66: 어드레스 생성부
67: 리네이밍 레지스터 68: 로드 처리부
69: 스토어 처리부 70: 고정 소수점 레지스터
71: 부동 소수점 레지스터 72: 1차 데이터 캐시
73: 커밋 제어부 74: 확장 연산 레지스터(XAR)
75: 메모리 어드레스 생성부 81: 부동 소수점 연산기
82: 입력 레지스터 83: 연산 출력 레지스터
84: 연산 부호 디코드 91: 로드 출력 레지스터
92: 연산 부호 디코드 121: 스토어 버퍼

Claims (10)

  1. 배정밀도 부동 소수점 데이터를 저장할 수 있는 크기를 갖는, 배정밀도 부동 소수점 데이터와 단정밀도 부동 소수점 데이터가 저장되는 레지스터를 구비하는 프로세서에서 단정밀도 부동 소수점 데이터 저장 방식에 있어서,
    단정밀도 부동 소수점 데이터가 지정된 경우, 상기 레지스터의 상위 절반에 입력한 단정밀도 부동 소수점 데이터를 기록하고, 상기 레지스터의 하위 절반에 올제로(all zero)를 기록하는 것을 특징으로 하는 단정밀도 부동 소수점 데이터 저장 방식.
  2. 배정밀도 부동 소수점 데이터를 저장할 수 있는 크기를 갖는, 배정밀도 부동 소수점 데이터와 단정밀도 부동 소수점 데이터가 저장되는 레지스터를 구비하는 프로세서의 단정밀도 부동 소수점 데이터 저장 방법에 있어서,
    단정밀도 부동 소수점 데이터 처리가 지정되고 제1 처리가 지정된 경우, 상기 레지스터의 상위 절반에 입력한 단정밀도 부동 소수점 데이터를, 상기 레지스터의 하위 절반에 올제로를 기록하며,
    단정밀도 부동 소수점 데이터 처리가 지정되고 제2 처리가 지정된 경우, 상기 레지스터의 상위 절반에 입력한 단정밀도 부동 소수점 데이터를 기록하고, 상기 레지스터의 하위 절반에는 기록을 행하지 않는 것을 특징으로 하는 단정밀도 부동 소수점 데이터 저장 방법.
  3. 제2항에 있어서, 명령을 디코드하고, 상기 명령의 디코드 결과에 기초하여, 상기 레지스터에의 기록 처리를 더 실행하는 것을 특징으로 하는 단정밀도 부동 소수점 데이터 저장 방법.
  4. 배정밀도 부동 소수점 데이터와 단정밀도 부동 소수점 데이터를 저장하는 레지스터와,
    단정밀도 부동 소수점 데이터 처리가 지정된 경우, 상기 레지스터의 상위 절반에 입력한 단정밀도 부동 소수점 데이터를 기록하고, 상기 레지스터의 하위 절반에 올제로를 기록하는 제어부를 구비하는 것을 특징으로 하는 프로세서.
  5. 배정밀도 부동 소수점 데이터를 저장할 수 있는 크기를 갖는, 배정밀도 부동 소수점 데이터와 단정밀도 부동 소수점 데이터가 저장되는 레지스터와,
    단정밀도 부동 소수점 데이터 처리가 지정되고 제1 처리가 지정된 경우, 상기 레지스터의 상위 절반에 입력한 단정밀도 부동 소수점 데이터를, 상기 레지스터의 하위 절반에 올제로를 기록하며, 단정밀도 부동 소수점 데이터 처리가 지정되고 제2 처리가 지정된 경우, 상기 레지스터의 상위 절반에 입력한 단정밀도 부동 소수점 데이터를 기록하고, 상기 레지스터의 하위 절반에는 기록을 행하지 않는 제어부를 구비하는 것을 특징으로 하는 프로세서.
  6. 제5항에 있어서, 명령을 디코드하는 디코더를 더 구비하고,
    상기 제어부는, 상기 디코더에 의한 명령 디코드 결과에 기초하여, 상기 레지스터로의 기록 처리를 실행하는 것을 특징으로 하는 프로세서.
  7. 제5항에 있어서, 상기 제1 처리 또는 상기 제2 처리를 지정하고, 상기 지정 정보를 유지하는 제2 레지스터를 더 구비하는 것을 특징으로 하는 프로세서.
  8. 제7항에 있어서, 명령을 디코드하는 디코더를 더 구비하고,
    상기 디코더가 단정밀도 부동 소수점 연산 처리, 단정밀도 부동 소수점 로드·스토어 처리를 지시하는 명령을 디코드할 때, 상기 제2 레지스터의 지정에 기초하여, 독출 또는 기록의 레지스터 어드레스를 단정밀도 부동 소수점 데이터 단위로 지시할 것인지 배정밀도 부동 소수점 데이터 단위로 지시할 것인지를 구분하여 사용하는 것을 특징으로 하는 프로세서.
  9. 제7항에 있어서, 명령을 디코드하는 디코더와,
    연산 처리를 행하는 연산 처리부와,
    로드 처리를 행하는 로드 처리부를 더 구비하고,
    상기 디코더는, 단정밀도 부동 소수점 연산 처리, 단정밀도 부동 소수점 로드 처리를 지시하는 명령을 디코드할 때, 상기 제1 처리 및 상기 제2 처리에 대응하여 공통의 연산 부호(operation code)를 상기 연산 처리부 및 상기 로드 처리부 로 발송하며,
    상기 연산 처리부 및 상기 로드 처리부는 상기 제1 레지스터의 상위 절반에 결과를 출력하고, 하위 절반의 데이터를 올제로로 출력하는 것을 특징으로 하는 프로세서.
  10. 제7항에 있어서, 명령을 디코드하는 디코더와,
    연산 처리를 행하는 연산 처리부와,
    스토어 처리를 행하는 스토어 처리부를 더 구비하고,
    상기 디코더는, 단정밀도 부동 소수점 연산 처리, 단정밀도 부동 소수점 스토어 처리를 지시하는 명령을 디코드할 때, 상기 제1 처리 및 상기 제2 처리에 대응하여 공통의 연산 부호를 상기 연산 처리부 및 상기 스토어 처리부로 발송하며,
    상기 연산 처리부 및 상기 스토어 처리부는 상기 제1 레지스터의 상위 절반의 길이의 데이터만을 입력으로서 연산 처리, 또는 스토어 처리를 행하는 것을 특징으로 하는 프로세서.
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