KR20090099407A - Semiconductor devices and method for forming the same - Google Patents

Semiconductor devices and method for forming the same Download PDF

Info

Publication number
KR20090099407A
KR20090099407A KR1020080024624A KR20080024624A KR20090099407A KR 20090099407 A KR20090099407 A KR 20090099407A KR 1020080024624 A KR1020080024624 A KR 1020080024624A KR 20080024624 A KR20080024624 A KR 20080024624A KR 20090099407 A KR20090099407 A KR 20090099407A
Authority
KR
South Korea
Prior art keywords
insulating film
forming
semiconductor substrate
pad
bulb
Prior art date
Application number
KR1020080024624A
Other languages
Korean (ko)
Other versions
KR100955191B1 (en
Inventor
김규성
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080024624A priority Critical patent/KR100955191B1/en
Publication of KR20090099407A publication Critical patent/KR20090099407A/en
Application granted granted Critical
Publication of KR100955191B1 publication Critical patent/KR100955191B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)

Abstract

A semiconductor device and a method for forming the same are provided to reduce a manufacturing cost by reducing an SOI(Silicon-On-Insulation) substrate by forming a mat part of a cell part with the SOI structure to implement the characteristic of the SOI device. A first pad insulating layer(13) defining a device isolation area of a bar type arranged in a semiconductor substrate(11) is formed. A first trench is formed using the first pad insulating layer as a mask. A bulb(19) is formed by etching a lower part of the first trench. The floated semiconductor substrate(21) is provided by forming a bury insulation layer to bury the bulb. The device isolation layer buries the interval between the first pad insulating layers. The first pad insulation layer is removed and a second pad insulating layer exposing the device isolation area positioned between the axial direction of the bar type is formed.

Description

반도체소자의 및 그 형성방법{Semiconductor devices and method for forming the same}Semiconductor devices and method for forming the same

본 발명은 플로팅 바디 트랜지스터를 갖는 반도체 소자 및 그 형성방법에 관한 것으로, 보다 상세하게는 셀 및 주변회로부의 매트 ( mat ) 부분만 SOI 구조로 형성한 반도체소자를 제공하는 기술에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a floating body transistor and a method of forming the same, and more particularly, to a technology for providing a semiconductor device in which only a mat portion of a cell and a peripheral circuit portion is formed in an SOI structure.

반도체 소자의 고집적화, 고속화 및 저전력화가 진행됨에 따라, 벌크 실리콘(Bulk Silicon)으로 이루어진 기판을 대신하여 SOI(Silicon-On-Insulation) 기판을 이용한 반도체 소자가 주목되고 있다.As high integration, high speed, and low power of semiconductor devices progress, semiconductor devices using SOI (Silicon-On-Insulation) substrates have been attracting attention instead of substrates made of bulk silicon.

그것은 SOI(Silicon-On-Insulation) 기판에 형성된 소자가 벌크 실리콘으로 이루어진 기판에 형성된 소자와 비교해서 작은 접합 용량(Junction Capacitance)에 의한 고속화, 낮은 문턱 전압에 의한 저전압화 및 완전한 소자분리에 의한 래치-업(latch-up)의 제거 등의 장점들이 있기 때문이다.Compared to the devices formed on the silicon-on-insulation (SOI) substrate, the devices formed on the substrate made of bulk silicon have high speed due to small junction capacitance, low voltage due to low threshold voltage, and latch due to complete device isolation. This is because there are advantages such as elimination of latch-up.

도시되지 않았으나, 종래에 SOI 기판을 이용하여 플로팅 바디 트랜지스터를 형성하는 방법을 설명하면 다음과 같다. Although not shown, a method of forming a floating body transistor using a SOI substrate in the related art is as follows.

먼저, 하부 실리콘 기판, 매몰 절연막(SiO2)(BOX 영역) 및 상부 실리콘 기판으로 이루어진 SOI 기판의 상부 실리콘 기판(SOI 영역) 상에 소자 사이의 분리를 위한 소자 분리막을 형성한 후 소자 분리막에 의해 정의되는 활성영역 상에 하드 마스크를 포함하는 게이트 전극을 형성한다.First, a device isolation layer for separation between devices is formed on an upper silicon substrate (SOI region) of an SOI substrate including a lower silicon substrate, an buried insulating film (SiO 2 ) (BOX region), and an upper silicon substrate. A gate electrode including a hard mask is formed on the defined active region.

다음에, 전면에 스페이서를 형성하기 위한 질화막을 형성한 후 그 표면에 산화물을 도포하여 층간 절연막(ILD)층을 형성한다.Next, a nitride film for forming a spacer is formed on the entire surface, and then an oxide is coated on the surface to form an interlayer insulating film (ILD) layer.

다음에, 랜딩 플러그 콘택(LPC)이 형성될 영역의 층간 절연막층(17)을 식각하고 이어서 질화막을 에치백 하여 게이트 전극 사이의 실리콘이 노출되도록 게이트 전극의 측벽에 스페이서를 형성한다. 이때, 게이트 전극 사이에 노출된 실리콘의 표면도 소정 깊이 식각된다.Next, the interlayer insulating layer 17 in the region where the landing plug contact LPC is to be formed is etched, and then the nitride layer is etched back to form a spacer on the sidewall of the gate electrode so that silicon between the gate electrodes is exposed. At this time, the surface of the silicon exposed between the gate electrodes is also etched to a predetermined depth.

다음에, 게이트 전극 사이에 노출된 실리콘 기판의 표면에 소오스/드레인 영역을 형성하기 위하여 불순물(예컨대, N+)을 이온 주입한다.Next, an impurity (eg, N + ) is ion implanted to form a source / drain region on the surface of the silicon substrate exposed between the gate electrodes.

이어서, 전체표면상에 랜딩 플러그 폴리를 도포한 후 이를 게이트 전극이 노출될 때까지 식각하여 평탄화한다.Next, the landing plug poly is applied on the entire surface and then etched and planarized until the gate electrode is exposed.

이처럼 SOI 기판에서 구현되는 플로팅 바디 트랜지스터는 SOI 바디 부피에 비례하여 플로팅 바디 효과가 나타나기 때문에 리세스 게이트와 같은 구조를 적용하는 것은 셀 동작 마진 확보 측면에서 바람직하지 않다. 따라서, 점차 소형화 추세인 트랜지스터의 소오스와 드레인 접합 사이의 펀치스루 현상을 방지하는 것이 어렵다.Since the floating body transistor implemented in the SOI substrate has a floating body effect in proportion to the SOI body volume, applying a structure such as a recess gate is not preferable in terms of securing cell operation margin. Therefore, it is difficult to prevent the punch-through phenomenon between the source and drain junctions of transistors, which are gradually miniaturized.

또한, SOI 기판에서 구현되는 플로팅 바디 트랜지스터를 셀 어레이 형태로 구성할 때는 소오스/드레인 접합 영역이 하부의 박스(BOX) 즉 매몰 절연막까지 닿도록 깊게 형성하여 셀과 셀 간을 절연시킨다. 그런데, 접합 영역을 하부의 박스 영역까지 확산시키게 되면 접합 영역이 하부로 확산되는 것 뿐만 아니라 수평 방향으로의 확산도 동반되어 소오스와 드레인 간에 펀치스루가 발생할 가능성이 더욱 높아지게 된다. 특히, 셀의 크기가 작아질수록 그러한 펀치스루 문제가 발생할 가능성이 높아진다.In addition, when the floating body transistor implemented in the SOI substrate is configured in the form of a cell array, a source / drain junction region is deeply formed to reach a lower box (ie, a buried insulating layer) to insulate the cell from the cell. However, when the junction region is diffused to the lower box region, not only the junction region is diffused downward but also is diffused in the horizontal direction, thereby increasing the possibility of punchthrough between the source and the drain. In particular, the smaller the size of the cell, the higher the probability that such punchthrough problems will occur.

이러한 문제를 해결하기 위해 종래에는 셀 크기가 작아짐에 따라 SOI 기판의 두께도 감소시키는 방법이 사용되고 있다.In order to solve this problem, a method of reducing the thickness of the SOI substrate is also used in the related art as the cell size becomes smaller.

그런데 SOI 기판의 두께를 감소시키기 되면, 플로팅 바디에 축적되는 홀 전하량의 감소 즉 플로팅 바디 효과의 감소를 초래하여 이를 이용하는 소자 동작 마진을 감소시키는 문제가 발생하게 된다.However, when the thickness of the SOI substrate is reduced, a problem of reducing the amount of hole charges accumulated in the floating body, that is, the floating body effect, is reduced, thereby reducing the device operating margin.

본 발명은 셀 및 주변회로부의 매트 ( mat ) 영역에 플로팅 바디 구조를 포함하는 반도체소자를 제공하고, 그에 따른 반도체소자의 형성방법을 제공하는 것을 그 목적으로 한다. SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device including a floating body structure in a mat region of a cell and a peripheral circuit portion, and to provide a method of forming the semiconductor device.

본 발명에 따른 반도체소자는, The semiconductor device according to the present invention,

셀부의 매트 영역에 위치한 플로팅된 반도체기판 사이를 매립하는 소자분리막과,An isolation layer filling the floating semiconductor substrate in the mat region of the cell unit;

상기 소자분리막의 일측 방향으로 상기 소자분리막의 저부 사이를 연결하여 상기 플로팅된 반도체기판의 저부에 형성된 벌브형의 매립 절연막을 포함하는 것과,A bulb-type buried insulating film formed on a bottom of the floating semiconductor substrate by connecting between bottoms of the device isolation films in one direction of the device isolation film;

상기 플로팅된 반도체기판을 지지하며 타측 방향의 상기 소자분리막 사이에 상기 일측 방향으로 형성된 라인 타입의 지지층을 더 포함하는 것과, 상기 지지층은 상기 벌브형 매립 절연막을 타측 방향으로 연결한 것을 제1 특징으로 한다. The semiconductor device may further include a line-type support layer formed in one direction between the device isolation layers in the other direction and supporting the floated semiconductor substrate, and the support layer may connect the bulb-type buried insulation film in the other direction. do.

또한, 본 발명에 따른 반도체소자는, In addition, the semiconductor device according to the present invention,

셀부의 매트 영역에 행렬 형태로 배열된 바타입의 플로팅된 반도체기판과,A bar type floating semiconductor substrate arranged in a matrix form in a mat area of a cell part,

상기 플로팅된 반도체기판 사이를 매립하는 소자분리막과,An isolation layer filling the floating semiconductor substrate;

상기 소자분리막의 저부 사이를 연결하여 상기 플로팅된 반도체기판의 저부에 형성된 벌브형의 매립 절연막과,A bulb-type buried insulating film formed on a bottom of the floating semiconductor substrate by connecting between bottoms of the device isolation layers;

상기 바타입의 장축 방향 사이에 형성되어 상기 플로팅된 반도체기판을 지지하는 라인타입의 지지층을 포함하는 것과,A line type support layer formed between the bar type major axis directions and supporting the floated semiconductor substrate;

상기 지지층은 상기 바타입의 장축 방향으로 상기 벌브형 매립 절연막을 연결한 것을 제2 특징으로 한다. The supporting layer is characterized in that the bulb-type buried insulating film is connected in the longitudinal direction of the bar type.

또한, 본 발명에 따른 반도체소자의 형성방법은, In addition, the method of forming a semiconductor device according to the present invention,

반도체기판상에 행렬 형태로 배열된 바타입 ( bar type ) 의 소자분리영역을 정의하는 제1 패드절연막을 형성하는 공정과,Forming a first pad insulating film defining a bar type device isolation region arranged in a matrix on a semiconductor substrate;

상기 제1 패드절연막을 마스크로 하여 제1 트렌치를 형성하는 공정과,Forming a first trench using the first pad insulating film as a mask;

상기 제1 트렌치 저부를 식각하여 벌브를 형성하는 공정과,Etching the bottom of the first trench to form a bulb;

상기 벌브를 매립하는 매립 절연막을 형성하여 플로팅된 반도체기판을 제공하는 공정과,Providing a floating semiconductor substrate by forming a buried insulation film filling the bulb;

상기 제1 패드절연막 사이를 매립하는 소자분리막을 형성하는 공정과,Forming a device isolation film filling the first pad insulating film;

상기 제1 패드절연막을 제거하고 상기 바타입의 장축 방향 사이에 위치하는 소자분리영역을 라인타입으로 노출시키는 제2 패드절연막을 형성하는 공정과, Removing the first pad insulating film and forming a second pad insulating film exposing the device isolation region between the bar type major axis directions in a line type;

상기 제2 패드절연막을 식각 마스크로 하여 상기 벌브를 노출시키는 제2 트렌치를 형성하는 공정과,Forming a second trench for exposing the bulb by using the second pad insulating layer as an etching mask;

상기 제2 트렌치를 매립하는 지지층을 형성하는 공정을 포함하는 것과,Forming a support layer filling the second trench;

상기 제1 패드절연막은 패드산화막과 패드질화막의 적층구조로 형성하는 것과,The first pad insulating film is formed of a stacked structure of a pad oxide film and a pad nitride film;

상기 제1 트렌치 및 벌브 표면에 열산화막을 더 형성하는 것과,Further forming a thermal oxide film on the first trench and the bulb surface;

상기 매립 절연막은 전체표면상부에 산화막을 형성하고 상기 제1 패드절연막을 마스크로 하는 에치백 공정으로 형성하는 것과,The buried insulating film is formed by forming an oxide film on an entire surface of the buried insulating film by an etch back process using the first pad insulating film as a mask;

상기 플로팅된 반도체기판의 표면에 측벽 산화막 및 라이너 질화막의 적층구조를 형성하는 공정을 더 포함하는 것과,And forming a stacked structure of a sidewall oxide film and a liner nitride film on a surface of the floating semiconductor substrate;

상기 제2 패드절연막을 제거하는 공정을 더 포함하는 것을 특징으로 한다. The method may further include removing the second pad insulating layer.

본 발명은 셀부의 매트 ( mat ) 부분만 SOI 구조로 형성하여 SOI 소자의 특성을 구현함으로써 SOI 기판 수요 감소에 따른 생산단가를 감소시킬 수 있고 캐패시터가 없는 6F2 구조의 디램을 제공할 수 있는 효과를 제공한다.According to the present invention, only the mat part of the cell part is formed in the SOI structure to implement the characteristics of the SOI device, thereby reducing the production cost due to the decrease in the demand of the SOI substrate and providing a DRAM having a 6F2 structure without a capacitor. to provide.

아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, the preferred embodiment of the present invention for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있으며, 여기에 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공된 것으로서, 명세서 전체에 걸쳐 동일하게 기술된 참조 번호들은 동일한 구성요소를 도시한다.Hereinafter, a method of forming a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein, but may be embodied in other forms, and the embodiments described herein fully disclose the technical idea of the present invention in a thorough and complete manner, and fully convey the spirit of the present invention to those skilled in the art. As provided, the same reference numerals throughout the specification indicate the same components.

도 1 내지 도 14 는 본 발명에 반도체소자의 형성방법을 도시한 도면이다. 여기서, 도 1a 내지 도 14a 는 반도체소자의 형성방법에 따른 평면도를 도시한 것이고, 도 1b 내지 도 14b 는 하측에 도 1a 내지 도 14a 의 ⓧ-ⓧ 절단면을 따라 도시하고 상측에 ⓨ-ⓨ 절단면을 따라 도시한 것이다. 1 to 14 illustrate a method of forming a semiconductor device in accordance with the present invention. 1A to 14A show plan views according to a method of forming a semiconductor device, and FIGS. 1B to 14B show a cut along the cut line of Figs. 1A to 14A on the lower side and a cross-sectional cutout on the upper side. It is shown accordingly.

도 1 을 참조하면, 반도체기판(11) 상부에 제1 패드절연막인 패드산화막(13) 및 패드질화막(15)의 적층구조를 형성한다. 여기서, 패드산화막(13)은 40 - 60 Å 두께로 형성하고 패드질화막(15)은 400 - 600 Å 두께로 형성한다.Referring to FIG. 1, a stacked structure of a pad oxide film 13 and a pad nitride film 15, which are first pad insulating films, is formed on the semiconductor substrate 11. Here, the pad oxide film 13 is formed with a thickness of 40-60 mmW and the pad nitride film 15 is formed with a thickness of 400-600 mmW.

이때, 패드산화막(13) 및 패드질화막(15)은 소자분리용으로 사용되는 산화막 및 질화막으로 각각 형성한 것으로, 소자분리영역을 정의하도록 매트 영역의 활성영역에 형성한 것이다. In this case, the pad oxide film 13 and the pad nitride film 15 are formed of an oxide film and a nitride film used for device isolation, respectively, and are formed in the active area of the mat area to define the device isolation area.

도 2 를 참조하면, 매트 ( mat ) 예정영역을 식각하여 제1 트렌치(17)를 형성한다. Referring to FIG. 2, a first trench 17 is formed by etching a mat predetermined region.

이때, 제1 트렌치(17)는 제1 패드절연막(13,15)을 식각 마스크로 하여 600 - 800 Å 깊이의 섬형태 ( island type ) 로 형성한 것으로, 제1 트렌치(17)는 바타입 ( bar type ) 으로 일정간격 이격되어 배열된 행렬 형태로 정렬되도록 형성한 것이다. In this case, the first trenches 17 are formed as island types having a depth of 600 to 800 Å using the first pad insulating layers 13 and 15 as etch masks, and the first trenches 17 have a bar type ( bar type) to be arranged in a matrix form spaced at regular intervals.

도 3 을 참조하면, 제1 패드절연막(13,15)을 식각 마스크로 하여 제1 트렌치(17) 저부의 반도체기판(11)을 등방성 식각함으로써 제1 트렌치(17)의 저부에 벌브(19)를 형성하여 플로팅된 반도체기판(21)을 형성한다. Referring to FIG. 3, the bulb 19 is formed on the bottom of the first trench 17 by isotropically etching the semiconductor substrate 11 on the bottom of the first trench 17 using the first pad insulating layers 13 and 15 as an etch mask. To form a floating semiconductor substrate 21.

이때, 벌브(19)는 인접된 바타입의 제1 트렌치(17)가 연결된 형태로 형성된 다. At this time, the bulb 19 is formed in the form that the first trench 17 of the adjacent bar type is connected.

그러나, 인접한 4 개의 제1 트렌치(17) 사이에 위치하는 ⓐ 및 ⓑ 부분은 벌브가 형성되지 않아 반도체기판(11)이 기둥 형태로 남는다. However, bulbs are not formed in the parts ⓐ and ⓑ positioned between the four adjacent first trenches 17, so that the semiconductor substrate 11 remains in a pillar shape.

도 4 를 참조하면, 반도체기판(11)의 제1 트렌치(17) 및 벌브(19) 표면에 제1 절연막(23)을 형성한다. Referring to FIG. 4, a first insulating film 23 is formed on the surfaces of the first trenches 17 and the bulbs 19 of the semiconductor substrate 11.

이때, 제1 절연막(23)은 열산화막을 60 - 80 Å 두께로 형성한 것이다. At this time, the first insulating film 23 is a thermal oxide film formed to a thickness of 60-80 Å.

도 5 를 참조하면, 제1 트렌치(17) 및 벌브(19)를 매립하는 제2 절연막(25)을 형성하고, 벌브(19)를 매립하도록 에치백 한다. Referring to FIG. 5, a second insulating film 25 filling the first trench 17 and the bulb 19 is formed and etched back to fill the bulb 19.

여기서, 제2 절연막(25)은 산화막으로 형성하되, SOI 소자에 적용되는 매립 절연막과 동일한 역할을 한다. 제2 절연막(25)은 도 3 에 도시된 바와 같이 플로팅된 반도체기판(21)을 제공하는 역할을 한다. Here, the second insulating film 25 is formed of an oxide film, and plays the same role as the buried insulating film applied to the SOI device. The second insulating layer 25 serves to provide the floating semiconductor substrate 21 as shown in FIG. 3.

도 6 을 참조하면, 패드질화막(15)의 표면에 제3 절연막(27)인 측벽 산화막을 형성한다. Referring to FIG. 6, the sidewall oxide film, which is the third insulating film 27, is formed on the surface of the pad nitride film 15.

여기서, 제3 절연막(27)은 측벽 산화 ( wall oxidation ) 공정으로 형성한 것이다. The third insulating film 27 is formed by a wall oxidation process.

도 7 을 참조하면, 전체표면상부에 제4 절연막(29)인 라이너 질화막을 일정두께 형성한다. Referring to FIG. 7, a liner nitride film, which is the fourth insulating film 29, is formed on the entire surface.

도 8 및 도 9 를 참조하면, 전체표면상부에 제5 절연막(31)인 소자분리막을 형성한다. 8 and 9, an isolation layer, which is a fifth insulating layer 31, is formed on the entire surface.

이때, 제5 절연막(31)은 전체표면상부를 평탄화시키도록 형성한 것으로, 전 체표면상부에 소자분리용 산화막을 증착하고 이를 평탄화 식각하여 형성한 것이다. In this case, the fifth insulating layer 31 is formed to planarize the entire surface, and is formed by depositing an oxide film for device isolation on the entire surface and planarizing etching.

여기서, 평탄화 식각 공정은 제4 절연막(29)인 라이너 질화막을 식각장벽으로 하여 CMP 공정이나 에치백 공정으로 실시한 것이다. Here, the planarization etching process is performed by a CMP process or an etch back process using the liner nitride film as the fourth insulating film 29 as an etch barrier.

도 10 을 참조하면, 도 9 의 공정에서 노출된 제4 절연막(29)인 라이너 질화막과 패드질화막(15)을 습식방법으로 제거한다. Referring to FIG. 10, the liner nitride film and the pad nitride film 15, which are the fourth insulating film 29 exposed in the process of FIG. 9, are removed by a wet method.

여기서, 습식 방법은 인산용액을 이용하여 실시할 수 있다. 이때, 제5 절연막(31)인 갭필 산화막은 제4 절연막(29)인 라이너 질화막 제거 공정시 같이 제거되어 평탄화된 형태로 형성된다. Here, the wet method may be performed using a phosphoric acid solution. In this case, the gap fill oxide film, which is the fifth insulating film 31, is removed in the process of removing the liner nitride film, which is the fourth insulating film 29, and is formed in a planarized form.

또한, 도 10 의 공정을 에치백이나 CMP 공정을 이용하여 실시할 수도 있다. 이때, 에치백이나 CMP 공정은 반도체기판(11)과 플로팅된 반도체기판(21)을 식각 장벽으로 하여 실시한다. In addition, the process of FIG. 10 can also be performed using an etch back or a CMP process. At this time, the etch back or CMP process is performed using the semiconductor substrate 11 and the floating semiconductor substrate 21 as an etch barrier.

도 11 을 참조하면, 전체표면상부에 제2 패드절연막(33)을 형성한다. Referring to FIG. 11, a second pad insulating film 33 is formed over the entire surface.

이때, 제2 패드절연막(33)은 전체표면상부에 질화막을 증착하고, 이를 패터닝하여 매트 ( mat ) 영역의 제1 트렌치(17) 단축 방향을 모두 도포하며 장축 방향으로 인접된 제1 트렌치(17) 사이에서 이격된 패드 형태로 패터닝된 것이다. At this time, the second pad insulating layer 33 deposits a nitride film on the entire surface, and patterning the second pad insulating layer 33 to apply all of the first trenches 17 in the mat region in the short axis direction and to adjoin the first trenches 17 in the major axis direction. Patterned as pads spaced apart).

여기서, 제2 패드절연막(33)은 제1 트렌치(17)의 단축방향으로 제1 트렌치(17) 사이의 플로팅된 반도체기판(21)을 노출시키는 라인 타입으로 형성된 것이다. Here, the second pad insulating layer 33 is formed in a line type to expose the floating semiconductor substrate 21 between the first trenches 17 in the short axis direction of the first trenches 17.

도 12 를 참조하면, 제2 패드절연막(33)을 마스크로 하여 벌브(19)의 저부를 노출시키도록 식각하여 라인 타입의 제2 트렌치(35)를 형성한다. Referring to FIG. 12, a second type of trench 35 is formed by etching the second pad insulating layer 33 as a mask to expose the bottom of the bulb 19.

도 13 을 참조하면, 제2 트렌치(35)를 매립하는 제6 절연막(37)을 전체표면상부에 형성하고 이를 평탄화 식각하여 플로팅된 반도체기판(21)의 지지층을 형성한다. Referring to FIG. 13, a sixth insulating layer 37 filling the second trench 35 is formed on the entire surface and planarized and etched to form a supporting layer of the floating semiconductor substrate 21.

이때, 제6 절연막(37)은 갭필 산화막으로 형성한 것이고, 평탄화 식각 공정은 증착 공정 후에 제2 패드절연막(33)을 식각 장벽으로 하여 에치백이나 CMP 공정으로 실시한 것이다. In this case, the sixth insulating film 37 is formed of a gap fill oxide film, and the planarization etching process is performed by an etch back or CMP process using the second pad insulating film 33 as an etch barrier after the deposition process.

도 14 를 참조하면, 제2 패드절연막(33)을 인산용액을 이용한 습식 공정으로 제거한다. Referring to FIG. 14, the second pad insulating layer 33 is removed by a wet process using a phosphate solution.

이때, 제2 패드절연막(33) 측면의 제6 절연막(37)은 습식 공정시 인산용액에 의하여 식각되므로, 비교적 평탄화 구조를 제공한다. In this case, the sixth insulating layer 37 on the side of the second pad insulating layer 33 is etched by the phosphate solution during the wet process, thereby providing a relatively flattened structure.

보다 평탄화된 구조를 제공하기 위하여 CMP 공정을 실시할 수도 있다. A CMP process may be performed to provide a more planarized structure.

도 15 는 도 14 의 후속 공정으로 완성한 반도체소자를 도시한 것으로, 상측은 평면도를 도시한 것이고 하측은 비트라인이 위치하는 부분을 절단한 단면도를 도시한 것이다. FIG. 15 illustrates a semiconductor device completed by the subsequent process of FIG. 14, in which the upper side shows a plan view and the lower side shows a cross-sectional view of a portion where a bit line is located.

도 15 를 참조하면, 도 14 의 후속 공정으로, 워드라인, 더미 워드라인, 소스 라인, 및 비트라인을 형성함으로써 SOI 기판의 수요 없이 6F2 구조의 플로팅 바디 구조를 제공하여 SOI 기판 수요에 따른 생산단가를 감소시킬 수 있고 캐패시터가 없는 6F2 구조의 디램을 제공할 수 있는 효과를 제공한다.Referring to FIG. 15, in the subsequent process of FIG. 14, a word line, a dummy word line, a source line, and a bit line are formed to provide a floating body structure having a 6F2 structure without the demand of the SOI substrate, thereby producing a unit price according to the demand of the SOI substrate. It is possible to reduce the number of capacitors and provide the effect of providing a capacitor-less 6F2 DRAM.

도 1 내지 도 14 는 본 발명에 따른 반도체소자 및 그 형성방법을 도시한 평면도 및 단면도.1 to 14 are a plan view and a cross-sectional view showing a semiconductor device and a method of forming the same according to the present invention.

도 15 는 도 14 의 후속 공정으로 완성한 반도체소자를 도시한 평면도 및 단면도.15 is a plan view and a sectional view of a semiconductor device completed with the subsequent step of FIG. 14;

Claims (11)

셀부의 매트 영역에 위치한 플로팅된 반도체기판 사이를 매립하는 소자분리막과,An isolation layer filling the floating semiconductor substrate in the mat region of the cell unit; 상기 소자분리막의 일측 방향으로 상기 소자분리막의 저부 사이를 연결하여 상기 플로팅된 반도체기판의 저부에 형성된 벌브형의 매립 절연막을 포함하는 것을 특징으로 하는 반도체소자.And a bulb-type buried insulating film formed on a bottom of the floating semiconductor substrate by connecting between bottoms of the device isolation films in one direction of the device isolation film. 청구항 1 항에 있어서, The method according to claim 1, 상기 플로팅된 반도체기판을 지지하며 타측 방향의 상기 소자분리막 사이에 상기 일측 방향으로 형성된 라인 타입의 지지층을 더 포함하는 것을 특징으로 하는 반도체소자.And a line type support layer supporting the floated semiconductor substrate and formed in the one direction between the device isolation layers in the other direction. 청구항 2 항에 있어서, The method according to claim 2, 상기 지지층은 상기 벌브형 매립 절연막을 타측 방향으로 연결한 것을 특징으로 하는 반도체소자.The support layer is a semiconductor device, characterized in that for connecting the bulb-type buried insulating film in the other direction. 셀부의 매트 영역에 행렬 형태로 배열된 바타입의 플로팅된 반도체기판과,A bar type floating semiconductor substrate arranged in a matrix form in a mat area of a cell part, 상기 플로팅된 반도체기판 사이를 매립하는 소자분리막과,An isolation layer filling the floating semiconductor substrate; 상기 소자분리막의 저부 사이를 연결하여 상기 플로팅된 반도체기판의 저부 에 형성된 벌브형의 매립 절연막과,A bulb-type buried insulating film formed on a bottom of the floating semiconductor substrate by connecting between bottoms of the device isolation layers; 상기 바타입의 장축 방향 사이에 형성되어 상기 플로팅된 반도체기판을 지지하는 라인타입의 지지층을 포함하는 것을 특징으로 하는 반도체소자.And a line type support layer formed between the bar type major axis directions to support the floated semiconductor substrate. 청구항 4 항에 있어서, The method according to claim 4, 상기 지지층은 상기 바타입의 장축 방향으로 상기 벌브형 매립 절연막을 연결한 것을 특징으로 하는 반도체소자.The support layer is a semiconductor device, characterized in that for connecting the bulb-type buried insulating film in the longitudinal direction of the bar type. 반도체기판상에 행렬 형태로 배열된 바타입 ( bar type ) 의 소자분리영역을 정의하는 제1 패드절연막을 형성하는 공정과,Forming a first pad insulating film defining a bar type device isolation region arranged in a matrix on a semiconductor substrate; 상기 제1 패드절연막을 마스크로 하여 제1 트렌치를 형성하는 공정과,Forming a first trench using the first pad insulating film as a mask; 상기 제1 트렌치 저부를 식각하여 벌브를 형성하는 공정과,Etching the bottom of the first trench to form a bulb; 상기 벌브를 매립하는 매립 절연막을 형성하여 플로팅된 반도체기판을 제공하는 공정과,Providing a floating semiconductor substrate by forming a buried insulation film filling the bulb; 상기 제1 패드절연막 사이를 매립하는 소자분리막을 형성하는 공정과,Forming a device isolation film filling the first pad insulating film; 상기 제1 패드절연막을 제거하고 상기 바타입의 장축 방향 사이에 위치하는 소자분리영역을 라인타입으로 노출시키는 제2 패드절연막을 형성하는 공정과, Removing the first pad insulating film and forming a second pad insulating film exposing the device isolation region between the bar type major axis directions in a line type; 상기 제2 패드절연막을 식각 마스크로 하여 상기 벌브를 노출시키는 제2 트렌치를 형성하는 공정과,Forming a second trench for exposing the bulb by using the second pad insulating layer as an etching mask; 상기 제2 트렌치를 매립하는 지지층을 형성하는 공정을 포함하는 것을 특징 으로 하는 반도체소자의 형성방법. And forming a support layer filling the second trench. 청구항 6 항에 있어서,The method according to claim 6, 상기 제1 패드절연막은 패드산화막과 패드질화막의 적층구조로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.And the first pad insulating film is formed in a stacked structure of a pad oxide film and a pad nitride film. 청구항 6 항에 있어서, The method according to claim 6, 상기 제1 트렌치 및 벌브 표면에 열산화막을 더 형성하는 것을 특징으로 하는 반도체소자의 형성방법.And forming a thermal oxide film on the surfaces of the first trenches and the bulbs. 청구항 6 항에 있어서,The method according to claim 6, 상기 매립 절연막은 전체표면상부에 산화막을 형성하고 상기 제1 패드절연막을 마스크로 하는 에치백 공정으로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.And the buried insulating film is formed on an entire surface of the buried insulating film by an etch back process using the first pad insulating film as a mask. 청구항 6 항에 있어서,The method according to claim 6, 상기 플로팅된 반도체기판의 표면에 측벽 산화막 및 라이너 질화막의 적층구조를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 형성방법.And forming a stacked structure of a sidewall oxide film and a liner nitride film on a surface of the floated semiconductor substrate. 청구항 6 항에 있어서,The method according to claim 6, 상기 제2 패드절연막을 제거하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 형성방법.And removing the second pad insulating film.
KR1020080024624A 2008-03-17 2008-03-17 Semiconductor devices and method for forming the same KR100955191B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080024624A KR100955191B1 (en) 2008-03-17 2008-03-17 Semiconductor devices and method for forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080024624A KR100955191B1 (en) 2008-03-17 2008-03-17 Semiconductor devices and method for forming the same

Publications (2)

Publication Number Publication Date
KR20090099407A true KR20090099407A (en) 2009-09-22
KR100955191B1 KR100955191B1 (en) 2010-04-29

Family

ID=41358022

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080024624A KR100955191B1 (en) 2008-03-17 2008-03-17 Semiconductor devices and method for forming the same

Country Status (1)

Country Link
KR (1) KR100955191B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140023057A (en) * 2012-08-16 2014-02-26 에스케이하이닉스 주식회사 Semiconductor memory device and manufacturing method thereof

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100374554B1 (en) * 2000-09-22 2003-03-04 주식회사 하이닉스반도체 Structure of body-substrate contact for soi semiconductor device and method for fabricating the same
JP2002141476A (en) * 2000-11-07 2002-05-17 Hitachi Ltd BiCMOS SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND MANUFACTURING METHOD THEREFOR
KR100640159B1 (en) 2005-03-31 2006-10-30 주식회사 하이닉스반도체 Semiconductor device increased channel length and method for manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140023057A (en) * 2012-08-16 2014-02-26 에스케이하이닉스 주식회사 Semiconductor memory device and manufacturing method thereof
US9041124B2 (en) 2012-08-16 2015-05-26 SK Hynix Inc. Semiconductor memory device and method of manufacturing the same

Also Published As

Publication number Publication date
KR100955191B1 (en) 2010-04-29

Similar Documents

Publication Publication Date Title
JP4074451B2 (en) Manufacturing method of semiconductor device
US9087856B2 (en) Semiconductor device with buried bit line and method for fabricating the same
US8691680B2 (en) Method for fabricating memory device with buried digit lines and buried word lines
US7611931B2 (en) Semiconductor structures with body contacts and fabrication methods thereof
US20110241093A1 (en) Semiconductor device and method of making the same
US20140159131A1 (en) Reservoir capacitor of semiconductor device and method for fabricating the same
US9305927B2 (en) Semiconductor device and method of manufacturing the same
JP2004015053A (en) Integrated circuit and its manufacturing method
US6693041B2 (en) Self-aligned STI for narrow trenches
CN112736036A (en) Semiconductor structure and forming method thereof
TWI708321B (en) Semiconductor structure and manufacturing method thereof
KR20040111151A (en) Trench capacitor dram cell using buried oxide as array top oxide
US20120286357A1 (en) Sense-amp transistor of semiconductor device and method for manufacturing the same
US7579234B2 (en) Method for fabricating memory device with recess channel MOS transistor
JP2009182114A (en) Semiconductor device and manufacturing method thereof
KR101205067B1 (en) Method for fabricating semiconductor device
US7553737B2 (en) Method for fabricating recessed-gate MOS transistor device
US7510930B2 (en) Method for fabricating recessed gate MOS transistor device
KR20130050160A (en) Method of manufacturing semiconductor device
KR100955191B1 (en) Semiconductor devices and method for forming the same
KR100442781B1 (en) semiconductor having having trench capacitor and method for fabricating the same
KR100944357B1 (en) Semiconductor devices and method for forming the same
JP2013219179A (en) Semiconductor device and manufacturing method of the same
KR20090022759A (en) Semiconductor device with vertical transistor and method of manufacturing the same
WO2014125950A1 (en) Semiconductor device and method for producing same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee