KR20090097556A - Data input/output line test circuit and test method thereof - Google Patents

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Abstract

A data input/output line test circuit and a test method thereof are provided to improve the reliability of product by detecting a defect due to a particle in the input/output line in advance. In a data input/output line test circuit and a test method thereof, the data input/output line test circuit comprises a global input output line and a voltage supply parts(21,22,23,24). From the first global input/output line to the fourth global input output line are successively arranged. A voltage supply unit supplies a first voltage to a first and a third global input/output line according to a test mode enable signal of a burn in test for testing a defect between the first global input/output line and the fourth global input/output line. The voltage supply unit supplies a second voltage to the second and the fourth global input/output line.

Description

데이터 입출력 라인 테스트 회로 및 그의 테스트 방법{Data Input/Output Line Test Circuit And Test Method Thereof}Data Input / Output Line Test Circuit And Test Method Thereof}

본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 데이터 입출력 라인간의 불량을 테스트할 수 있는 테스트 회로 및 그의 테스트 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly, to a test circuit and a test method thereof capable of testing a defect between data input and output lines.

반도체 집적 회로는 특히, 모바일 디램(DRAM)은 칩에 대한 높은 신뢰성 및 동작의 안정성이 요구된다. 그런데, 모바일 디램 내부의 데이터 입출력 라인간에 미세한 파티클(particle)이 존재하는 경우, 이로 인한 다양한 불량들이 즉시 나타나거나 향후에 제품을 사용하는 도중에 나타날 수 있다. 따라서, 사전에 이러한 불량을 검출할 필요성이 있다. 그러나, 종래의 반도체 집적 회로는 이러한 데이터 입출력 라인 간 발생하는 파티클 불량을 검출할 수 없는 문제점이 있다.Semiconductor integrated circuits, in particular, mobile DRAMs (DRAM) are required for high reliability and stability of operation for the chip. However, when minute particles exist between data input / output lines in the mobile DRAM, various defects may be immediately generated or may appear in the future while using the product. Therefore, there is a need to detect such a defect in advance. However, the conventional semiconductor integrated circuit has a problem in that particle defects occurring between the data input and output lines cannot be detected.

본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로 데이터 입출력 라인 사이에 존재하는 파티클에 의한 불량을 검출할 수 있는 데이터 입출력 라인 테스트 회로 및 테스트 방법을 제공하는데 목적이 있다. An object of the present invention is to provide a data input / output line test circuit and a test method for detecting defects caused by particles existing between data input / output lines.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 데이터 입출력 라인 테스트 회로는 순차적으로 배치된 복수개의 데이터 입출력 라인; 및 제어 신호에 응답하여 상기 복수개의 데이터 입출력 라인 중에서 서로 인접한 데이터 입출력 라인들이 정해진 전위차를 갖도록 상기 복수개의 입출력 라인에 전압을 인가하는 전압 인가부를 구비한다.According to an aspect of the present invention, a data input / output line test circuit includes a plurality of data input / output lines sequentially arranged; And a voltage applying unit configured to apply a voltage to the plurality of input / output lines such that adjacent data input / output lines among the plurality of data input / output lines have a predetermined potential difference in response to a control signal.

본 발명에 따른 데이터 입출력 라인 테스트 방법은 제어 신호의 활성화 여부를 판단하는 단계; 상기 제어 신호가 활성화되면 복수개의 데이터 입출력 라인 중에서 서로 인접한 데이터 입출력 라인들이 정해진 전위차를 갖도록 상기 복수개의 데이터 입출력 라인에 전압을 인가하는 단계; 및 상기 전압을 인가한 상태에서 전류량을 감지하여 상기 복수개의 데이터 입출력 라인의 불량 여부를 판단하는 단계를 포함한다.The data input / output line test method according to the present invention comprises the steps of determining whether the control signal is activated; Applying a voltage to the plurality of data input / output lines such that adjacent data input / output lines among the plurality of data input / output lines have a predetermined potential difference when the control signal is activated; And determining whether the plurality of data input / output lines are defective by sensing a current amount in the state where the voltage is applied.

본 발명에 따른 데이터 입출력 라인 테스트 회로 및 그의 테스트 방법은 데이터 입출력 라인 사이에 존재하는 파티클(particle)로 인해 발생할 수 있는 잠재 된 불량을 사전에 검출함으로써 제품 신뢰성을 향상시킬 수 있다.The data input / output line test circuit and a test method thereof according to the present invention can improve product reliability by detecting potential defects that may occur due to particles existing between data input / output lines in advance.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명에 따른 데이터 입출력 라인 테스트 회로의 일 실시예를 나타낸 회로도이다.1 is a circuit diagram illustrating an embodiment of a data input / output line test circuit according to the present invention.

도 1에 도시된 데이터 입출력 라인 테스트 회로는 데이터 입출력 라인 즉, 글로벌 입출력 라인(GIO[0],GIO[1],GIO[2],GIO[3]) 및 전압 인가부(21,22,23,24)를 포함한다.The data input / output line test circuit shown in FIG. 1 includes data input / output lines, that is, global input / output lines GIO [0], GIO [1], GIO [2], GIO [3], and voltage applying units 21, 22, and 23. , 24).

상기 글로벌 입출력 라인(GIO[0],GIO[1],GIO[2],GIO[3])은 제1 글로벌 입출력 라인(GIO[0]) 내지 제4 글로벌 입출력 라인(GIO[3])을 포함한다. 상기 제1 글로벌 입출력 라인(GIO[0]) 내지 상기 제4 글로벌 입출력 라인(GIO[3])은 순차적으로 배치되며, 하나의 글로벌 입출력 라인마다 1 개 또는 2 개의 글로벌 입출력 라인이 인접하여 배치된다. 예를 들면, 상기 제2 글로벌 입출력 라인(GIO[1])은 상기 제1 글로벌 입출력 라인(GIO[0]) 및 상기 제3 글로벌 입출력 라인(GIO[2])에 인접하여 위치한다.The global input / output lines GIO [0], GIO [1], GIO [2], and GIO [3] may connect the first global input / output lines GIO [0] to the fourth global input / output lines GIO [3]. Include. The first global input / output lines GIO [0] to the fourth global input / output lines GIO [3] are sequentially arranged, and one or two global input / output lines are disposed adjacent to each global input / output line. . For example, the second global input / output line GIO [1] is positioned adjacent to the first global input / output line GIO [0] and the third global input / output line GIO [2].

상기 전압 인가부(21,22,23,24)는 상기 제1 글로벌 입출력 라인(GIO[0]) 내지 상기 제4 글로벌 입출력 라인(GIO[3])간의 불량을 테스트하기 위한 번인 테스트 모드 신호(ENTEST)가 인에이블됨에 따라 상기 제1 및 제3 글로벌 입출력 라인(GIO[0],GIO[2])에 제1 전압 즉, 외부 전압(VDD)을 인가하고, 상기 제2 및 제4 글로벌 입출력 라인(GIO[1],GIO[3])에 상기 제1 전압 레벨과 전위차를 갖는 제2 전압 즉, 접지 전압(VSS)을 인가한다. The voltage applying units 21, 22, 23, and 24 may burn-in test mode signals for testing a failure between the first global input / output lines GIO [0] to the fourth global input / output lines GIO [3]. As ENTEST is enabled, a first voltage, that is, an external voltage VDD is applied to the first and third global input / output lines GIO [0] and GIO [2], and the second and fourth global input / output lines are applied. A second voltage having a potential difference with the first voltage level, that is, the ground voltage VSS, is applied to the lines GIO [1] and GIO [3].

상기 번인 테스트 모드 신호(ENTEST)는 복수개의 번인 테스트의 종류 중 상기 글로벌 입출력 라인간의 불량을 테스트하기 위한 신호로서, 예를 들면, 상기 번인 테스트 모드 신호(ENTEST)가 로직 하이가 되면 상기 글로벌 입출력 라인간의 불량을 테스트할 수 있다.The burn-in test mode signal ENTEST is a signal for testing a failure between the global input / output lines among a plurality of burn-in test types. For example, when the burn-in test mode signal ENTEST becomes logic high, the global input / output line Can test for liver failure.

상기 전압 인가부(21,22,23,24)는 풀업부(21,23) 및 풀다운부(22,24)를 포함한다.The voltage applying units 21, 22, 23, and 24 include pull-up units 21 and 23 and pull-down units 22 and 24.

상기 풀업부(21,23)는 상기 번인 테스트 모드 신호(ENTEST)가 인에이블됨에 따라 상기 제1 글로벌 입출력 라인(GIO[0]) 및 상기 제3 글로벌 입출력 라인(GIO[2]) 을 상기 외부 전압(VDD) 레벨로 풀업시킨다. As the burn-in test mode signal ENTEST is enabled, the pull-up units 21 and 23 may externally connect the first global I / O line GIO [0] and the third global I / O line GIO [2] to the external device. Pull up to voltage VDD level.

상기 풀업부(21,23)는 제1 풀업부(21) 및 제2 풀업부(23)로 구성된다. 상기 제1 풀업부(21)는 제1 인버터(IV1) 및 제1 트랜지스터(M1)를 포함한다. 상기 제1 인버터(IV1)는 상기 번인 테스트 모드 신호(ENTEST)를 입력받는다. 상기 제1 트랜지스터(M1)는 소스에 상기 외부 전압(VDD)을 입력받고 게이트에 상기 제1 인버터(IV1)의 출력을 입력받고 드레인이 상기 제1 글로벌 입출력 라인(GIO[0])에 연결된다. 상기 제2 풀업부(23)는 제2 인버터(IV2) 및 제3 트랜지스터(M3)를 포함한다. 상기 제2 인버터(IV2)는 상기 번인 테스트 모드 신호(ENTEST)를 입력받는다. 상기 제3 트랜지스터(M3)는 소스에 상기 외부 전압(VDD)을 입력받고 게이트에 상기 제2 인버터(IV2)의 출력을 입력받고 드레인이 상기 제3 글로벌 입출력 라인(GIO[2])에 연결된다.The pull-up units 21 and 23 include a first pull-up unit 21 and a second pull-up unit 23. The first pull-up part 21 includes a first inverter IV1 and a first transistor M1. The first inverter IV1 receives the burn-in test mode signal ENTEST. The first transistor M1 receives the external voltage VDD from a source, an output of the first inverter IV1 from a gate thereof, and a drain thereof is connected to the first global input / output line GIO [0]. . The second pull-up part 23 includes a second inverter IV2 and a third transistor M3. The second inverter IV2 receives the burn-in test mode signal ENTEST. The third transistor M3 receives the external voltage VDD from a source, an output of the second inverter IV2 from a gate thereof, and a drain thereof is connected to the third global input / output line GIO [2]. .

상기 풀다운부(22,24)는 상기 번인 테스트 모드 신호(ENTEST)가 인에이블됨에 따라 상기 제2 및 제4 글로벌 입출력 라인(GIO[1],GIO[3])을 상기 접지 전압(VSS) 레벨로 풀다운시킨다.The pull-down units 22 and 24 may level the second and fourth global input / output lines GIO [1] and GIO [3] with the ground voltage VSS as the burn-in test mode signal ENTEST is enabled. Pull down

상기 풀다운부(22,24)는 제1 풀다운부(22) 및 제2 풀다운부(24)로 구성된다. 상기 제1 풀다운부(22)는 제2 트랜지스터(M2)를 포함한다. 상기 제2 트랜지스터(M2)는 소스에 상기 제2 전압(VSS)을 입력받고 게이트에 상기 번인 테스트 모드 신호(ENTEST)를 입력받고 드레인이 상기 제2 글로벌 입출력 라인(GIO[1])에 연결된다. 상기 제2 풀다운부(24)는 제4 트랜지스터(M4)를 포함한다. 상기 제4 트랜지스터(M4)는 소스에 상기 제2 전압(VSS)을 입력받고 게이트에 상기 번인 테스트 모드 신호(ENTEST)를 입력받고 드레인이 상기 제4 글로벌 입출력 라인(GIO[3])에 연결된다. The pull down parts 22 and 24 are composed of a first pull down part 22 and a second pull down part 24. The first pull-down part 22 includes a second transistor M2. The second transistor M2 receives the second voltage VSS at a source, the burn-in test mode signal ENTEST at a gate thereof, and a drain thereof is connected to the second global input / output line GIO [1]. . The second pull-down part 24 includes a fourth transistor M4. The fourth transistor M4 receives the second voltage VSS at a source, the burn-in test mode signal ENTEST at a gate thereof, and a drain thereof is connected to the fourth global input / output line GIO [3]. .

도 2는 본 발명에 따른 번인 테스트 모드의 진행 방식을 설명하기 위한 구조도이다.2 is a structural diagram for explaining the progress of the burn-in test mode according to the present invention.

상기 제1 글로벌 입출력 라인(GIO[0]) 내지 상기 제4 글로벌 입출력 라인(GIO[4])은 순차적으로 인접하게 배치되어 있다. 글로벌 입출력 라인의 번인 테스트시, 상기 제1 글로벌 입출력 라인(GIO[0]) 및 상기 제3 글로벌 입출력 라인(GIO[2])의 전위 레벨은 외부 전압(VDD) 레벨이며, 상기 제2 글로벌 입출력 라인(GIO[1]) 및 상기 제4 글로벌 입출력 라인(GIO[3])의 전위 레벨은 접지 전압(VSS) 레벨이다. 따라서, 상기 제2 글로벌 입출력 라인(GIO[1])과 상기 제3 글로 벌 입출력 라인(GIO[2])간에 파티클(particle)이 존재할 경우, 상기 제3 글로벌 입출력 라인(GIO[2])과 상기 제2 글로벌 입출력 라인(GIO[1])의 전위차로 인하여 비정상적인 전류 흐름이 발생할 수 있다.The first global input / output lines GIO [0] to the fourth global input / output lines GIO [4] are sequentially adjacent to each other. In a burn-in test of a global input / output line, a potential level of the first global input / output line GIO [0] and the third global input / output line GIO [2] is an external voltage VDD level, and the second global input / output line The potential level of the line GIO [1] and the fourth global input / output line GIO [3] is the ground voltage VSS level. Therefore, when particles exist between the second global input / output line GIO [1] and the third global input / output line GIO [2], the particles may be separated from the third global input / output line GIO [2]. Abnormal current flow may occur due to the potential difference between the second global input / output lines GIO [1].

도 1 내지 도 2를 참조하여, 본 발명에 따른 글로벌 입출력 라인의 테스트 회로의 동작을 설명하면 다음과 같다.1 to 2, the operation of the test circuit of the global input / output line according to the present invention will be described.

글로벌 입출력 라인의 번인 테스트를 수행하기 위해, 상기 번인 테스트 모드 신호(ENTEST)를 인에이블시킨다. 따라서, 상기 전압 인가부(21,22,23,24)의 제1 풀업부(21) 및 제2 풀업부(23)는 상기 제1 글로벌 입출력 라인(GIO[0]) 및 상기 제3 글로벌 입출력 라인(GIO[2])에 상기 외부 전압(VDD)을 인가하고, 상기 전압 인가부(21,22,23,24)의 제1 풀다운부(22) 및 제2 풀다운부(24)는 상기 제2 글로벌 입출력 라인(GIO[1]) 및 상기 제4 글로벌 입출력 라인(GIO[3])에 접지 전압(VSS)을 인가한다. 상기 제2 글로벌 입출력 라인(GIO[1])과 상기 제3 글로벌 입출력 라인(GIO[2]) 사이에 파티클(particle)이 존재할 경우, 상기 제3 글로벌 입출력 라인(GIO[2])과 상기 제2 글로벌 입출력 라인(GIO[1])이 쇼트(short) 되고, 상기 제3 글로벌 입출력 라인(GIO[2])과 상기 제2 글로벌 입출력 라인(GIO[1]) 사이에 전위차(VDD-VSS)가 존재하므로 과도한 전류가 흐르게 된다. 따라서, 상기 글로벌 입출력 라인 번인 테스트 중 반도체 메모리의 전류 스펙(spec), 예를 들어, IDD2P를 모니터링하여 과도한 전류를 감지함으로써 파티클에 의한 불량을 검출할 수 있다. 또한, 노멀 모드에서는 상기 번인 테스트 모드 신호(ENTEST)가 디스에이블되고, 상기 제1 내지 제4 글로벌 입출력 라인(GIO[0]~GIO[3])은 노멀 모드에서의 데이터를 전송하는 동작을 수행하게 된다.In order to perform burn-in test of the global input / output line, the burn-in test mode signal ENTEST is enabled. Accordingly, the first pull-up unit 21 and the second pull-up unit 23 of the voltage applying units 21, 22, 23, and 24 may include the first global input / output line GIO [0] and the third global input / output unit. The external voltage VDD is applied to the line GIO [2], and the first pull-down part 22 and the second pull-down part 24 of the voltage applying parts 21, 22, 23, and 24 are formed of the first voltage. The ground voltage VSS is applied to the second global input / output line GIO [1] and the fourth global input / output line GIO [3]. When particles exist between the second global input / output line GIO [1] and the third global input / output line GIO [2], the third global input / output line GIO [2] and the first particle are present. 2 global input / output line GIO [1] is shorted and a potential difference VDD-VSS is formed between the third global input / output line GIO [2] and the second global input / output line GIO [1]. Is present and excessive current flows. Accordingly, a defect caused by particles may be detected by monitoring an excessive current by monitoring a current specification of the semiconductor memory, for example, IDD2P, during the global input / output line burn-in test. In addition, in the normal mode, the burn-in test mode signal ENTEST is disabled, and the first to fourth global input / output lines GIO [0] to GIO [3] transmit data in the normal mode. Done.

상기 제1 전압은 상기 외부 전압(VDD) 외에 고전압(VPP)을 사용할 수 있다.The first voltage may use a high voltage VPP in addition to the external voltage VDD.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof.

그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

도 1은 본 발명에 따른 글로벌 입출력 라인의 테스트 회로의 일 실시예를 나타낸 회로도, 및1 is a circuit diagram showing an embodiment of a test circuit of a global input-output line according to the present invention, and

도 2는 본 발명에 따른 번인 테스트 모드의 진행 방식을 설명하기 위한 구조도이다.2 is a structural diagram for explaining the progress of the burn-in test mode according to the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of Signs for Main Parts of Drawings>

21,23 : 제1 풀업부, 제2 풀업부 22,24 : 제1 풀다운부, 제2 풀다운부21,23: first pull-up part, second pull-up part 22,24: first pull-down part, second pull-down part

Claims (7)

순차적으로 배치된 복수개의 데이터 입출력 라인; 및A plurality of data input / output lines sequentially arranged; And 제어 신호에 응답하여 상기 복수개의 데이터 입출력 라인 중에서 서로 인접한 데이터 입출력 라인들이 정해진 전위차를 갖도록 상기 복수개의 입출력 라인에 전압을 인가하는 전압 인가부를 구비하는 데이터 입출력 라인 테스트 회로.And a voltage applying unit configured to apply a voltage to the plurality of input / output lines such that adjacent data input / output lines among the plurality of data input / output lines have a predetermined potential difference in response to a control signal. 제 1 항에 있어서,The method of claim 1, 상기 전압 인가부는,The voltage applying unit, 상기 제어 신호의 활성화에 응답하여 상기 복수개의 데이터 입출력 라인 중에서 홀수번째 데이터 입출력 라인을 제1 전압 레벨로 풀업시키는 풀업부; 및A pull-up unit configured to pull up an odd-numbered data input / output line to a first voltage level in response to the activation of the control signal; And 상기 제어 신호의 활성화에 응답하여 상기 복수개의 데이터 입출력 라인 중에서 짝수번째 데이터 입출력 라인을 제2 전압 레벨로 풀다운시키는 풀다운부를 포함하는 데이터 입출력 라인 테스트 회로.And a pull-down unit configured to pull down even-numbered data input / output lines to a second voltage level among the plurality of data input / output lines in response to activation of the control signal. 제 2 항에 있어서,The method of claim 2, 상기 제어 신호는 테스트 모드 신호를 포함하는 데이터 입출력 라인 테스트 회로.And the control signal comprises a test mode signal. 제 2 항에 있어서,The method of claim 2, 상기 제1 전압은 외부 전압을 포함하고 상기 제2 전압은 접지 전압을 포함하는 것을 특징으로 하는 데이터 입출력 라인 테스트 회로.And the first voltage includes an external voltage and the second voltage includes a ground voltage. 제어 신호의 활성화 여부를 판단하는 단계;Determining whether the control signal is activated; 상기 제어 신호가 활성화되면 복수개의 데이터 입출력 라인 중에서 서로 인접한 데이터 입출력 라인들이 정해진 전위차를 갖도록 상기 복수개의 데이터 입출력 라인에 전압을 인가하는 단계; 및Applying a voltage to the plurality of data input / output lines such that adjacent data input / output lines among the plurality of data input / output lines have a predetermined potential difference when the control signal is activated; And 상기 전압을 인가한 상태에서 전류량을 감지하여 상기 복수개의 데이터 입출력 라인의 불량 여부를 판단하는 단계를 포함하는 데이터 입출력 라인 테스트 방법.And detecting a current amount in the state where the voltage is applied to determine whether the plurality of data input / output lines are defective. 제 5 항에 있어서,The method of claim 5, wherein 상기 제어 신호는 테스트 모드 신호를 포함하는 데이터 입출력 라인 테스트 방법.And the control signal comprises a test mode signal. 제 5 항에 있어서,The method of claim 5, wherein 상기 전압을 인가하는 단계는,Applying the voltage, 상기 서로 인접한 데이터 입출력 라인 중에서 어느 하나에는 외부 전압을 인가하고, 다른 하나에는 접지 전압을 인가하는 것을 특징으로 하는 데이터 입출력 라인 테스트 방법.And an external voltage is applied to one of the adjacent data input / output lines and a ground voltage to the other.
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* Cited by examiner, † Cited by third party
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CN110728937A (en) * 2019-10-31 2020-01-24 京东方科技集团股份有限公司 Method for exciting and detecting potential faults of array substrate, display panel and display device

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