KR20090088291A - Semiconductor device and cell plate voltage generator apparatus thereof - Google Patents

Semiconductor device and cell plate voltage generator apparatus thereof Download PDF

Info

Publication number
KR20090088291A
KR20090088291A KR1020080061951A KR20080061951A KR20090088291A KR 20090088291 A KR20090088291 A KR 20090088291A KR 1020080061951 A KR1020080061951 A KR 1020080061951A KR 20080061951 A KR20080061951 A KR 20080061951A KR 20090088291 A KR20090088291 A KR 20090088291A
Authority
KR
South Korea
Prior art keywords
voltage
cell plate
plate voltage
signal
free cell
Prior art date
Application number
KR1020080061951A
Other languages
Korean (ko)
Other versions
KR100965763B1 (en
Inventor
정호돈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to US12/206,865 priority Critical patent/US8000160B2/en
Publication of KR20090088291A publication Critical patent/KR20090088291A/en
Application granted granted Critical
Publication of KR100965763B1 publication Critical patent/KR100965763B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C2029/2602—Concurrent test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

A semiconductor device and a cell plate voltage generator apparatus thereof are provided to make the electrical test to be facilitated by controlling the cell-plate voltage. A semiconductor device comprises a monitor voltage conveying part(100) and a voltage generation part(200). The voltage generation part outputs the internal voltage including the plate voltage to the voltage monitor pad(VM). The monitor voltage conveying part outputs the first free cell plate voltage by receiving the exterior voltage through the voltage monitor pad. The voltage generation part produces the cell plate voltage(VCP) using the first free cell plate voltage and the second free cell plate voltage according to the test mode. The cell-plate voltage formation apparatus comprises a decoding signal generator(120), a voltage offer part, a voltage monitor pad and a driver(240) in order to freely control the cell-plate voltage.

Description

반도체 장치 및 그 장치의 셀 플레이트 전압 생성 장치{Semiconductor Device And Cell Plate Voltage Generator Apparatus Thereof}Semiconductor device and cell plate voltage generator Apparatus Thereof

본 발명은 반도체 장치에 관한 것으로서, 특히 셀 플레이트 전압의 레벨을 원하는 레벨로 자유롭게 제공할 수 있는 반도체 장치 및 셀 플레이트 전압 생성 장치에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device and a cell plate voltage generating device capable of freely providing a level of a cell plate voltage at a desired level.

최근 들어, 반도체 장치가 점점 소형화됨에 따라 넷 다이(Net Die) 증가로 인해 테스트 시간이 늘어남에 따라 테스트 시간 감축을 위해 멀티 패러렐 테스트(Multi Parallel Test)가 행해지고 있다. In recent years, as semiconductor devices become smaller and smaller, multi parallel tests have been performed to reduce test time as test time increases due to an increase in net die.

멀티 패러렐 테스트 방법은 동시에 액세스를 하기 때문에 테스트 시간은 단축할 수 있으나, 테스트 장비가 반도체 장치와 동일한 수의 채널을 확보하여야 한다. 그러나 테스트 장비의 채널을 많이 확보하는 데에는 많은 비용이 소요된다. 따라서 테스트 장비의 채널 부족을 해결하기 위한 많은 연구가 이루어지는 실정이다. Since the multi-parallel test method accesses simultaneously, test time can be shortened, but the test equipment must secure the same number of channels as the semiconductor device. However, securing a large number of channels of test equipment is expensive. Therefore, a lot of research is being done to solve the channel shortage of the test equipment.

채널 부족의 가장 큰 원인이 되는 전압 모니터링이 필요한 내부 전압 핀의 개수를 줄인다면 멀티 패러렐 테스트가 가능해지므로 내부 전압 패드를 줄이기 위해 전압 모니터 패드를 사용하는 방법이 이용된다. If you reduce the number of internal voltage pins that require voltage monitoring, the most common cause of channel shortages, multi-parallel testing becomes possible, so you can use a voltage monitor pad to reduce the internal voltage pads.

도 1은 종래 기술에 따른 반도체 장치의 블럭도를 나타낸 것이다. 1 shows a block diagram of a semiconductor device according to the prior art.

도 1을 참조하면, 상기 반도체 장치는 전압 모니터 패드(VM), 테스트 모드 신호와 다수의 내부 전압을 입력받아 상기 다수의 내부 전압 중 어느 하나를 선택하여 상기 전압 모니터 패드로 출력하는 모니터 전압 선택부(10), 및 테스트 모드 신호에 응답하여 셀 플레이트(Cell Plate) 전압을 생성하는 셀 플레이트 전압 생성부(20)를 포함한다. Referring to FIG. 1, the semiconductor device receives a voltage monitor pad (VM), a test mode signal, and a plurality of internal voltages, and selects one of the plurality of internal voltages and outputs the selected voltage to the voltage monitor pad. 10, and a cell plate voltage generator 20 that generates a cell plate voltage in response to the test mode signal.

상기 모니터 전압 선택부(10)는 디코딩 신호 생성부(12)와 전달부(14)를 포함한다. 상기 디코딩 신호 생성부(12)는 이를 인에이블시키기 위한 인에이블 신호 EN_DEC와 테스트 모드 신호 TCM<0:2>를 입력받아 이를 디코딩하여 상기 다수의 내부 전압 중 어느 하나를 선택하기 위한 디코딩 신호 DEC<0:5>를 출력한다. 상기 전달부(14)는 다수의 내부 전압 VCP, VPP, VCORE, VBLP, VREFC, VREFP를 입력받아 상기 디코딩 신호 DEC<0:5>에 응답하여 상기 내부 전압 중 어느 하나를 선택하고, 이를 상기 전압 모니터 패드(VM)로 전달한다. The monitor voltage selector 10 includes a decoded signal generator 12 and a transmitter 14. The decoded signal generator 12 receives the enable signal EN_DEC and the test mode signal TCM <0: 2> to enable it, decodes the decoded signal DEC <to select any one of the plurality of internal voltages. 0: 5> The transfer unit 14 receives a plurality of internal voltages VCP, VPP, VCORE, VBLP, VREFC, and VREFP and selects any one of the internal voltages in response to the decoding signals DEC <0: 5>. Transfer to the monitor pad (VM).

상기 셀 플레이트 전압 생성부(20)는 테스트 모드 신호 TVCP<0:3>를 입력받아 테스트 모드에 따라 프리 셀 플레이트 전압 PREVCP을 생성하는 프리 셀 플레이트 전압 생성부(22)와 프리 셀 플레이트 전압 PREVCP를 입력받아 증폭하고 드라이빙하여 셀 플레이트 전압 VCP를 출력하는 드라이버(24)를 포함한다. 상기 테스트 모드 신호 TVCP<0:3>은 프리 셀 플레이트 전압 PREVCP의 레벨을 변경하기 위한 신호이다. The cell plate voltage generator 20 receives a test mode signal TVCP <0: 3> to generate a free cell plate voltage generator 22 and a free cell plate voltage PREVCP for generating a free cell plate voltage PREVCP according to a test mode. The driver 24 includes a driver 24 that receives the input signal, amplifies the driving signal, and outputs the cell plate voltage VCP. The test mode signal TVCP <0: 3> is a signal for changing the level of the free cell plate voltage PREVCP.

도 2 및 도 3을 참조하면, 상기 디코딩 신호 생성부(12)는 신호 EN_DEC, TCM<0:2>를 다수의 낸드 게이트(ND1, ND2, ND3)와 다수의 인버터(INV1, INV2, INV3)를 이용하여 제어신호 CTRL_DEC<0:2>를 생성하고, 상기 제어신호 CTRL_DEC<0:2>를 다수의 낸드 게이트(ND4 내지 ND9)와 다수의 인버터(INV4 내지 INV9)를 이용하여 디코딩 신호 DEC<0:5>를 생성한다. 이때 상기 낸드 게이트(ND 내지 ND9)들의 입력 신호는 상기 제어신호 CTRL_DEC<0:2>와 반전 제어신호 CTRL_DEC<0:2>를 적절히 조합하여 하나의 디코딩 신호만 인에이블되도록 한다. 예를 들어 낸드 게이트(ND4)에 입력되는 신호가 모두 하이 레벨인 경우, 디코딩 신호 DEC<0>이 인에이블되고 나머지 디코딩 신호 DEC<1:5>는 디스에이블된다. 따라서 전달 게이트 TG0만 열리게 되고 셀 플레이트 전압 VCP가 전압 모니터 패드(VM)에 인가된다. 따라서 테스트 장비에서 전압 모니터 패드(VM)을 통해 셀 플레이트 전압의 레벨을 모니터링할 수 있다. 상기 셀 플레이트 전압 VCP는 셀 플레이트 전압 생성부(20)에서 생성되어 입력된다. 그러나 상기 셀 플레이트 전압 VCP는 전달 게이트를 통해 입력되기 때문에 드라이버 능력(drivability)이 떨어지게 된다. 따라서 셀 플레이트 전압 생성부(20)에 셀 플레이트 전압 VCP의 레벨을 변화시키기 위한 레벨 설정부가 필요하다. 즉, 셀 플레이트 전압 VCP의 레벨 변화를 이용한 테스트가 필요한 경우에는 테스트 모드 신호를 이용한 셀 플레이트 전압 VCP의 레벨을 변경하기 위한 레벨 설정 회로가 별도로 필요하다. 따라서 새롭게 추가되는 테스트 모드 신호에 의해 신호 라인의 증가와 레벨 설정 회로의 추가로 인해 레이아웃(layout) 면적이 증가함은 물론 테스트 모드에 구비되지 않은 레벨로의 테스트가 불가능한 문제점이 있다. 2 and 3, the decoded signal generator 12 transmits signals EN_DEC and TCM <0: 2> to a plurality of NAND gates ND1, ND2, and ND3 and to a plurality of inverters INV1, INV2, and INV3. Generates a control signal CTRL_DEC <0: 2> and decodes the control signal CTRL_DEC <0: 2> using a plurality of NAND gates ND4 to ND9 and a plurality of inverters INV4 to INV9. 0: 5> At this time, the input signals of the NAND gates ND to ND9 are properly combined with the control signal CTRL_DEC <0: 2> and the inversion control signal CTRL_DEC <0: 2> to enable only one decoding signal. For example, when the signals input to the NAND gate ND4 are all at a high level, the decoding signal DEC <0> is enabled and the remaining decoding signals DEC <1: 5> are disabled. Therefore, only the transfer gate TG0 is opened and the cell plate voltage VCP is applied to the voltage monitor pad VM. Therefore, the test equipment can monitor the level of the cell plate voltage through the voltage monitor pad (VM). The cell plate voltage VCP is generated and input by the cell plate voltage generator 20. However, since the cell plate voltage VCP is input through the transfer gate, driver drivability is reduced. Therefore, the level setting unit for changing the level of the cell plate voltage VCP is required in the cell plate voltage generation unit 20. That is, when a test using the level change of the cell plate voltage VCP is required, a level setting circuit for changing the level of the cell plate voltage VCP using the test mode signal is required separately. Therefore, the layout area is increased due to the increase in the signal line and the addition of the level setting circuit due to the newly added test mode signal, and there is a problem in that it is impossible to test at a level not provided in the test mode.

도 4는 이러한 레벨 설정 회로를 포함하는 종래의 셀 플레이트 전압 생성부(20)의 일부를 나타낸 것이다. 4 shows a part of a conventional cell plate voltage generator 20 including such a level setting circuit.

도 4를 참조하면, 상기 프리 셀 플레이트 전압 생성부(22)는 프리 셀 플레이트 전압의 레벨을 설정하는 레벨 설정부(26)와 상기 레벨에 따라 코어 전압 VCORE를 분할하여 프리 셀 플레이트 전압 PREVCP를 출력하는 전압 분배부(28)를 포함한다. Referring to FIG. 4, the pre-cell plate voltage generator 22 outputs the pre-cell plate voltage PREVCP by dividing the core voltage VCORE according to the level setting unit 26 that sets the level of the pre-cell plate voltage and the level. The voltage divider 28 is included.

상기 레벨 설정부(26)는 반전된 테스트 모드 신호 TVCP<0:3>을 게이트 입력으로 하는 다수의 PMOS 트랜지스터(PM0, PM1, PM2, PM3)을 포함하고, 상기 전압 분배부(28)는 다수의 저항(R1, R2, R3, R4, R5, R6)이 직렬로 연결되어 있고, 각 저항의 노드에는 상기 레벨 설정부(26)의 드레인단이 연결되어 있는 것을 확인할 수 있다. 따라서 높은 전압이 필요한 경우에는 테스트 모드 신호 TVCP<3>을 인에이블시키고 낮은 전압이 필요한 경우에는 TVCP<0>을 인에이블시킴으로써 프리 셀 플레이트 전압 PREVCP의 레벨을 조정할 수 있다. The level setting unit 26 includes a plurality of PMOS transistors PM0, PM1, PM2, and PM3 having the inverted test mode signals TVCP <0: 3> as gate inputs, and the voltage divider 28 includes a plurality of It can be seen that the resistors R1, R2, R3, R4, R5, and R6 are connected in series, and the drain terminal of the level setting unit 26 is connected to the node of each resistor. Therefore, the level of the free cell plate voltage PREVCP can be adjusted by enabling the test mode signal TVCP <3> when high voltage is required and by enabling TVCP <0> when low voltage is required.

상기와 같이 생성된 프리 셀 플레이트 전압 PREVCP는 드라이버(24)를 통해 증폭되어 셀 플레이트 전압 VCP로 출력된다. 상기 드라이버(24)는 커런트 미러를 포함할 수 있다. The pre-cell plate voltage PREVCP generated as described above is amplified by the driver 24 and output to the cell plate voltage VCP. The driver 24 may include a current mirror.

이상에서와 같이 종래 기술에 의하면 전달 게이트를 이용하여 셀 플레이트 전압을 전압 모니터 패드로 전달하기 때문에 셀 플레이트 전압의 드라이버 능력이 떨어지고 이를 해결하기 위해 전압 레벨 설정부가 필요하다. As described above, according to the related art, since the cell plate voltage is transferred to the voltage monitor pad using the transfer gate, the driver capability of the cell plate voltage is reduced, and a voltage level setting unit is required to solve the problem.

본 발명은 셀 플레이트 전압 생성부에서 원하는 레벨의 셀 플레이트 전압을 생성하여 전압 모니터 패드로 인가할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다. An object of the present invention is to provide a semiconductor device capable of generating a cell plate voltage having a desired level in the cell plate voltage generator and applying it to a voltage monitor pad.

또한, 본 발명은 테스트 모드 신호에 따라 생성된 디코딩 신호에 응답하여 셀 플레이트 전압의 레벨을 조정할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다. In addition, an object of the present invention is to provide a semiconductor device capable of adjusting the level of the cell plate voltage in response to the decoded signal generated according to the test mode signal.

본 발명에 따른 반도체 장치는, 테스트 모드에 따라 최소한 셀 플레이트 전압을 포함하는 내부 전압을 전압 모니터 패드로 출력하거나, 상기 전압 모니터 패드를 통해 외부 전압을 제공받아 제 1 프리 셀 플레이트 전압으로 출력하는 모니터 전압 전달부; 및 상기 테스트 모드에 따라 상기 제 1 프리 셀 플레이트 전압 및 자체 생성된 제 2 프리 셀 플레이트 전압 중 어느 하나를 이용하여 상기 셀 플레이트 전압을 생성하는 전압 생성부;를 포함하는 것을 특징으로 한다.According to the semiconductor device of the present invention, a monitor outputting an internal voltage including at least a cell plate voltage to a voltage monitor pad or receiving an external voltage through the voltage monitor pad to output a first free cell plate voltage according to a test mode. A voltage transfer unit; And a voltage generator configured to generate the cell plate voltage using any one of the first free cell plate voltage and the second free cell plate voltage generated by the first free cell plate according to the test mode.

상기 모니터 전압 전달부는, 인에이블 신호와 테스트 모드 신호를 조합하여 상기 테스트 모드를 결정하는 제 1 및 제 2 디코딩 신호를 생성하는 디코딩 신호 생성부; 및 상기 제 1 디코딩 신호에 응답하여 상기 내부 전압을 상기 전압 모니터 패드로 전달하고, 상기 제 2 디코딩 신호에 응답하여 상기 외부 전압에 대응되는 상기 제 2 프리 셀 플레이트 전압을 상기 전압 생성부로 전달하는 전달부;를 포함 함이 바람직하다.The monitor voltage transfer unit may include: a decoded signal generator configured to generate first and second decoded signals for determining the test mode by combining an enable signal and a test mode signal; And transmitting the internal voltage to the voltage monitor pad in response to the first decoding signal, and transferring the second free cell plate voltage corresponding to the external voltage to the voltage generator in response to the second decoding signal. It is preferable to include a.

상기 디코딩 신호 생성부는, 상기 인에이블 신호와 상기 테스트 모드 신호를 조합하여 디코딩 제어신호들을 생성하는 디코딩 제어신호 생성부; 및 상기 디코딩 제어신호들을 조합하여 상기 제 1 및 제 2 디코딩 신호를 출력하는 디코더;를 포함함이 바람직하다.The decoding signal generator may include: a decoding control signal generator configured to generate decoding control signals by combining the enable signal and the test mode signal; And a decoder configured to combine the decoding control signals to output the first and second decoding signals.

상기 전압 생성부는, 상기 제 2 디코딩 신호에 응답하여 상기 제 2 프리 셀 플레이트 전압을 선택적으로 생성하는 프리 셀 플레이트 전압 생성부; 및 상기 제 1 프리 셀 플레이트 전압 또는 상기 제 2 프리 셀 플레이트 전압을 증폭 및 드라이빙하여 상기 셀 플레이트 전압을 생성하는 드라이버;를 포함함이 바람직하다.The voltage generator may include a free cell plate voltage generator configured to selectively generate the second free cell plate voltage in response to the second decoding signal; And a driver for amplifying and driving the first free cell plate voltage or the second free cell plate voltage to generate the cell plate voltage.

상기 프리 셀 플레이트 전압 생성부는 상기 제 2 디코딩 신호에 응답하여 코아 전압을 선택적으로 분배하여 상기 제 2 프리 셀 플레이트 전압을 생성함이 바람직하다.Preferably, the free cell plate voltage generator generates the second free cell plate voltage by selectively distributing a core voltage in response to the second decoding signal.

상기 프리 셀 플레이트 전압 생성부는 상기 제 2 디코딩 신호에 응답하여 상기 코아 전압의 공급을 스위칭하는 제 1 스위칭부와 상기 제 2 디코딩 신호에 응답하여 접지 전압의 공급을 스위칭하는 제 2 스위칭부를 포함하고, 상기 제 1 및 제 2 스위칭부들 사이에 상기 제 2 프리 셀 플레이트 전압을 출력하는 출력노드가 형성되며, 상기 제 1 프리 셀 플레이트 전압이 상기 전달부를 통해 상기 출력 노드에 선택적으로 공급됨이 바람직하다.The free cell plate voltage generator includes a first switching unit for switching the supply of the core voltage in response to the second decoding signal, and a second switching unit for switching a supply of ground voltage in response to the second decoding signal. An output node for outputting the second free cell plate voltage is formed between the first and second switching units, and the first free cell plate voltage is selectively supplied to the output node through the transfer unit.

상기 외부 전압은 상기 셀 플레이트 전압의 레벨을 테스트 사양에 따른 원하는 레벨로 조절하기 위해 외부에서 상기 전압 모니터 패드로 공급됨이 바람직하다.The external voltage is preferably supplied from the outside to the voltage monitor pad to adjust the level of the cell plate voltage to a desired level according to a test specification.

본 발명에 따른 반도체 장치는, 인에이블 신호와 테스트 모드 신호를 조합하여 디코딩 신호를 생성하는 디코딩 신호 생성부; 상기 디코딩 신호에 응답하여 내부 전압 또는 프리 셀 플레이트 전압을 제공하는 전압 제공부; 상기 전압 제공부에서 제공되는 내부 전압과 상기 프리 셀 플레이트 전압으로 사용되기 위한 외부 전압을 입력받는 전압 모니터 패드; 및 상기 프리 셀 플레이트 전압을 구동하여 상기 내부 전압을 생성하는 드라이버;를 포함함을 특징으로 한다.In accordance with another aspect of the present invention, a semiconductor device includes: a decoding signal generator configured to generate a decoding signal by combining an enable signal and a test mode signal; A voltage providing unit providing an internal voltage or a free cell plate voltage in response to the decoded signal; A voltage monitor pad receiving an internal voltage provided from the voltage providing unit and an external voltage to be used as the free cell plate voltage; And a driver for driving the free cell plate voltage to generate the internal voltage.

상기 전압 제공부는 상기 디코딩 신호에 응답하여 자체 생성된 상기 프리 셀 플레이트 전압을 제공하거나, 상기 디코딩 신호에 응답하여 상기 외부 전압에 대응되는 상기 프리 셀 플레이트 전압을 제공함이 바람직하다.The voltage providing unit may provide the pre-cell plate voltage generated by itself in response to the decoding signal, or provide the pre-cell plate voltage corresponding to the external voltage in response to the decoding signal.

상기 전압 제공부는, 상기 디코딩 신호에 응답하여 상기 프리 셀 플레이트 전압을 선택적으로 생성하여 상기 드라이버로 출력하는 프리 셀 플레이트 전압 생성부; 및 상기 디코딩 신호에 응답하여 상기 내부 전압을 상기 전압 모니터 패드로 전달하거나, 상기 외부 전압을 상기 프리 셀 플레이트 전압 생성부의 출력단으로 전달하는 전달부;를 포함함이 바람직하다.The voltage providing unit may include: a precell plate voltage generator configured to selectively generate the precell plate voltage in response to the decoding signal and output the precell plate voltage to the driver; And a transfer unit configured to transfer the internal voltage to the voltage monitor pad in response to the decoding signal, or to transfer the external voltage to an output terminal of the free cell plate voltage generator.

상기 프리 셀 플레이트 전압 생성부는 상기 디코딩 신호에 응답하여 코아 전압을 선택적으로 분배하여 상기 프리 셀 플레이트 전압을 생성함이 바람직하다.Preferably, the precell plate voltage generator generates the precell plate voltage by selectively distributing a core voltage in response to the decoding signal.

상기 프리 셀 플레이트 전압 생성부는 상기 디코딩 신호에 응답하여 상기 코아 전압의 공급을 스위칭하는 제 1 스위칭부와 상기 디코딩 신호에 응답하여 접지 전압의 공급을 스위칭하는 제 2 스위칭부를 포함하고, 상기 제 1 및 제 2 스위칭부들 사이에 상기 프리 셀 플레이트 전압을 출력하는 상기 출력단이 형성되며, 상기 외부 전압이 상기 전달부를 통해 상기 출력단에 선택적으로 공급됨이 바람직하다.The pre-cell plate voltage generator includes a first switching unit for switching the supply of the core voltage in response to the decoding signal and a second switching unit for switching the supply of ground voltage in response to the decoding signal. The output terminal for outputting the free cell plate voltage is formed between the second switching units, and the external voltage is selectively supplied to the output terminal through the transfer unit.

상기 외부 전압은 상기 셀 플레이트 전압의 레벨을 테스트 사양에 따른 원하는 레벨로 조절하기 위해 외부에서 상기 전압 모니터 패드로 공급됨이 바람직하다.The external voltage is preferably supplied from the outside to the voltage monitor pad to adjust the level of the cell plate voltage to a desired level according to a test specification.

본 발명에 따른 셀 플레이트 전압 생성 장치는, 테스트 신호가 디스에이블될 때는 내부 전압을 인가받아 프리 셀 플레이트 전압을 생성하고, 상기 테스트 신호가 인에이블될 때는 전압 패드를 통해 제공되는 외부 전압에 대응되는 상기 프리 셀 플레이트 전압을 생성하는 프리 셀 플레이트 전압 생성부; 및 상기 프리 셀 플레이트 전압을 드라이빙하여 셀 플레이트 전압을 생성하는 드라이버;를 포함하는 것을 특징으로 한다.The cell plate voltage generating device according to the present invention generates a free cell plate voltage by receiving an internal voltage when the test signal is disabled, and corresponds to an external voltage provided through a voltage pad when the test signal is enabled. A free cell plate voltage generator configured to generate the free cell plate voltage; And a driver for driving the free cell plate voltage to generate a cell plate voltage.

상기 테스트 신호가 인에이블될 때 상기 프리 셀 플레이트 전압 생성부의 출력 노드와 상기 전압 패드를 연결하기 위한 전달 게이트를 더 포함함이 바람직하다.The test signal may further include a transfer gate for connecting the output pad of the pre-cell plate voltage generator and the voltage pad when the test signal is enabled.

상기 프리 셀 플레이트 전압 생성부는, 상기 내부 전압을 디바이딩하는 전압 분배부; 및 상기 테스트 신호에 의해 상기 전압 분배부가 상기 내부 전압과 플로팅 되도록 제어하는 제어부;를 포함함이 바람직하다.The free cell plate voltage generator includes: a voltage divider for dividing the internal voltage; And a controller configured to control the voltage divider to float with the internal voltage by the test signal.

본 발명에 의하면, 셀 플레이트 전압의 모니터링을 위한 패드를 따로 두지 않아 칩 사이즈가 증가하는 것을 방지할 수 있다. According to the present invention, it is possible to prevent the chip size from increasing by not setting a pad for monitoring the cell plate voltage.

또한, 본 발명에 의하면, 프리 셀 플레이트 전압을 전압 모니터 패드와 연결하기 위한 디코더와 전달 게이트를 추가함으로써 셀 플레이트 전압의 레벨을 자 유롭게 조절할 수 있으므로 테스트를 보다 용이하게 할 수 있다.  In addition, according to the present invention, the level of the cell plate voltage can be freely adjusted by adding a decoder and a transfer gate for connecting the free cell plate voltage to the voltage monitor pad, thereby making the test easier.

본 발명은 테스트 모드에 따라 다양한 내부 전압을 모니터링 하고 필요한 경우 이들 전압의 레벨을 외부에서 직접 조절할 수 있는 반도체 장치에 대해 기재한다. The present invention describes a semiconductor device capable of monitoring various internal voltages according to the test mode and directly adjusting the levels of these voltages externally if necessary.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 살펴보기로 한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 5는 본 발명에 따른 반도체 장치의 블럭도를 도시한 것이다. 5 shows a block diagram of a semiconductor device according to the present invention.

도 5를 참조하면, 상기 반도체 장치는 테스트 모드에 대응되는 디코딩 신호 DEC<0:6>을 생성하고, 디코딩 신호 DEC<0:6>에 응답하여 다수의 내부 전압 VCP, VPP, VCORE, VBLP, VREFC, VREFP 중 어느 하나를 선택하여 전압 모니터 패드(VM)로 전달하거나, 전압 모니터 패드(VM)에서 제공되는 외부 전압을 셀 플레이트 전압 생성부(200)로 전달하는 모니터 전압 전달부(100), 및 디코딩 신호 DEC<6>에 응답하여 셀 플레이트 전압 VCP을 생성하는 셀 플레이트 전압 생성부(200)를 포함한다. 여기서, 'VCP'는 셀 플레이트 전압에 대응되고, 'VPP'는 펌핑 전압에 대응되며, 'VCORE'는 코어 전압에 대응된다. 또한, 'VBLP'는 비트라인 프리차지 전압에 대응되고, 'VREFC'는 상기 코어 전압의 기준 레벨에 대응되고, 'VREFP'는 상기 고전압의 기준 레벨에 대응된다. 상기 전압 모니터 패드(VM)에 테스트 장비를 연결함으로써 인가되는 전압의 레벨을 모니터할 수 있다. 특히, 상기 외부 전압은 셀 플레이트 전압 VCP을 테스트 사양에 따른 원하는 레벨로 조절하기 위하여 외부에서 전압 모니터 패드(VM)으로 공급되며, 전압 모니터 패드(VM)를 통하여 셀 플레이트 전압 생성부(200)로 직접 인가될 수 있다.Referring to FIG. 5, the semiconductor device generates a decoded signal DEC <0: 6> corresponding to a test mode, and generates a plurality of internal voltages VCP, VPP, VCORE, VBLP, in response to the decoded signal DEC <0: 6>. The monitor voltage transfer unit 100 which selects one of VREFC and VREFP and transfers it to the voltage monitor pad VM or transfers an external voltage provided from the voltage monitor pad VM to the cell plate voltage generator 200. And a cell plate voltage generator 200 generating a cell plate voltage VCP in response to the decoding signal DEC <6>. Here, 'VCP' corresponds to the cell plate voltage, 'VPP' corresponds to the pumping voltage, and 'VCORE' corresponds to the core voltage. In addition, 'VBLP' corresponds to a bit line precharge voltage, 'VREFC' corresponds to a reference level of the core voltage, and 'VREFP' corresponds to a reference level of the high voltage. The level of the applied voltage can be monitored by connecting test equipment to the voltage monitor pad VM. In particular, the external voltage is externally supplied to the voltage monitor pad VM to adjust the cell plate voltage VCP to a desired level according to the test specification, and to the cell plate voltage generator 200 through the voltage monitor pad VM. Can be applied directly.

상기 모니터 전압 전달부(100)는 디코딩 신호 생성부(120)와 전달부(140)를 포함한다. 상기 디코딩 신호 생성부(120)는 인에이블 신호 EN_DEC와 테스트 모드 신호 TCM<0:2>를 입력받아 디코딩 신호 DEC<0:6>를 출력한다. 인에이블 신호 EN_DEC는 디코딩 신호 생성부(120)를 인에이블시키기 위한 신호이고, 테스트 모드 신호 TCM<0:2>는 테스트 모드에 따라 다수의 내부 전압 VCP, VPP, VCORE, VBLP, VREFC, VREFP 및 전압 모니터 패드(VM)에서 제공되는 상기 외부 전압 중 어느 하나를 선택하기 위한 신호이다. 상기 전달부(140)는 다수의 내부 전압 VCP, VPP, VCORE, VBLP, VREFC, VREFP를 입력받고, 상기 디코딩 신호 DEC<0:5>에 응답하여 상기 내부 전압들 중 어느 하나를 선택하여 상기 전압 모니터 패드(VM)로 전달한다. 또한, 상기 전달부(140)는 전압 모니터 패드(VM)를 통해 인가되는 상기 외부 전압을 입력받고, 상기 디코딩 신호 DEC<6>에 응답하여 이를 셀 플레이트 전압 생성부(200)로 전달한다.The monitor voltage transmitter 100 includes a decoding signal generator 120 and a transmitter 140. The decoded signal generator 120 receives the enable signal EN_DEC and the test mode signal TCM <0: 2>, and outputs the decoded signal DEC <0: 6>. The enable signal EN_DEC is a signal for enabling the decoding signal generator 120, and the test mode signals TCM <0: 2> are a plurality of internal voltages VCP, VPP, VCORE, VBLP, VREFC, VREFP and A signal for selecting any one of the external voltages provided by the voltage monitor pad VM. The transfer unit 140 receives a plurality of internal voltages VCP, VPP, VCORE, VBLP, VREFC, and VREFP, selects any one of the internal voltages in response to the decoding signal DEC <0: 5>, and selects the voltage. Transfer to the monitor pad (VM). In addition, the transfer unit 140 receives the external voltage applied through the voltage monitor pad VM and transmits the external voltage to the cell plate voltage generator 200 in response to the decoding signal DEC <6>.

상기 셀 플레이트 전압 생성부(200)는 상기 디코딩 신호 DEC<6>의 상태에 따라 선택적으로 프리 셀 플레이트 전압 PREVCP을 생성하는 프리 셀 플레이트 전압 생성부(220)와, 프리 셀 플레이트 전압 생성부(220)의 출력(프리 셀 플레이트 전압 PREVCP) 또는 전달부(140)에서 제공되는 프리 셀 플레이트 전압 PREVCP를 입력받아 증폭하고 드라이빙하여 셀 플레이트 전압 VCP를 출력하는 드라이버(240)를 포함한다. 상기 셀 플레이트 전압 VCP은 상기 모니터 전압 전달부(100)를 통해 전압 모니 터 패드(VM)에 전달된다. 여기서, 상기 드라이버(240)는 상기 프리 셀 플레이트 전압 PREVCP을 증폭하는 커런트 미러를 포함할 수 있다. The cell plate voltage generator 200 may include a pre-cell plate voltage generator 220 and a pre-cell plate voltage generator 220 for selectively generating a free cell plate voltage PREVCP according to the state of the decoding signal DEC <6>. Driver 240 for outputting the cell plate voltage VCP by amplifying and driving the output (pre-cell plate voltage PREVCP) or the pre-cell plate voltage PREVCP provided from the transfer unit 140. The cell plate voltage VCP is transferred to the voltage monitor pad VM through the monitor voltage transfer unit 100. The driver 240 may include a current mirror that amplifies the precell plate voltage PREVCP.

도 6을 참조하면, 상기 디코딩 신호 생성부(120)는 상기 인에이블 신호 EN_DEC와 상기 테스트 모드 신호 TCM<0:2>를 조합하여 디코더 제어신호 CTRL_DEC<0:2>를 출력하는 디코더 제어부(122)와 상기 디코더 제어신호 CTRL_DEC<0:2>에 따라 디코딩 신호 DEC<0:6>을 출력하는 디코더(124)를 포함한다. 상기 디코더 제어부(122)는 상기 인에이블 신호 EN_DEC를 공통 입력으로 하고 상기 테스트 모드 신호 TCM<0:2>을 각각의 입력으로 하는 다수의 낸드 게이트 (ND1, ND2, ND3)와 다수의 인버터(INV1, INV2, INV3)를 포함한다. 상기 디코더(124)는 상기 디코딩 제어신호 CTRL_DEC<0:2>를 입력으로 하여 디코딩 신호 DEC<0:6>을 생성하는 다수의 낸드 게이트(ND4 내지 ND10)와 다수의 인버터(INV4 내지 INV10)를 포함한다. 상기 디코더(124)는 상기 디코더 제어신호 CTRL_DEC<0:2>와 반전된 디코더 제어 신호 CTRL_DECB<0:2>를 적절히 조합하여 상기 디코딩 신호 DEC<0:6> 중 어느 하나만 인에이블되도록 한다. Referring to FIG. 6, the decoding signal generator 120 combines the enable signal EN_DEC and the test mode signal TCM <0: 2> to output a decoder control signal CTRL_DEC <0: 2> and outputs a decoder controller 122. And a decoder 124 for outputting a decoding signal DEC <0: 6> according to the decoder control signal CTRL_DEC <0: 2>. The decoder control unit 122 uses a plurality of NAND gates ND1, ND2, and ND3, each of which includes the enable signal EN_DEC as a common input and the test mode signals TCM <0: 2> as inputs, respectively. , INV2, INV3). The decoder 124 receives the plurality of NAND gates ND4 to ND10 and the plurality of inverters INV4 to INV10 that generate the decoding signals DEC <0: 6> by inputting the decoding control signals CTRL_DEC <0: 2>. Include. The decoder 124 properly combines the decoder control signal CTRL_DEC <0: 2> and the inverted decoder control signal CTRL_DECB <0: 2> to enable only one of the decoding signals DEC <0: 6>.

도 7을 참조하면, 상기 전달부(140)는 디코딩 신호 DEC<0:5>에 의해 제어되고 입력되는 내부 전압 VCP, VPP, VCORE, VBLP, VREFC, VREFP을 전압 모니터 패드(VM)로 전달하는 다수의 전달 게이트(TG0 내지 TG5)와, 디코딩 신호 DEC<6>에 의해 제어되고 전압 모니터 패드(VM)를 통해 입력되는 외부 전압을 셀 플레이트 전압 생성부(200)로 전달하는 전달 게이트(TG6)를 포함한다. 디코딩 신호 DEC<6>이 인에이블되면 전압 모니터 패드(VM)를 통해 외부 전압이 인가되어 상기 외부 전압이 프 리 셀 플레이트 전압 PREVCP로서 셀 플레이트 전압 생성부(200)로 공급될 수 있다. Referring to FIG. 7, the transfer unit 140 transmits the internal voltages VCP, VPP, VCORE, VBLP, VREFC, and VREFP, which are controlled and input by the decoding signals DEC <0: 5>, to the voltage monitor pad VM. A plurality of transfer gates TG0 to TG5 and a transfer gate TG6 that transfers an external voltage controlled by the decoding signal DEC <6> and input through the voltage monitor pad VM to the cell plate voltage generator 200. It includes. When the decoding signal DEC <6> is enabled, an external voltage may be applied through the voltage monitor pad VM, and the external voltage may be supplied to the cell plate voltage generator 200 as a precell plate voltage PREVCP.

도 8은 상기 프리 셀 플레이트 전압 PREVCP가 생성되는 프리 셀 플레이트 전압 생성부(220)의 상세 회로도이다. 8 is a detailed circuit diagram of the free cell plate voltage generator 220 in which the free cell plate voltage PREVCP is generated.

도 8을 참조하면, 상기 프리 셀 플레이트 전압 생성부(220)는 상기 디코더(124)에서 출력되는 디코딩 신호 DEC<6>를 입력으로 하는 인버터 INV11, 상기 인버터 INV11의 출력 신호를 입력으로 하는 인버터 INV12, 상기 인버터 INV11의 출력 신호를 게이트 입력으로 하는 NMOS 트랜지스터 NM4, 상기 인버터 INV12의 출력 신호를 게이트 입력으로 하는 PMOS 트랜지스터 PM4, 및 상기 모스 트랜지스터들 PM4, NM4 사이에 직렬로 연결된 저항 소자 R7, R8을 포함한다. 그리고 상기 저항 소자 R7과 R8 사이의 노드 N1에서 프리 셀 플레이트 전압 PREVP를 출력한다. Referring to FIG. 8, the free cell plate voltage generation unit 220 receives an inverter INV11 inputting the decoding signal DEC <6> output from the decoder 124, and an inverter INV12 inputting the output signal of the inverter INV11. NMOS transistor NM4 using the output signal of the inverter INV11 as a gate input, PMOS transistor PM4 using the output signal of the inverter INV12 as a gate input, and resistors R7 and R8 connected in series between the MOS transistors PM4 and NM4. Include. The pre-cell plate voltage PREVP is output at the node N1 between the resistors R7 and R8.

상기 PMOS 트랜지스터 PM4의 소스단(source terminal)은 코아 전압 VCORE에 연결되고, 상기 NMOS 트랜지스터 NM4의 소스단은 접지 전압 VSS에 연결된다. A source terminal of the PMOS transistor PM4 is connected to a core voltage VCORE, and a source terminal of the NMOS transistor NM4 is connected to a ground voltage VSS.

따라서, 상기 디코딩 신호 DEC<6>이 디스에이블될 때에는 상기 모스 트랜지스터 PM4, NM4가 턴 온 되므로 상기 코아 전압 VCORE을 분배하여 프리 셀 플레이트 전압 PREVCP을 생성할 수 있다. 반대로 상기 디코딩 신호 DEC<6>이 인에이블될 때에는 상기 모스 트랜지스터 PM4, NM4가 턴 오프 되므로 상기 전압 소스 VCORE, VSS는 플로팅 된다. 이때 상기 노드 N1은 앞서 살펴본 것과 같이 디코딩 신호 DEC<6>이 인에이블될 때 전달 게이트 TG6을 통해 전압 모니터 패드(VM)와 연결된다. 따라서 상기 전압 모니터 패드(VM)를 통해 원하는 레벨의 전압을 자유롭게 인가할 수 있다. 즉, 모니터링 통해 프리 셀 플레이트 전압 PREVCP의 드라이버 능력이 떨어지 는 경우에는 전압 모니터 패드(VM)를 통해 더 높은 전압을 인가할 수 있다. Accordingly, since the MOS transistors PM4 and NM4 are turned on when the decoding signal DEC <6> is disabled, the core voltage VCORE may be divided to generate a free cell plate voltage PREVCP. On the contrary, when the decoding signal DEC <6> is enabled, since the MOS transistors PM4 and NM4 are turned off, the voltage sources VCORE and VSS are floated. In this case, as described above, the node N1 is connected to the voltage monitor pad VM through the transfer gate TG6 when the decoding signal DEC <6> is enabled. Therefore, a voltage of a desired level can be freely applied through the voltage monitor pad VM. That is, when the driver capability of the pre-cell plate voltage PREVCP decreases through monitoring, a higher voltage may be applied through the voltage monitor pad VM.

상기와 같은 방법으로 인가된 프리 셀 플레이트 전압 PREVCP은 드라이버(240)를 통해 셀 플레이트 전압 VCP로 출력된다. The pre cell plate voltage PREVCP applied in the above manner is output to the cell plate voltage VCP through the driver 240.

상기 전압 모니터 패드(VM)을 통해 프리 셀 플레이트 전압 PREVCP의 레벨을 원하는 레벨로 자유롭게 조절할 수 있으므로, 셀 플레이트 전압 VCP도 이와 연동하게 자유롭게 조절할 수 있다. Since the level of the free cell plate voltage PREVCP can be freely adjusted to a desired level through the voltage monitor pad VM, the cell plate voltage VCP can also be freely adjusted in conjunction with this.

이상에서 살펴본 것과 같이, 본 발명에 의하면 프리 셀 플레이트 전압을 전압 모니터 패드와 연결하기 위한 디코더와 전달 게이트를 추가함으로써, 셀 플레이트 전압의 레벨을 자유롭게 조절할 수 있다. As described above, according to the present invention, the level of the cell plate voltage can be freely adjusted by adding a decoder and a transfer gate for connecting the free cell plate voltage to the voltage monitor pad.

도 1은 종래 기술에 따른 반도체 장치의 블럭도1 is a block diagram of a semiconductor device according to the prior art.

도 2는 도 1의 디코딩 신호 생성부(12)의 상세 회로도FIG. 2 is a detailed circuit diagram of the decoded signal generator 12 of FIG. 1.

도 3은 도 1의 전달부(14)의 상세 회로도3 is a detailed circuit diagram of the transfer unit 14 of FIG. 1.

도 4는 도 1의 프리 셀 플리이트 전압 생성부(22)의 상세 회로도FIG. 4 is a detailed circuit diagram of the free cell pleat voltage generator 22 of FIG. 1.

도 5는 본 발명에 따른 반도체 장치의 블럭도5 is a block diagram of a semiconductor device according to the present invention.

도 6은 도 5의 디코딩 신호 생성부(120)의 상세 회로도6 is a detailed circuit diagram of the decoded signal generator 120 of FIG. 5.

도 7은 도5의 전달부(140)의 상세 회로도7 is a detailed circuit diagram of the transfer unit 140 of FIG. 5.

도 8은 도 5의 프리 셀 플레이트 전압 생성부(220)의 상세 회로도FIG. 8 is a detailed circuit diagram of the free cell plate voltage generator 220 of FIG. 5.

Claims (16)

테스트 모드에 따라 최소한 셀 플레이트 전압을 포함하는 내부 전압을 전압 모니터 패드로 출력하거나, 상기 전압 모니터 패드를 통해 외부 전압을 제공받아 제 1 프리 셀 플레이트 전압으로 출력하는 모니터 전압 전달부; 및 A monitor voltage transmission unit configured to output an internal voltage including at least a cell plate voltage to a voltage monitor pad according to a test mode, or to receive an external voltage through the voltage monitor pad and output the external voltage as a first free cell plate voltage; And 상기 테스트 모드에 따라 상기 제 1 프리 셀 플레이트 전압 및 자체 생성된 제 2 프리 셀 플레이트 전압 중 어느 하나를 이용하여 상기 셀 플레이트 전압을 생성하는 전압 생성부;를 포함하는 것을 특징으로 하는 반도체 장치.And a voltage generator configured to generate the cell plate voltage using any one of the first free cell plate voltage and the second free cell plate voltage generated by the first free cell plate according to the test mode. 제 1항에 있어서, The method of claim 1, 상기 모니터 전압 전달부는,The monitor voltage transmission unit, 인에이블 신호와 테스트 모드 신호를 조합하여 상기 테스트 모드를 결정하는 제 1 및 제 2 디코딩 신호를 생성하는 디코딩 신호 생성부; 및 A decoded signal generator for generating a first and a second decoded signal for determining the test mode by combining an enable signal and a test mode signal; And 상기 제 1 디코딩 신호에 응답하여 상기 내부 전압을 상기 전압 모니터 패드로 전달하고, 상기 제 2 디코딩 신호에 응답하여 상기 외부 전압에 대응되는 상기 제 2 프리 셀 플레이트 전압을 상기 전압 생성부로 전달하는 전달부;를 포함하는 반도체 장치.A transfer unit transferring the internal voltage to the voltage monitor pad in response to the first decoding signal, and transferring the second free cell plate voltage corresponding to the external voltage to the voltage generator in response to the second decoding signal. And a semiconductor device comprising; 제 2항에 있어서, The method of claim 2, 상기 디코딩 신호 생성부는,The decoded signal generator, 상기 인에이블 신호와 상기 테스트 모드 신호를 조합하여 디코딩 제어신호들을 생성하는 디코딩 제어신호 생성부; 및A decoding control signal generator for generating decoding control signals by combining the enable signal and the test mode signal; And 상기 디코딩 제어신호들을 조합하여 상기 제 1 및 제 2 디코딩 신호를 출력하는 디코더;를 포함하는 반도체 장치.And a decoder configured to combine the decoding control signals to output the first and second decoding signals. 제 2항에 있어서, The method of claim 2, 상기 전압 생성부는,The voltage generator, 상기 제 2 디코딩 신호에 응답하여 상기 제 2 프리 셀 플레이트 전압을 선택적으로 생성하는 프리 셀 플레이트 전압 생성부; 및A pre-cell plate voltage generator selectively generating the second pre-cell plate voltage in response to the second decoding signal; And 상기 제 1 프리 셀 플레이트 전압 또는 상기 제 2 프리 셀 플레이트 전압을 증폭 및 드라이빙하여 상기 셀 플레이트 전압을 생성하는 드라이버;를 포함하는 반도체 장치. And a driver for amplifying and driving the first free cell plate voltage or the second free cell plate voltage to generate the cell plate voltage. 제 4항에 있어서, The method of claim 4, wherein 상기 프리 셀 플레이트 전압 생성부는 상기 제 2 디코딩 신호에 응답하여 코아 전압을 선택적으로 분배하여 상기 제 2 프리 셀 플레이트 전압을 생성하는 반도체 장치. And the pre-cell plate voltage generator generates the second pre-cell plate voltage by selectively distributing a core voltage in response to the second decoding signal. 제 5항에 있어서, The method of claim 5, 상기 프리 셀 플레이트 전압 생성부는 상기 제 2 디코딩 신호에 응답하여 상 기 코아 전압의 공급을 스위칭하는 제 1 스위칭부와 상기 제 2 디코딩 신호에 응답하여 접지 전압의 공급을 스위칭하는 제 2 스위칭부를 포함하고, 상기 제 1 및 제 2 스위칭부들 사이에 상기 제 2 프리 셀 플레이트 전압을 출력하는 출력노드가 형성되며, 상기 제 1 프리 셀 플레이트 전압이 상기 전달부를 통해 상기 출력 노드에 선택적으로 공급되는 반도체 장치. The free cell plate voltage generator includes a first switching unit for switching the supply of the core voltage in response to the second decoding signal and a second switching unit for switching the supply of ground voltage in response to the second decoding signal. And an output node configured to output the second free cell plate voltage between the first and second switching units, wherein the first free cell plate voltage is selectively supplied to the output node through the transfer unit. 제 1항에 있어서, The method of claim 1, 상기 외부 전압은 상기 셀 플레이트 전압의 레벨을 테스트 사양에 따른 원하는 레벨로 조절하기 위해 외부에서 상기 전압 모니터 패드로 공급되는 반도체 장치.And the external voltage is externally supplied to the voltage monitor pad to adjust the level of the cell plate voltage to a desired level according to a test specification. 인에이블 신호와 테스트 모드 신호를 조합하여 디코딩 신호를 생성하는 디코딩 신호 생성부;A decoded signal generator for generating a decoded signal by combining an enable signal and a test mode signal; 상기 디코딩 신호에 응답하여 내부 전압 또는 프리 셀 플레이트 전압을 제공하는 전압 제공부;A voltage providing unit providing an internal voltage or a free cell plate voltage in response to the decoded signal; 상기 전압 제공부에서 제공되는 내부 전압과 상기 프리 셀 플레이트 전압으로 사용되기 위한 외부 전압을 입력받는 전압 모니터 패드; 및A voltage monitor pad receiving an internal voltage provided from the voltage providing unit and an external voltage to be used as the free cell plate voltage; And 상기 프리 셀 플레이트 전압을 구동하여 상기 내부 전압을 생성하는 드라이버;를 포함함을 특징으로 하는 반도체 장치. And a driver for driving the free cell plate voltage to generate the internal voltage. 제 8항에 있어서,The method of claim 8, 상기 전압 제공부는 상기 디코딩 신호에 응답하여 자체 생성된 상기 프리 셀 플레이트 전압을 제공하거나, 상기 디코딩 신호에 응답하여 상기 외부 전압에 대응되는 상기 프리 셀 플레이트 전압을 제공하는 반도체 장치. And the voltage providing unit provides the pre-cell plate voltage generated in response to the decoding signal or the pre-cell plate voltage corresponding to the external voltage in response to the decoding signal. 제 9항에 있어서,The method of claim 9, 상기 전압 제공부는,The voltage providing unit, 상기 디코딩 신호에 응답하여 상기 프리 셀 플레이트 전압을 선택적으로 생성하여 상기 드라이버로 출력하는 프리 셀 플레이트 전압 생성부; 및A precell plate voltage generator selectively generating the precell plate voltage in response to the decoding signal and outputting the precell plate voltage to the driver; And 상기 디코딩 신호에 응답하여 상기 내부 전압을 상기 전압 모니터 패드로 전달하거나, 상기 외부 전압을 상기 프리 셀 플레이트 전압 생성부의 출력단으로 전달하는 전달부;를 포함하는 반도체 장치. And a transfer unit configured to transfer the internal voltage to the voltage monitor pad in response to the decoded signal, or to transfer the external voltage to an output terminal of the free cell plate voltage generator. 제 10항에 있어서, The method of claim 10, 상기 프리 셀 플레이트 전압 생성부는 상기 디코딩 신호에 응답하여 코아 전압을 선택적으로 분배하여 상기 프리 셀 플레이트 전압을 생성하는 반도체 장치.And the precell plate voltage generation unit selectively divides a core voltage in response to the decoding signal to generate the precell plate voltage. 제 11항에 있어서, The method of claim 11, 상기 프리 셀 플레이트 전압 생성부는 상기 디코딩 신호에 응답하여 상기 코아 전압의 공급을 스위칭하는 제 1 스위칭부와 상기 디코딩 신호에 응답하여 접지 전압의 공급을 스위칭하는 제 2 스위칭부를 포함하고, 상기 제 1 및 제 2 스위칭부들 사이에 상기 프리 셀 플레이트 전압을 출력하는 상기 출력단이 형성되며, 상기 외부 전압이 상기 전달부를 통해 상기 출력단에 선택적으로 공급되는 반도체 장치. The pre-cell plate voltage generator includes a first switching unit for switching the supply of the core voltage in response to the decoding signal and a second switching unit for switching the supply of ground voltage in response to the decoding signal. And an output terminal configured to output the free cell plate voltage between second switching units, and wherein the external voltage is selectively supplied to the output terminal through the transfer unit. 제 8항에 있어서,The method of claim 8, 상기 외부 전압은 상기 셀 플레이트 전압의 레벨을 테스트 사양에 따른 원하는 레벨로 조절하기 위해 외부에서 상기 전압 모니터 패드로 공급되는 반도체 장치.And the external voltage is externally supplied to the voltage monitor pad to adjust the level of the cell plate voltage to a desired level according to a test specification. 테스트 신호가 디스에이블될 때는 내부 전압을 인가받아 프리 셀 플레이트 전압을 생성하고, 상기 테스트 신호가 인에이블될 때는 전압 패드를 통해 제공되는 외부 전압에 대응되는 상기 프리 셀 플레이트 전압을 생성하는 프리 셀 플레이트 전압 생성부; 및When the test signal is disabled, an internal voltage is applied to generate a free cell plate voltage. When the test signal is enabled, the free cell plate generates a free cell plate voltage corresponding to an external voltage provided through a voltage pad. A voltage generator; And 상기 프리 셀 플레이트 전압을 드라이빙하여 셀 플레이트 전압을 생성하는 드라이버;를 포함하는 것을 특징으로 하는 셀 플레이트 전압 생성 장치.And a driver generating the cell plate voltage by driving the free cell plate voltage. 제 14항에 있어서,The method of claim 14, 상기 테스트 신호가 인에이블될 때 상기 프리 셀 플레이트 전압 생성부의 출력 노드와 상기 전압 패드를 연결하기 위한 전달 게이트를 더 포함하는 셀 플레이트 전압 생성 장치.And a transfer gate configured to connect an output node of the free cell plate voltage generator and the voltage pad when the test signal is enabled. 제 14항에 있어서,The method of claim 14, 상기 프리 셀 플레이트 전압 생성부는,The free cell plate voltage generator, 상기 내부 전압을 디바이딩하는 전압 분배부; 및A voltage divider for dividing the internal voltage; And 상기 테스트 신호에 의해 상기 전압 분배부가 상기 내부 전압과 플로팅 되도록 제어하는 제어부;를 포함하는 셀 플레이트 전압 생성 장치.And a controller configured to control the voltage divider to float with the internal voltage by the test signal.
KR1020080061951A 2008-02-14 2008-06-27 Semiconductor Device And Cell Plate Voltage Generator Apparatus Thereof KR100965763B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US12/206,865 US8000160B2 (en) 2008-02-14 2008-09-09 Semiconductor device and cell plate voltage generating apparatus thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20080013675 2008-02-14
KR1020080013675 2008-02-14

Publications (2)

Publication Number Publication Date
KR20090088291A true KR20090088291A (en) 2009-08-19
KR100965763B1 KR100965763B1 (en) 2010-06-24

Family

ID=41207040

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080061951A KR100965763B1 (en) 2008-02-14 2008-06-27 Semiconductor Device And Cell Plate Voltage Generator Apparatus Thereof

Country Status (1)

Country Link
KR (1) KR100965763B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8963614B2 (en) 2013-06-28 2015-02-24 SK Hynix Inc. Semiconductor device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930008886B1 (en) * 1991-08-19 1993-09-16 삼성전자 주식회사 Power supply circuit doing electrical programmable
KR100576492B1 (en) * 2002-12-30 2006-05-10 주식회사 하이닉스반도체 Apparatus for measuring internal DC bias of semiconductor device in PKG level
KR100570076B1 (en) * 2004-02-06 2006-04-10 주식회사 하이닉스반도체 Voltage regulating circuit and method of regulating the voltage

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8963614B2 (en) 2013-06-28 2015-02-24 SK Hynix Inc. Semiconductor device

Also Published As

Publication number Publication date
KR100965763B1 (en) 2010-06-24

Similar Documents

Publication Publication Date Title
US6781443B2 (en) Potential generating circuit capable of correctly controlling output potential
JP2009043340A (en) Internal power source circuit
US7539064B2 (en) Precharge circuit of semiconductor memory apparatus
US20110273924A1 (en) Semiconductor memory device
US8680841B2 (en) Reference voltage generation circuitary for semiconductor apparatus and method for checking a reference voltage
US7804333B2 (en) Input buffer circuit
KR100965763B1 (en) Semiconductor Device And Cell Plate Voltage Generator Apparatus Thereof
KR100719150B1 (en) Power up signal generator of semiconductor device
KR100724564B1 (en) semiconductor memory device
KR20040103641A (en) High voltage transfer circuit
US8922250B2 (en) Semiconductor device and semiconductor system including the same
US8000160B2 (en) Semiconductor device and cell plate voltage generating apparatus thereof
US9136018B2 (en) Internal voltage generation circuits
KR19990031073A (en) Semiconductor Memory Device Having Level Shift Circuit
US20080232182A1 (en) Precharge voltage supplying circuit
US9190119B2 (en) Semiconductor devices having multi-channel regions and semiconductor systems including the same
KR100925391B1 (en) Discharge Circuit of Semiconductor Memory Apparatus
KR101143396B1 (en) Internal Voltage Generator of Semiconductor Memory Device
US11532350B2 (en) Memory device including data input/output circuit
CN117423365A (en) Apparatus for supplying power supply voltage to semiconductor chip
KR20070056661A (en) Core voltage control circuit of semiconductor memory apparatus
KR20190070158A (en) Address decoder and semiconductor memory device including the same
KR102471413B1 (en) Semiconductor device
KR100390983B1 (en) Semiconductor memory device and the control method thereof
US8253480B2 (en) Internal voltage control circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee