KR20090080439A - Delay Circuit - Google Patents

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KR20090080439A
KR20090080439A KR1020080006367A KR20080006367A KR20090080439A KR 20090080439 A KR20090080439 A KR 20090080439A KR 1020080006367 A KR1020080006367 A KR 1020080006367A KR 20080006367 A KR20080006367 A KR 20080006367A KR 20090080439 A KR20090080439 A KR 20090080439A
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최영근
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주식회사 하이닉스반도체
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Abstract

A delay circuit is provided to reduce an area of layout and power consumption by using an inverter to controlled according to a code signal. A delay circuit includes a driving voltage generation unit(10) and a delay unit(20). The driving voltage generation unit generates a driving voltage by dividing a supply voltage according to a resistance ratio determined by a code signal. The delay unit receives the driving voltage and delays an input signal during a predetermined period. The driving voltage generation includes a first resistance part(12) and a second resistance part(14). The first resistant part is connected between a supply voltage terminal and a driving voltage supply terminal. The second resistant part is connected between a driving voltage supply terminal and a grounding terminal. A resistance of the first resistance part is adjusted according to the code signal.

Description

지연회로 {Delay Circuit}Delay Circuit

본 발명은 지연회로에 관한 것으로서, 더욱 구체적으로는 코드신호에 의해 구동력이 조절되는 인버터를 이용하여 지연회로를 구현함으로써, 레이아웃 면적 및 전력소모를 감소시킬 수 있도록 한 지연회로에 관한 것이다.The present invention relates to a delay circuit, and more particularly, to a delay circuit that can reduce layout area and power consumption by implementing a delay circuit using an inverter whose driving force is controlled by a code signal.

일반적으로 입력신호를 코드신호에 의해 결정된 지연구간만큼 지연시켜 출력하는 지연회로는 반도체 메모리 장치뿐만 아니라 전기 및 전자회로에서도 폭 넓게 사용되고 있다.In general, a delay circuit for delaying and outputting an input signal by a delay period determined by a code signal is widely used in electrical and electronic circuits as well as semiconductor memory devices.

도 1은 종래기술에 따른 지연회로의 구성을 도시한 것이다.1 shows a configuration of a delay circuit according to the prior art.

도시된 바와 같이 종래 기술에 의한 지연회로는 입력신호(IN)를 서로 다른 지연구간으로 지연시켜 제1 내지 제2N 지연신호(D1, D2, D3, ..., D2N)를 생성하는 제1 내지 제2N 지연소자(1<1>, 1<2>, 1<3>, ..., 1<2N>)와, 제1 내지 제N 코드신호(CODE<1:N>)를 입력받아 디코딩하여 제1 내지 제2N 디코딩 신호(DECODE<1:2N>)를 생성하는 디코더(2) 및 제1 내지 제2N 디코딩 신호(DECODE<1:2N>)에 따라 서로 다른 지연구간을 갖는 제1 내지 제2N 지연신호(D1, D2, D3, ..., D2N) 중 하나의 지연신호를 선택하여 출력신호(OUT)로 출력하는 멀티플렉서(3)로 구성된다.As shown in the drawing, the delay circuit according to the related art generates a first to second N delay signals D1, D2, D3, ..., D2 N by delaying the input signal IN with different delay periods. 1st to 2nd N delay elements 1 <1>, 1 <2>, 1 <3>, ..., 1 < 2N >, and 1st to Nth code signals CODE <1: N> according to: (dECODE <2 N 1>) with each other: the type received decoded first to 2 N decode signals (dECODE <1 2 N>) decoder 2 and the first to 2 N decoded signal to generate a It consists of a multiplexer 3 which selects one delay signal from among the first to second N delay signals D1, D2, D3, ..., D2 N having a different delay section and outputs it as an output signal OUT. .

멀티플렉서(3)는 도 2에 도시된 바와 같이, 제1 디코딩 신호(DECODE<1>)에 응답하여 제1 지연신호(D1)를 출력신호(OUT)로 출력하는 제1 전달 게이트(T1<1>)와, 제2 디코딩 신호(DECODE<2>)에 응답하여 제2 지연신호(D2)를 출력신호(OUT)로 출력하는 제2 전달 게이트(T1<2>)와, 제3 디코딩 신호(DECODE<3>)에 응답하여 제3 지연신호(D3)를 출력신호(OUT)로 출력하는 제3 전달 게이트(T1<3>)와, 제2N 디코딩 신호(DECODE<2N>)에 응답하여 제2N 지연신호(D2N)를 출력신호(OUT)로 출력하는 제2N 전달 게이트(T1<2N>)로 구성된다.As shown in FIG. 2, the multiplexer 3 outputs the first delayed signal D1 as an output signal OUT in response to the first decoding signal DECODE <1>. >, A second transfer gate T1 <2> for outputting the second delay signal D2 as an output signal OUT in response to the second decoding signal DECODE <2>, and a third decoding signal ( In response to DECODE <3>, responding to a third transfer gate T1 <3> for outputting the third delay signal D3 as an output signal OUT, and to a second N decoding signal DECODE <2 N >. And a second N transfer gate T1 <2 N > for outputting the second N delay signal D2 N as an output signal OUT.

이와 같이 구성된 종래의 지연회로의 동작을 살펴보면 다음과 같다.Looking at the operation of the conventional delay circuit configured as described above are as follows.

우선, 제1 내지 제2N 지연소자(1<1>, 1<2>, 1<3>, ..., 1<2N>)는 입력신호(IN)를 서로 다른 지연구간으로 지연시켜 제1 내지 제2N 지연신호(D1, D2, D3, ..., D2N)를 생성한다.First, the first to second N delay elements 1 <1>, 1 <2>, 1 <3>, ..., 1 <2 N > delay the input signal IN to different delay periods. First to second N delay signals D1, D2, D3, ..., D2 N are generated.

다음으로, 디코더(2)는 제1 내지 제N 코드신호(CODE<1:N>)를 디코딩하여 제1 내지 제2N 디코딩 신호(DECODE<1:2N>)를 생성한다. 이때, 제1 내지 제2N 디코딩 신 호(DECODE<1:2N>)중 하나의 신호만이 하이레벨로 인에이블되도록 설정한다.Next, the decoder 2 decodes the first to Nth code signals CODE <1: N> to generate the first to second N decoded signals DECODE <1: 2 N >. At this time, only one signal of the first to second N decoding signals DECODE <1: 2 N > is set to be enabled to a high level.

다음으로, 멀티플렉서(3)는 제1 내지 제2N 디코딩 신호(DECODE<1:2N>)에 응답하여 제1 내지 제2N 지연신호(D1, D2, D3, ..., D2N)중 하나를 출력신호(OUT)로 출력한다. 예를 들어, 앞서 디코더(2)에서 생성된 제1 내지 제2N 디코딩 신호(DECODE<1:2N>) 중 제2 디코딩 신호(DECODE<2>)만 하이레벨로 인에이블되는 경우 멀티플렉서(3)에 포함된 제2 전달 게이트(T1<2>)가 턴온되어 제2 지연신호(D2)가 출력신호(OUT)로 출력된다.Next, the multiplexer 3 receives the first to second N delayed signals D1, D2, D3,..., D2 N in response to the first to second N decoding signals DECODE <1: 2N >. Outputs one of the output signals OUT. For example, when only the second decoding signal DECODE <2> of the first to second N decoding signals DECODE <1: 2 N > generated by the decoder 2 is enabled at a high level, the multiplexer ( The second transfer gate T1 <2> included in 3) is turned on so that the second delay signal D2 is output as the output signal OUT.

종래의 지연회로의 경우 코드신호의 수가 증가할수록 입력신호를 지연시키는 지연신호의 생성에 필요한 지연소자의 수가 급격히 증가하고, 코드신호를 디코딩하여 디코딩 신호를 생성하는 디코더와, 디코딩 신호에 따라 지연신호를 선택하여 출력하는 멀티플렉서의 구조가 복잡해진다.In the conventional delay circuit, as the number of code signals increases, the number of delay elements required for generating a delay signal that delays an input signal increases rapidly. The structure of the multiplexer that selects and outputs is complicated.

따라서, 본 발명은 코드신호에 의해 구동력이 조절되는 인버터를 이용하여 지연회로를 구현함으로써, 레이아웃 면적 및 전력소모를 감소시킬 수 있는 지연회로를 개시한다.Accordingly, the present invention discloses a delay circuit that can reduce layout area and power consumption by implementing a delay circuit using an inverter whose driving force is controlled by a code signal.

이를 위해 본 발명은 코드신호에 따라 결정된 저항값의 비율에 따라 전원전압을 전압 분배하여 구동전압을 생성하는 구동전압 생성부; 및 상기 구동전압을 공급받아 입력신호를 소정 구간 지연시키는 지연부를 포함하는 지연회로를 제공한다.To this end, the present invention includes a driving voltage generation unit for generating a driving voltage by voltage distribution of the power supply voltage according to the ratio of the resistance value determined according to the code signal; And a delay unit configured to receive the driving voltage and delay the input signal by a predetermined period.

본 발명에서, 상기 구동전압 생성부는 전원전압단과 구동전압 공급단 사이에 연결되는 제1 저항부; 및 상기 구동전압 공급단과 접지단 사이에 연결되는 제2 저항부를 포함하되, 상기 제1 저항부의 저항값은 상기 코드신호에 따라 조절되는 것이 바람직하다.In the present invention, the driving voltage generation unit includes a first resistor unit connected between the power supply voltage terminal and the driving voltage supply terminal; And a second resistor unit connected between the driving voltage supply terminal and the ground terminal, wherein a resistance value of the first resistor unit is adjusted according to the code signal.

본 발명에서, 상기 제1 저항부는 상기 전원전압단과 상기 구동전압 공급단 사이에 연결되는 저항소자; 및 상기 저항소자와 병렬로 연결되어, 상기 코드신호에 응답하여 상기 저항소자의 양단을 단락시키는 스위치를 포함하는 것이 바람직하다.In an embodiment of the present invention, the first resistor unit may include a resistor connected between the power supply voltage terminal and the driving voltage supply terminal; And a switch connected in parallel with the resistance element and shorting both ends of the resistance element in response to the code signal.

본 발명에서, 상기 스위치는 상기 전원전압단과 상기 구동전압 공급단 사이에 연결 되어, 상기 코드신호에 응답하여 턴온되는 MOS 트랜지스터인 것이 바람직하다.In the present invention, it is preferable that the switch is a MOS transistor connected between the power supply voltage terminal and the driving voltage supply terminal and turned on in response to the code signal.

본 발명에서, 상기 제2 저항부는 상기 구동전압 공급단과 접지단 사이에 연결되는 저항소자를 포함하는 것을 특징으로 한다.In the present invention, the second resistor unit is characterized in that it comprises a resistor connected between the driving voltage supply terminal and the ground terminal.

본 발명에서, 상기 구동전압 생성부는 전원전압단과 구동전압 공급단 사이에 연결되는 제1 저항부; 및 상기 구동전압 공급단과 접지단 사이에 연결되는 제2 저항부를 포함하되, 상기 제2 저항부의 저항값은 상기 코드신호에 따라 조절되는 것을 특징으로 한다.In the present invention, the driving voltage generation unit includes a first resistor unit connected between the power supply voltage terminal and the driving voltage supply terminal; And a second resistor unit connected between the driving voltage supply terminal and the ground terminal, wherein a resistance value of the second resistor unit is adjusted according to the code signal.

본 발명에서, 상기 제1 저항부는 상기 전원전압단과 상기 구동전압 공급단 사이에 연결되는 저항소자를 포함하는 것이 바람직하다.In the present invention, the first resistor unit preferably includes a resistor connected between the power supply voltage terminal and the driving voltage supply terminal.

본 발명에서, 상기 제2 저항부는 상기 전원전압단과 상기 구동전압 공급단 사이에 연결되는 저항소자; 및 상기 저항소자와 병렬로 연결되어, 상기 코드신호에 응답하여 상기 저항소자의 양단을 단락시키는 스위치를 포함하는 것이 바람직하다.In the present invention, the second resistor unit includes a resistor connected between the power supply voltage terminal and the driving voltage supply terminal; And a switch connected in parallel with the resistance element and shorting both ends of the resistance element in response to the code signal.

본 발명에서, 상기 스위치는 상기 전원전압단과 상기 구동전압 공급단 사이에 연결되어, 상기 코드신호에 응답하여 턴온되는 MOS 트랜지스터인 것이 바람직하다.In the present invention, it is preferable that the switch is a MOS transistor connected between the power supply voltage terminal and the driving voltage supply terminal and turned on in response to the code signal.

본 발명에서, 상기 구동전압 생성부는 전원전압단과 구동전압 공급단 사이에 연결되는 제1 저항부; 및 상기 구동전압 공급단과 접지단 사이에 연결되는 제2 저항부를 포함하되, 상기 제1 저항부 및 상기 제2 저항부의 저항값은 상기 코드신호에 따라 조절되는 것을 특징으로 한다.In the present invention, the driving voltage generation unit includes a first resistor unit connected between the power supply voltage terminal and the driving voltage supply terminal; And a second resistor unit connected between the driving voltage supply terminal and the ground terminal, wherein resistance values of the first resistor unit and the second resistor unit are adjusted according to the code signal.

본 발명에서, 상기 제1 저항부는 상기 전원전압단과 상기 구동전압 공급단 사이에 연결되는 저항소자; 및 상기 저항소자와 병렬로 연결되어, 상기 코드신호에 응답하여 상기 저항소자의 양단을 단락시키는 스위치를 포함하는 것이 바람직하다.In an embodiment of the present invention, the first resistor unit may include a resistor connected between the power supply voltage terminal and the driving voltage supply terminal; And a switch connected in parallel with the resistance element and shorting both ends of the resistance element in response to the code signal.

본 발명에서, 상기 스위치는 상기 전원전압단과 상기 구동전압 공급단 사이에 연결되어, 상기 코드신호에 응답하여 턴온되는 MOS 트랜지스터인 것이 바람직하다.In the present invention, it is preferable that the switch is a MOS transistor connected between the power supply voltage terminal and the driving voltage supply terminal and turned on in response to the code signal.

본 발명에서, 상기 제2 저항부는 상기 구동전압 공급단과 접지단 사이에 연결되는 저항소자; 및 상기 저항소자와 병렬로 연결되어, 상기 코드신호에 응답하여 상기 저항소자의 양단을 단락시키는 스위치를 포함하는 것이 바람직하다.In the present invention, the second resistor unit includes a resistor connected between the driving voltage supply terminal and the ground terminal; And a switch connected in parallel with the resistance element and shorting both ends of the resistance element in response to the code signal.

본 발명에서, 상기 스위치는 상기 구동전압 공급단과 접지단 사이에 연결되어, 상기 코드신호에 응답하여 턴온되는 MOS 트랜지스터인 것이 바람직하다.In the present invention, it is preferable that the switch is a MOS transistor connected between the driving voltage supply terminal and the ground terminal and turned on in response to the code signal.

본 발명에서, 상기 지연부는 상기 구동전압을 공급받아 상기 입력신호를 버퍼링하는 버퍼를 포함하는 것이 바람직하다.In the present invention, the delay unit preferably includes a buffer for receiving the driving voltage to buffer the input signal.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.

도 3은 본 발명의 일실시예에 따른 지연회로의 구성을 도시한 블럭도이고, 도 4는 본 발명의 일실시예에 따른 지연회로의 구성을 도시한 것이다.3 is a block diagram showing a configuration of a delay circuit according to an embodiment of the present invention, Figure 4 shows a configuration of a delay circuit according to an embodiment of the present invention.

도 3에 도시된 바와 같이, 본 발명의 지연회로는 제1 내지 제3 코드신 호(CODE<0:2>)에 의해 결정된 저항값의 비에 따라 전원전압(VDD)을 전압 분배하여 구동전압(VOUT)을 생성하는 구동전압 생성부(10) 및 구동전압(VOUT)을 공급받아 입력신호(IN)를 소정구간 지연시킨 출력신호(OUT)를 생성하는 지연부(20)로 구성된다.As shown in FIG. 3, the delay circuit of the present invention divides the power supply voltage VDD according to the ratio of the resistance values determined by the first to third code signals CODE <0: 2> to drive voltages. A driving voltage generation unit 10 for generating VOUT and a delay unit 20 for receiving an driving voltage VOUT and generating an output signal OUT for delaying the input signal IN by a predetermined period are provided.

구동전압 생성부(10)는 도 4에 도시된 바와 같이, 전원전압단(VDD)과 노드(nd24) 사이에 연결되는 제1 저항부(12)와, 노드(nd24)와 접지단(VSS) 사이에 연결되는 제2 저항부(14)로 구성된다. 이때, 제1 저항부(12)의 저항값은 제1 내지 제3 코드신호(CODE<0:2>)에 따라 조절된다.As shown in FIG. 4, the driving voltage generator 10 includes the first resistor unit 12 connected between the power supply voltage terminal VDD and the node nd24, and the node nd24 and the ground terminal VSS. It consists of a second resistor portion 14 connected between. In this case, the resistance value of the first resistor unit 12 is adjusted according to the first to third code signals CODE <0: 2>.

제1 저항부(12)는 전원전압단(VDD)과 노드(nd21) 사이에 연결된 제1 저항소자(R21)와, 노드(nd21)와 노드(nd22) 사이에 연결된 제2 저항소자(R22)와, 노드(nd22)와 노드(nd23) 사이에 연결된 제3 저항소자(R23)와, 노드(nd22)와 노드(nd24) 사이에 연결된 제4 저항소자(R24) 및 제1 내지 제3 저항소자(R21, R22, R23)와 병렬로 연결되어 제1 내지 제3 코드신호(CODE<0:2>)에 응답하여 제1 내지 제3 저항소자(R21, R22, R23)의 양단을 단락시키는 스위치부(120)로 구성된다.The first resistor unit 12 includes a first resistor element R21 connected between the power supply voltage terminal VDD and the node nd21 and a second resistor element R22 connected between the node nd21 and the node nd22. And a third resistor R23 connected between the node nd22 and the node nd23, a fourth resistor R24 connected between the node nd22 and the node nd24, and first to third resistors. A switch which is connected in parallel with each of R21, R22, and R23 and shorts both ends of the first to third resistance elements R21, R22, and R23 in response to the first to third code signals CODE <0: 2>. It is composed of a portion (120).

스위치부(120)는 전원전압단(VDD)과 노드(nd21) 사이에 제1 저항소자(R21)와 병렬로 연결되어 제1 코드신호(CODE<0>)에 응답하여 제1 저항소자(R21)의 양단을 단락시키는 제1 NMOS 트랜지스터(N21)와, 노드(nd21)와 노드(nd22) 사이에 제2 저항소자(R22)와 병렬로 연결되어 제2 코드신호(CODE<1>)에 응답하여 제2 저항소자(R22)의 양단을 단락시키는 제2 NMOS 트랜지스터(N22) 및 노드(nd22)와 노드(nd23) 사이에 제3 저항소자(R23)와 병렬로 연결되어 제3 코드신호(CODE<2>)에 응답하여 제3 저항소자(R23)의 양단을 단락시키는 제3 NMOS 트랜지스터(N23)로 구성된다. 여기서, 스위치부(120)는 PMOS 트랜지스터로도 구성가능하다.The switch unit 120 is connected in parallel with the first resistor element R21 between the power supply voltage terminal VDD and the node nd21 to respond to the first code signal CODE <0>. Is connected in parallel with the second resistor element R22 between the first NMOS transistor N21 and the node nd21 and the node nd22 to short-circuit both ends of the circuit, and responds to the second code signal CODE <1>. The second NMOS transistor N22 and the node nd22 and the node nd23 which are short-circuited at both ends of the second resistor element R22 are connected in parallel with the third resistor element R23 to form a third code signal CODE. And a third NMOS transistor N23 shorting both ends of the third resistance element R23 in response to < 2 >). Here, the switch 120 may be configured as a PMOS transistor.

제2 저항부(14)는 노드(nd24)와 접지단(VSS) 사이에 연결된 제5 저항소자(R25)로 구성된다.The second resistor unit 14 includes a fifth resistor element R25 connected between the node nd24 and the ground terminal VSS.

실시예에 따라서는 제1 내지 제3 코드신호(CODE<0:2>)에 따라 저항값이 변화하는 제1 저항부(12)의 구성을 제2 저항부(14)에도 채용할 수 있다.According to the exemplary embodiment, the configuration of the first resistor unit 12 in which the resistance value changes according to the first to third code signals CODE <0: 2> may also be adopted in the second resistor unit 14.

지연부(20)는 도 4에 도시된 바와 같이, 구동전압(VOUT)을 공급받아 입력신호(IN)를 소정 구간 지연시킨 출력신호(OUT)를 생성하는 제1 인버터(22) 및 제2 인버터(24)로 구성된다.As shown in FIG. 4, the delay unit 20 receives the driving voltage VOUT to generate an output signal OUT for delaying the input signal IN by a predetermined period, and generates a first inverter 22 and a second inverter. It consists of 24.

제1 인버터(22)는 노드(nd24)와 노드(nd25) 사이에 연결되어, 입력신호(IN)에 응답하여 구동전압(VOUT)에 의해 노드(nd25)를 풀업 구동하는 PMOS 트랜지스터(P21)와, 노드(nd25)와 접지단(VSS) 사이에 연결되어, 입력신호(IN)에 응답하여 구동전압(VOUT)에 의해 노드(nd25)를 풀다운 구동하는 NMOS 트랜지스터(N24)로 구성된다.The first inverter 22 is connected between the node nd24 and the node nd25 and the PMOS transistor P21 which pulls up the node nd25 by the driving voltage VOUT in response to the input signal IN. The NMOS transistor N24 is connected between the node nd25 and the ground terminal VSS to pull down the node nd25 by the driving voltage VOUT in response to the input signal IN.

제2 인버터(24)는 노드(nd24)와 노드(nd26) 사이에 연결되어, 노드(nd25)의 출력신호에 응답하여 구동전압(VOUT)에 의해 노드(nd26)를 풀업 구동하는 PMOS 트랜지스터(P22)와, 노드(nd26)와 접지단(VSS) 사이에 연결되어, 노드(nd25)의 출력신호에 응답하여 구동전압(VOUT)에 의해 노드(nd25)를 풀다운 구동하는 NMOS 트랜지스터(N25)로 구성된다.The second inverter 24 is connected between the node nd24 and the node nd26 to pull up the node nd26 by the driving voltage VOUT in response to the output signal of the node nd25 (P22). ) And an NMOS transistor N25 connected between the node nd26 and the ground terminal VSS to pull-down the node nd25 by the driving voltage VOUT in response to the output signal of the node nd25. do.

이와 같이 구성된 지연회로의 동작을 구체적으로 설명하면 다음과 같다.The operation of the delay circuit configured as described above will be described in detail below.

우선, 구동전압 생성부(10)는 제1 저항부(12)의 저항값(R1th)과 제2 저항부(14)의 저항값(R25)의 비에 의해 전원전압(VDD)을 전압 분배하여 구동전압(VOUT)을 생성한다. 이때, 제1 저항부(12)의 저항값(R1th)은 제1 내지 제3 코드신호(CODE<0:2>)에 따라 결정된다. 즉, 아래의 표 1에서와 같이 제1 내지 제3 코드신호(CODE<0:2>)의 조합에 따라 제1 저항부(12)의 저항값(R1th)은 서로 다른 저항값으로 생성된다.First, the driving voltage generator 10 divides the power supply voltage VDD by a ratio of the resistance value R1th of the first resistor part 12 and the resistance value R25 of the second resistor part 14. Generate the driving voltage VOUT. In this case, the resistance value R1th of the first resistor unit 12 is determined according to the first to third code signals CODE <0: 2>. That is, as shown in Table 1 below, the resistance values R1th of the first resistor unit 12 are generated with different resistance values according to the combination of the first to third code signals CODE <0: 2>.

Figure 112008005028399-PAT00001
Figure 112008005028399-PAT00001

제1 내지 제3 코드신호(CODE<0:2>)에 따라 제1 저항부(12)의 저항값(R1th)이 결정된 후, 구동전압 생성부(10)는 제1 저항부(12)의 저항값(R1th) 및 제2 저항부(14)의 저항값(R25)의 비에 따라 전원전압(VDD)이 전압분배된 구동전압(VOUT)을 생성하여 노드(nd24)로 출력한다. 여기서, 구동전압(VOUT)은

Figure 112008005028399-PAT00002
이고, 제1 저항부(12)의 저항값(R1th)은 제1 내지 제3 코드신호(CODE<0:2>)에 따라 결정되므로, 구동전압(VOUT)의 레벨은 제1 내지 제3 코드신호(CODE<0:2>)에 의해 조절된다.After the resistance value R1th of the first resistor unit 12 is determined according to the first to third code signals CODE <0: 2>, the driving voltage generator 10 may determine the first resistor unit 12. According to the ratio of the resistance value R1th and the resistance value R25 of the second resistor unit 14, the driving voltage VOUT is divided by the power supply voltage VDD, and is output to the node nd24. Here, the driving voltage VOUT is
Figure 112008005028399-PAT00002
Since the resistance value R1th of the first resistor unit 12 is determined according to the first to third code signals CODE <0: 2>, the level of the driving voltage VOUT is the first to third codes. Adjusted by the signal CODE <0: 2>.

예를 들어, 제1 내지 제3 코드신호(CODE<0:2>)가 각각 '로우레벨, 로우레벨, 하이레벨'인 경우 제1 저항부(12)의 저항값(R1th)은 R21+R22+R24으로 결정되므로, 구동전압(VOUT)의 레벨은

Figure 112008005028399-PAT00003
이다.For example, when the first to third code signals CODE <0: 2> are 'low level, low level, and high level', respectively, the resistance value R1th of the first resistor unit 12 is R21 + R22. Since it is determined by + R24, the level of the driving voltage VOUT is
Figure 112008005028399-PAT00003
to be.

또한, 제1 내지 제3 코드신호(CODE<0:2>)가 각각 '하이레벨, 하이레벨, 로우레벨'인 경우 제1 저항부(12)의 저항값(R1th)은 R23+R24으로 결정되므로, 구동전압(VOUT)의 레벨은

Figure 112008005028399-PAT00004
이다.In addition, when the first to third code signals CODE <0: 2> are 'high level, high level, and low level', respectively, the resistance value R1th of the first resistor unit 12 is determined as R23 + R24. Therefore, the level of the driving voltage VOUT is
Figure 112008005028399-PAT00004
to be.

이처럼, 구동전압(VOUT)의 레벨은 제1 내지 제3 코드신호(CODE<0:2>)의 조합에 따라 8개의 서로 다른 레벨로 조절된다.As such, the level of the driving voltage VOUT is adjusted to eight different levels according to the combination of the first to third code signals CODE <0: 2>.

다음으로, 지연부(20)는 제1 내지 제3 코드신호(CODE<0:2>)의 조합에 따라 레벨이 조절되는 구동전압(VOUT)을 공급받아 구동되는 제1 인버터(22) 및 제2 인버터(24)를 통해 입력신호(IN)를 소정 구간 지연시킨다. 이때, 제1 인버터(22) 및 제2 인버터(24)에 공급되는 구동전압(VOUT)은 앞서 살펴본 바와 같이, 제1 내지 제3 코드신호(CODE<0:2>)의 조합에 따라 레벨이 조절되므로, 제1 인버터(22) 및 제2 인버터(24)의 지연구간은 제1 내지 제3 코드신호(CODE<0:2>)의 조합에 따라 조절되어, 입력신호(IN)를 구동전압(VOUT)의 레벨에 따라 서로 다른 지연구간으로 지연시킨다. 좀더 구체적으로 제1 내지 제3 코드신호(CODE<0:2>)의 조합에 따라 조절된 구동전압(VOUT)의 레벨이 클수록 제1 인버터(22) 및 제2 인버터(24)의 구동력이 증가하여 입력신호(IN)를 지연시키는 지연구간이 짧아진다.Next, the delay unit 20 receives the first inverter 22 and the first drive 22 which are driven by receiving the driving voltage VOUT whose level is adjusted according to the combination of the first to third code signals CODE <0: 2>. 2 The input signal IN is delayed by a predetermined period through the inverter 24. At this time, the driving voltage VOUT supplied to the first inverter 22 and the second inverter 24 has a level according to the combination of the first to third code signals CODE <0: 2> as described above. Since the delay periods of the first inverter 22 and the second inverter 24 are adjusted according to the combination of the first to third code signals CODE <0: 2>, the input signal IN may be adjusted. Depending on the level of (VOUT), delay with different delay periods. More specifically, as the level of the driving voltage VOUT adjusted according to the combination of the first to third code signals CODE <0: 2> increases, the driving force of the first inverter 22 and the second inverter 24 increases. As a result, the delay period for delaying the input signal IN is shortened.

이와 같이, 본 발명의 지연회로는 제1 내지 제N 코드신호(CODE<0:N>)에 따라 2N개의 서로 다른 제1 저항부(12)의 저항값(R1th)을 결정하고, 결정된 2N개의 서로 다른 제1 저항부(12)의 저항값(R1th)과 제2 저항부(14)의 저항값의 비에 의해 전원전압(VDD)을 전압 분배하여 2N개의 서로 다른 레벨로 구동전압(VOUT)을 생성한다. 이에 따라, 2N개의 서로 다른 레벨로 생성되는 구동전압(VOUT)을 지연회로를 구성하는 인버터에 공급하여 구동력을 조절함으로써, 입력신호(IN)를 2N개의 서로 다른 지연구간으로 지연시켜 출력신호(OUT)로 출력할 수 있다.As described above, the delay circuit of the present invention determines the resistance values R1th of the 2 N different first resistor units 12 according to the first to Nth code signals CODE <0: N>, and determines the determined 2 By dividing the power supply voltage VDD by the ratio of the resistance values R1th of the N different first resistance parts 12 and the resistance values of the second resistance parts 14, the driving voltage is divided into 2 N different levels. Create (VOUT). Accordingly, the driving voltage VOUT generated at 2 N different levels is supplied to the inverter constituting the delay circuit to adjust the driving force, thereby delaying the input signal IN to 2 N different delay periods, thereby outputting the output signal. Can be output as (OUT).

이상 설명한 본 실시예의 본 발명은 코드신호의 수가 증가하더라도 지연소자를 추가할 필요없이 입력신호를 원하는 지연구간만큼 지연시켜 출력할 수 있는 지연회로를 구성할 수 있다.According to the present invention described above, even if the number of code signals increases, a delay circuit capable of delaying and outputting an input signal by a desired delay period without adding a delay element can be configured.

또한, 본 발명의 지연회로에서는 종래와 달리 디코더 및 멀티플렉서를 사용하지 않음으로 코드신호에 따라 디코더 및 멀티플렉서의 구성을 바꿀 필요가 없다.In addition, since the decoder and the multiplexer do not use the delay circuit of the present invention, it is not necessary to change the configuration of the decoder and the multiplexer according to the code signal.

도 1은 종래기술에 따른 지연회로의 구성을 도시한 것이다.1 shows a configuration of a delay circuit according to the prior art.

도 2는 도 1에 포함된 멀티플렉서에 대한 구성을 도시한 것이다.FIG. 2 illustrates a configuration of the multiplexer included in FIG. 1.

도 3은 본 발명의 일실시예에 따른 지연회로의 구성을 도시한 블럭도이다.3 is a block diagram showing the configuration of a delay circuit according to an embodiment of the present invention.

도 4는 본 발명의 일실시예에 따른 지연회로의 구성을 도시한 것이다.4 illustrates a configuration of a delay circuit according to an embodiment of the present invention.

Claims (15)

코드신호에 따라 결정된 저항값의 비율에 따라 전원전압을 전압 분배하여 구동전압을 생성하는 구동전압 생성부; 및A driving voltage generator for generating a driving voltage by dividing a power supply voltage according to a ratio of a resistance value determined according to a code signal; And 상기 구동전압을 공급받아 입력신호를 소정 구간 지연시키는 지연부를 포함하는 지연회로.And a delay unit receiving the driving voltage to delay an input signal by a predetermined period. 제1 항에 있어서, 상기 구동전압 생성부는The method of claim 1, wherein the driving voltage generator 전원전압단과 구동전압 공급단 사이에 연결되는 제1 저항부; 및A first resistor connected between the power supply voltage terminal and the driving voltage supply terminal; And 상기 구동전압 공급단과 접지단 사이에 연결되는 제2 저항부를 포함하되,And a second resistor connected between the driving voltage supply terminal and the ground terminal, 상기 제1 저항부의 저항값은 상기 코드신호에 따라 조절되는 지연회로.And a resistance value of the first resistor unit is adjusted according to the code signal. 제2 항에 있어서, 상기 제1 저항부는The method of claim 2, wherein the first resistor portion 상기 전원전압단과 상기 구동전압 공급단 사이에 연결되는 저항소자; 및A resistance device connected between the power supply voltage terminal and the driving voltage supply terminal; And 상기 저항소자와 병렬로 연결되어, 상기 코드신호에 응답하여 상기 저항소자의 양단을 단락시키는 스위치를 포함하는 지연회로.And a switch connected in parallel with the resistance element and shorting both ends of the resistance element in response to the code signal. 제3 항에 있어서, 상기 스위치는The method of claim 3, wherein the switch 상기 전원전압단과 상기 구동전압 공급단 사이에 연결되어, 상기 코드신호에 응답하여 턴온되는 MOS 트랜지스터인 지연회로.And a MOS transistor connected between the power supply voltage terminal and the driving voltage supply terminal and turned on in response to the code signal. 제2 항에 있어서, 상기 제2 저항부는The method of claim 2, wherein the second resistor portion 상기 구동전압 공급단과 접지단 사이에 연결되는 저항소자를 포함하는 지연회로.And a resistance element connected between the driving voltage supply terminal and the ground terminal. 제1 항에 있어서, 상기 구동전압 생성부는The method of claim 1, wherein the driving voltage generator 전원전압단과 구동전압 공급단 사이에 연결되는 제1 저항부; 및A first resistor connected between the power supply voltage terminal and the driving voltage supply terminal; And 상기 구동전압 공급단과 접지단 사이에 연결되는 제2 저항부를 포함하되,And a second resistor connected between the driving voltage supply terminal and the ground terminal, 상기 제2 저항부의 저항값은 상기 코드신호에 따라 조절되는 지연회로.The delay value of the second resistor unit is adjusted according to the code signal. 제6 항에 있어서, 상기 제1 저항부는The method of claim 6, wherein the first resistor unit 상기 전원전압단과 상기 구동전압 공급단 사이에 연결되는 저항소자를 포함하는 지연회로.And a resistance element connected between the power supply voltage terminal and the driving voltage supply terminal. 제6 항에 있어서, 상기 제2 저항부는The method of claim 6, wherein the second resistor portion 상기 전원전압단과 상기 구동전압 공급단 사이에 연결되는 저항소자; 및A resistance device connected between the power supply voltage terminal and the driving voltage supply terminal; And 상기 저항소자와 병렬로 연결되어, 상기 코드신호에 응답하여 상기 저항소자의 양단을 단락시키는 스위치를 포함하는 지연회로.And a switch connected in parallel with the resistance element and shorting both ends of the resistance element in response to the code signal. 제8 항에 있어서, 상기 스위치는The method of claim 8, wherein the switch 상기 전원전압단과 상기 구동전압 공급단 사이에 연결되어, 상기 코드신호에 응답하여 턴온되는 MOS 트랜지스터인 지연회로.And a MOS transistor connected between the power supply voltage terminal and the driving voltage supply terminal and turned on in response to the code signal. 제1 항에 있어서, 상기 구동전압 생성부는The method of claim 1, wherein the driving voltage generator 전원전압단과 구동전압 공급단 사이에 연결되는 제1 저항부; 및A first resistor connected between the power supply voltage terminal and the driving voltage supply terminal; And 상기 구동전압 공급단과 접지단 사이에 연결되는 제2 저항부를 포함하되,And a second resistor connected between the driving voltage supply terminal and the ground terminal, 상기 제1 저항부 및 상기 제2 저항부의 저항값은 상기 코드신호에 따라 조절되는 지연회로.And a resistance value of the first resistor portion and the second resistor portion is adjusted according to the code signal. 제10 항에 있어서, 상기 제1 저항부는The method of claim 10, wherein the first resistor portion 상기 전원전압단과 상기 구동전압 공급단 사이에 연결되는 저항소자; 및A resistance device connected between the power supply voltage terminal and the driving voltage supply terminal; And 상기 저항소자와 병렬로 연결되어, 상기 코드신호에 응답하여 상기 저항소자의 양단을 단락시키는 스위치를 포함하는 지연회로.And a switch connected in parallel with the resistance element and shorting both ends of the resistance element in response to the code signal. 제11 항에 있어서, 상기 스위치는The method of claim 11, wherein the switch 상기 전원전압단과 상기 구동전압 공급단 사이에 연결되어, 상기 코드신호에 응답하여 턴온되는 MOS 트랜지스터인 지연회로.And a MOS transistor connected between the power supply voltage terminal and the driving voltage supply terminal and turned on in response to the code signal. 제11 항에 있어서, 상기 제2 저항부는The method of claim 11, wherein the second resistor portion 상기 구동전압 공급단과 접지단 사이에 연결되는 저항소자; 및A resistor connected between the driving voltage supply terminal and the ground terminal; And 상기 저항소자와 병렬로 연결되어, 상기 코드신호에 응답하여 상기 저항소자의 양단을 단락시키는 스위치를 포함하는 지연회로.And a switch connected in parallel with the resistance element and shorting both ends of the resistance element in response to the code signal. 제13 항에 있어서, 상기 스위치는The method of claim 13, wherein the switch 상기 구동전압 공급단과 접지단 사이에 연결되어, 상기 코드신호에 응답하여 턴온되는 MOS 트랜지스터인 지연회로.And a MOS transistor connected between the driving voltage supply terminal and the ground terminal and turned on in response to the code signal. 제1 항에 있어서, 상기 지연부는The method of claim 1, wherein the delay unit 상기 구동전압을 공급받아 상기 입력신호를 버퍼링하는 버퍼를 포함하는 지연회로.And a buffer configured to receive the driving voltage and buffer the input signal.
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