KR20090078916A - Method for manufacturing semiconductor device - Google Patents

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Abstract

A manufacturing method of a semiconductor device is provided to form bit lines having improved top and sidewall profiles by performing a first and second insulating layer processes and a plasma treatment process in an insulating layer deposition process. A plurality of metal layer patterns are formed on an upper surface of a semiconductor substrate(100). A first insulating layer is formed on the upper surface of the semiconductor substrate in order to fill up a gap between the metal layer patterns. A first planarization process is performed to planarize upper parts of the metal layer patterns. The first insulating layer is removed. A light etch process is performed to reduce surface roughness of both sidewalls of the metal layer patterns. A second insulating layer is formed to cover the metal layer patterns.

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}Method for manufacturing semiconductor device

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 플래시 메모리 소자의 비트 라인을 형성하기 위한 식각 공정 시 식각 프로파일을 개선함으로써 공정의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of improving process reliability by improving an etching profile during an etching process for forming a bit line of a flash memory device.

일반적으로, 플래시 메모리 반도체 소자를 형성하기 위한 제조 공정 중, 비트 라인(Bit Line, BL)을 형성하기 위한 식각 공정은 크게 다마신(Damascene) 구조를 이용한 방법과 반응성 이온 식각(Reactive Ion Etching, RIE) 방법을 이용할 수 있다. 다마신 구조를 이용한 방법의 경우, 층간 절연막에 트렌치를 형성한 후 비트 라인(BL) 형성 물질을 두껍게 증착한 뒤 화학 기계적 연마(Chemical Mechanical Polishing, CMP)공정으로 원하는 높이의 비트 라인을 형성한다. 이와 반대로, 반응 이온 식각(RIE) 방법의 경우, 층간 절연막 상에 일정 두께의 비트 라인(BL)용 도전막을 형성하고 도전막을 패터닝하여 비트 라인(BL)을 형성한 후 비트 라인(BL)과 비트 라인(BL) 사이를 절연 물질로 채운다.In general, during the manufacturing process for forming a flash memory semiconductor device, the etching process for forming bit lines (BL) is largely a method using a damascene structure and a reactive ion etching (RIE). ) Method can be used. In the method using a damascene structure, a trench is formed in the interlayer insulating film, and then a bit line (BL) forming material is deposited thickly, followed by chemical mechanical polishing (CMP) to form a bit line having a desired height. On the contrary, in the reactive ion etching (RIE) method, a conductive film for a bit line BL having a predetermined thickness is formed on an interlayer insulating film, and the conductive film is patterned to form the bit line BL, and then the bit line BL and the bit. Fill between lines BL with insulating material.

그러나, 반도체 소자의 고집적화 진행되면서 단위 셀이 차지하는 면적 또한 줄어들고 있는 추세이며, 이에 따라 비트 라인(BL)의 폭이 좁아져 전기적 저항이 증가하는 문제가 발생하고 있다. 이를 해결하기 위하여 비트 라인(BL) 형성물질로 저항이 비교적 작은 텅스텐(W)막을 사용하였으나, 텅스텐막은 그 자체의 비저항이 높아 지연 시간이 큰 문제점이 있었다.However, as the integration of semiconductor devices proceeds, the area occupied by unit cells is also decreasing. Accordingly, the width of the bit lines BL is narrowed, thereby increasing the electrical resistance. In order to solve this problem, a tungsten (W) film having a relatively low resistance is used as a material for forming the bit line BL. However, the tungsten film has a high delay time due to its high specific resistance.

최근, 화학기상증착(Chemical Vapor Deposition, CVD) 방식으로 증착된 텅스텐막의 장점을 이용하기 위하여 텅스텐 자체의 비저항을 낮추는 저저항 텅스텐(Low-Resistivity W, LRW) 증착 공정이 개발되고 있다. 저저항 텅스텐(LRW) 증착 공정은 반응 가스로써 종래의 수소(H2)를 대신하여 다이보레인(B2H6)을 사용함으로써 텅스텐 결정입자의 크기를 더 크게 성장시켜 비저항을 종전보다 30% 이상 낮추는 기술이다.Recently, low-resistance tungsten (Low-Resistivity W, LRW) deposition processes have been developed to reduce the specific resistance of tungsten itself in order to take advantage of the tungsten film deposited by chemical vapor deposition (CVD). The low-resistance tungsten (LRW) deposition process uses the diborane (B 2 H 6 ) instead of the conventional hydrogen (H 2 ) as a reaction gas to grow the size of the tungsten crystal grains to increase the specific resistance by 30% than before. It is an over-lowering technique.

그러나, 전술한 바와 같이, 텅스텐막의 결정 입자 크기를 증가시키는 공정을 실시함에 따라 비트 라인(BL)을 형성하기 위한 식각 공정 시 큰 결정입자와 작은 결정입자 간의 식각비가 차이가 나면서 균일한 프로파일을 형성하기 어려운 문제가 발생하였고, 텡스텐막 상부 또한 결정입자의 크기 차이에 의해 높이의 단차가 발생하게 되는 문제가 있었다. 따라서, 이러한 비트 라인(BL)의 프로파일의 불균일성으로 인해 비트 라인(BL) 간 브리지(BRidge) 현상으로 쇼트(Short)가 발생할 수 있어 수율이 저하되는 문제가 있었다.However, as described above, according to the process of increasing the crystal grain size of the tungsten film, the etching ratio between the large crystal grains and the small crystal grains is different during the etching process for forming the bit line BL, thereby forming a uniform profile. The problem was difficult to occur, and there was a problem that the height difference was caused by the size difference of the crystal grains in the upper part of the Tungsten film. Therefore, due to the non-uniformity of the profile of the bit line BL, a short may occur due to a bridge phenomenon between the bit lines BL, and thus there is a problem in that the yield decreases.

전술한 문제를 해결하기 위해 본 발명은, 플래시 메모리 소자의 비트 라인을 형성하기 위한 식각 공정 시 식각 프로파일을 개선함으로써 공정의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 목적이 있다.In order to solve the above problems, an object of the present invention is to provide a method for manufacturing a semiconductor device that can improve the reliability of the process by improving the etching profile during the etching process for forming the bit line of the flash memory device.

전술한 목적을 달성하기 위해 본 발명은, 반도체 기판상에 금속막 패턴들을 형성하는 단계; 상기 금속막 패턴들의 사이를 채우도록 제1 절연막을 형성하는 단계; 상기 금속막 패턴들 상부가 평탄화되도록 제1 평탄화 공정을 실시하는 단계; 상기 제1 절연막을 제거하는 단계; 상기 금속막 패턴들 양 측벽의 표면 거칠기가 감소되도록 라이트 식각(light etch) 공정을 실시하는 단계; 및 상기 금속막 패턴들을 덮도록 제2 절연막을 형성하는 단계를 포함한다.In order to achieve the above object, the present invention, forming a metal film pattern on a semiconductor substrate; Forming a first insulating film to fill the gaps between the metal film patterns; Performing a first planarization process to planarize upper portions of the metal layer patterns; Removing the first insulating film; Performing a light etch process to reduce surface roughness of both sidewalls of the metal layer patterns; And forming a second insulating film to cover the metal film patterns.

본 발명에서, 상기 제2 절연막을 형성하는 단계 후에, 상기 금속막 패턴들이 노출되도록 상기 제2 절연막에 대해 제2 평탄화 공정을 실시하는 단계를 더 포함한다.The method may further include performing a second planarization process on the second insulating layer to expose the metal layer patterns after the forming of the second insulating layer.

본 발명에서, 상기 금속막 패턴들을 형성하는 단계는, 상기 반도체 기판상에 화학기상증착 방식으로 금속막을 형성하는 단계; 상기 금속막 상에 하드마스크막들을 형성하는 단계; 상기 하드마스크막들을 패터닝하는 단계; 및 패터닝된 상기 하드마스크막들을 이용한 건식 식각으로 상기 금속막을 패터닝하는 단계를 포함한다.In the present invention, the forming of the metal film patterns may include forming a metal film on the semiconductor substrate by chemical vapor deposition; Forming hard mask films on the metal film; Patterning the hard mask layers; And patterning the metal layer by dry etching using the patterned hard mask layers.

본 발명에서, 상기 금속막은 500 내지 900Å 두께로 형성된다.In the present invention, the metal film is formed to a thickness of 500 to 900Å.

본 발명에서, 상기 화학증착방식으로 상기 금속막 증착 공정 시 LRW 공정을 이용한다.In the present invention, the chemical vapor deposition method uses the LRW process in the metal film deposition process.

본 발명에서, 상기 LRW 공정은 다이보레인(B2H6)을 포함하는 불순물을 첨가하여 상기 금속막의 결정입자의 크기를 크게 한다.In the present invention, the LRW process increases the size of the crystal grains of the metal film by adding an impurity containing diborane (B 2 H 6 ).

본 발명에서, 상기 하드마스크막들은 카본막 및 실리콘산화질화막을 포함한다.In the present invention, the hard mask films include a carbon film and a silicon oxynitride film.

본 발명에서, 상기 제1 절연막은 고밀도플라즈마-화학기상증착(HDP-CVD)방식의 절연막으로 형성된다.In the present invention, the first insulating film is formed of an insulating film of a high density plasma-chemical vapor deposition (HDP-CVD) method.

본 발명에서, 상기 제1 절연막은 습식 식각 공정을 실시하여 제거한다.In the present invention, the first insulating film is removed by performing a wet etching process.

본 발명에서, 상기 습식 식각 공정은 상온에서 NH4OH:H2O2:H2O = 1:4:20의 구성비를 갖는 세정액을 이용하여 10분 동안 실시한다.In the present invention, the wet etching process is carried out for 10 minutes using a cleaning solution having a composition ratio of NH 4 OH: H 2 O 2 : H 2 O = 1: 4: 20 at room temperature.

본 발명에서, 상기 라이트 식각 공정은 플라즈마 트리트먼트 공정을 이용하여 실시한다.In the present invention, the light etching process is performed using a plasma treatment process.

본 발명에서, 상기 플라즈마 트리트먼트 공정은 4mT의 압력에서 40 내지 50sccm 유량의 NF3가스, 85 내지 105sccm 유량의 N2가스, 70 내지 90sccm 유량의 O2가스 및 45 내지 55sccm 유량의 Cl2가스를 사용한다.In the present invention, the plasma treatment process is a NF 3 gas at a flow rate of 40 to 50sccm, N 2 gas at a flow rate of 85 to 105sccm, O 2 gas at a flow rate of 70 to 90sccm and Cl 2 gas at a flow rate of 45 to 55sccm at a pressure of 4mT use.

본 발명에서, 상기 제2 절연막은 고밀도플라즈마-화학기상증착(HDP-CVD)방식의 절연막 또는 스핀온 방식의 절연막으로 형성된다.In the present invention, the second insulating film is formed of a high density plasma-chemical vapor deposition (HDP-CVD) insulating film or a spin-on insulating film.

본 발명에 따르면, 반도체 소자의 고집적화에 따라 폭이 좁은 비트 라인(BL) 형성 시 저저항의 텅스텐(W)을 사용하면서도, 이러한 저저항의 텅스텐(W)을 비트 라인(BL) 형성 물질로 사용함에 따른 식각 프로파일 저하 문제를 개선하기 위하여 본 발명에서와 같이 비트 라인(BL)들 사이를 절연시키는 절연막 증착 공정 시 두 번의 절연막 공정 및 플라즈마 트리트먼트 공정을 실시함으로써 상부 및 측벽 프로파일이 개선된 비트 라인(BL)을 형성할 수 있다. 따라서, 공정의 신뢰성이 개선됨에 따라 소자의 구동력 및 수율이 향상될 수 있다.According to the present invention, the low-resistance tungsten (W) is used as the bit line BL forming material while the low-resistance tungsten (W) is used to form a narrow bit line (BL) according to the high integration of the semiconductor device. In order to improve the etch profile degradation problem according to the present invention, as in the present invention, during the insulating film deposition process of insulating the bit lines BL, two insulating film processes and a plasma treatment process are performed to improve the upper and sidewall profiles. (BL) can be formed. Thus, as the reliability of the process is improved, the driving force and yield of the device can be improved.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 자세히 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.Descriptions of technical contents that are well known in the art to which the present invention pertains and are not directly related to the present invention will be omitted. This is to more clearly communicate without obscure the subject matter of the present invention by omitting unnecessary description.

도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순차적인 공정 단면도들이다.1A through 1H are sequential process cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 1a를 참조하면, 60nm 이하 플래시 메모리 소자의 비트 라인(BL)을 형성하기 위하여 하부 구조물(미도시)을 포함하는 반도체 기판(100)상에 금속막(110)을 형성한다. 이때, 반도체 기판(100) 상에 실제 소자 특성을 구현하기 위한 다층막(미도시)이 존재할 수 있다. 구체적으로, 금속막(110)은 화학기상증착(Chemical Vapor Deposition, CVD) 방식으로 500 내지 900Å 두께의 텅스텐(W)으로 형성될 수 있다. 이러한 텅스텐(W)으로 이루어진 금속막(110)을 형성하기 위한 화학기상증착(CVD) 공정은 네 단계의 증착 단계로 실시될 수 있는데, 첫 번째 증착 단계는 300℃의 온도에서 주로 텅스텐(W)의 결정 입자를 성장시키고 두 번째 내지 네 번째 증착 단계는 395℃의 온도에서 텅스텐(W) 벌크 증착을 할 수 있다.Referring to FIG. 1A, a metal film 110 is formed on a semiconductor substrate 100 including a lower structure (not shown) to form a bit line BL of a flash memory device of 60 nm or less. In this case, a multilayer film (not shown) may exist on the semiconductor substrate 100 to implement actual device characteristics. Specifically, the metal film 110 may be formed of tungsten (W) having a thickness of 500 to 900 kW by chemical vapor deposition (CVD). The chemical vapor deposition (CVD) process for forming the metal film 110 made of tungsten (W) may be performed in four deposition steps. The first deposition step is mainly performed at a temperature of 300 ° C., mainly tungsten (W). Growing crystal grains of the second to fourth deposition step may be a bulk deposition of tungsten (W) at a temperature of 395 ℃.

특히, 전술한 바와 같은 텅스텐(W)을 이용한 금속막(110) 증착 공정 시 금속막(110)의 비저항을 낮추기 위하여 LRW(Low Revisistive W)공정이 적용될 수 있다. 즉, 화학기상증착(CVD)방식을 이용한 금속막(110) 증착 시 다이보레인(B2H6)을 포함하는 불순물을 첨가하여 텅스텐(W)으로 이루어진 금속막(110)의 결정입자 크기를 크게 하는 LRW 공정을 적용함으로써 결정 입자 간의 경계면이 적어져서 저항을 형성하는 요인이 제거될 수 있다. In particular, in the deposition process of the metal film 110 using tungsten (W) as described above, a Low Revisistive W (LRW) process may be applied to reduce the specific resistance of the metal film 110. That is, when the metal film 110 is deposited by chemical vapor deposition (CVD), impurities including diborane (B 2 H 6 ) are added to determine the crystal grain size of the metal film 110 made of tungsten (W). By applying an enlarged LRW process, the interface between the crystal grains can be reduced, and the factor for forming resistance can be removed.

이러한 LRW 공정이 본 발명에서는 금속막의 결정 입자 크기를 크게 하는 공정으로 기재하였으나, 예를 들어 도전막의 결정 입자 크기를 크게 할 경우에도 LRW 공정이 적용될 수 있다.Although the LRW process is described as a process of increasing the crystal grain size of the metal film in the present invention, for example, the LRW process may be applied even when the crystal grain size of the conductive film is increased.

도 1b를 참조하면, LRW 공정이 실시된 금속막(110) 상에 하드마스크막(112, 114)들을 형성한다. 이때, 하드마스크막(112, 114)들은 카본막(Carbon) 및 실리콘산화질화막(SiON)으로 이루어지는데 즉, 금속막(110) 상에 카본막을 형성한 후 식각 마진을 높이기 위하여 실리콘 질화막을 더 형성할 수 있다. 이때, 카본막은 식각 방지막으로 사용되며, 실리콘산화질화막은 방사 방지막으로 사용될 수 있다. 이후, 하드마스크막(112, 114)들을 순차적으로 패터닝한다.Referring to FIG. 1B, hard mask layers 112 and 114 are formed on the metal layer 110 subjected to the LRW process. In this case, the hard mask films 112 and 114 are formed of a carbon film and a silicon oxynitride film (SiON). That is, after forming the carbon film on the metal film 110, a silicon nitride film is further formed to increase the etching margin. can do. In this case, the carbon film may be used as an etch stop film, and the silicon oxynitride film may be used as a radiation prevention film. Thereafter, the hard mask films 112 and 114 are sequentially patterned.

도 1c를 참조하면, 패터닝된 하드마스크막들을 이용한 건식식각 방법으로 금속막(110)을 패터닝하여 반도체 기판(100)상의 소정 영역을 노출시키는 금속막 패턴(110a)들을 형성한다. 이때, 건식식각은 반응이온식각(Reactive Ion Etching, RIE) 방법이 이용될 수 있다. 이러한 반응이온식각(RIE) 방법을 이용하여 저저항의 텅스텐(W)막으로 이루어진 금속막(110)을 패터닝한 결과, 상기의 금속막(110)을 증착하는 공정 과정에서 LRW 공정이 적용됨에 따라 텅스텐(W)으로 이루어진 금속막(110)의 결정입자 크기가 크게 형성되어 반응이온식각(RIE) 공정 시 큰 결정 입자의 크기로 인하여 금속막 패턴(110a)들의 프로파일(Profile)이 불균일하게 구현될 수 있다. 즉, 금속막 패턴(110a)들의 프로파일이 불균일함에 따라 금속막 패턴(110a)들 사이 영역의 프로파일이 비정상적일 수 있어 후속으로 금속막 패턴(110a)들 간의 절연을 위하여 금속막 패턴(110a)들 사이에 절연막 갭필 공정을 진행하는 과정에서 공정의 신뢰성이 저하될 수 있다.Referring to FIG. 1C, the metal layer 110 is patterned by a dry etching method using patterned hard mask layers to form metal layer patterns 110a exposing predetermined regions on the semiconductor substrate 100. In this case, the dry etching may be a Reactive Ion Etching (RIE) method. As a result of patterning the metal film 110 formed of the low-resistance tungsten (W) film using the reactive ion etching (RIE) method, the LRW process is applied in the process of depositing the metal film 110. Since the crystal grain size of the metal film 110 made of tungsten (W) is large, the profile of the metal film patterns 110a may be unevenly formed due to the size of the large crystal grain during the reaction ion etching (RIE) process. Can be. That is, as the profile of the metal film patterns 110a is non-uniform, the profile of the region between the metal film patterns 110a may be abnormal, so that the metal film patterns 110a may be subsequently insulated between the metal film patterns 110a. In the process of performing the insulating film gapfill process, the reliability of the process may be reduced.

전술한 바와 같은 문제를 해소하기 위하여 본 발명에서는 금속막 패턴(110a)들 사이에 절연막 형성 시, 두 차례의 절연막 증착 공정 및 라이트 식각(ligth etch) 공정 예를 들어, 플라즈마 트리트먼트 공정을 실시함으로써 상기와 같은 문제를 해소할 수 있다.In order to solve the above problems, in the present invention, when the insulating film is formed between the metal film patterns 110a, two insulating film deposition processes and a light etch process, for example, by performing a plasma treatment process, are performed. The above problem can be solved.

이후, 하드마스크막(112, 114)들의 제거 공정을 실시할 수 있으며, 이러한 제거 공정은 산소 애싱(Ashing)에 의한 건식 식각이나 황산 용액에 의한 습식 식각을 실시하여 카본막 및 실리콘산화질화막을 포함하는 하드마스크들을 동시에 제거할 수 있다.Thereafter, a process of removing the hard mask layers 112 and 114 may be performed. The removal process may include a carbon layer and a silicon oxynitride layer by performing dry etching by oxygen ashing or wet etching by a sulfuric acid solution. Hard masks can be removed at the same time.

도 1d를 참조하면, 불균일한 프로파일을 갖는 금속막 패턴(110a)들의 사이를 채우도록 제1 절연막(116)을 형성한다. 이때, 제1 절연막(116)은 고밀도플라즈마-화학기상증착(High Density Plasma-Chemical Vapor Deposition, HDP-CVD)방식의 절연막으로 형성될 수 있다. 또한, 제1 절연막(116)은 비트 라인(BL)을 형성할 금속막 패턴(110a)들의 높이보다 높은 600 내지 1200Å 두께로 형성될 수 있다. 이러한 제1 절연막(116)을 형성하는 이유는 후속으로 금속막 패턴(110a)들 상부를 평탄화하기 위한 연마 공정 과정에서 금속막 패턴(110a)들의 쓰러짐을 방지하기 위한 버팀목 역할을 하기 위함이다.Referring to FIG. 1D, the first insulating layer 116 is formed to fill between the metal film patterns 110a having the non-uniform profile. In this case, the first insulating layer 116 may be formed of an insulating film of a high density plasma-chemical vapor deposition (HDP-CVD) method. In addition, the first insulating layer 116 may be formed to a thickness of 600 to 1200 Å higher than the height of the metal layer patterns 110a to form the bit line BL. The reason for forming the first insulating layer 116 is to serve as a support for preventing the metal layer patterns 110a from falling down during the polishing process for planarizing the upper portions of the metal layer patterns 110a.

도 1e를 참조하면, 금속막 패턴(110a)들 상부가 평탄화되도록 제1 평탄화 공정을 실시한다. 이때, 금속막 패턴(110a)들 사이의 제1 절연막(116)은 전술한 바와 같이, 평탄화 공정 시 금속막 패턴(110a)들의 상부를 균일하게 평탄화하기 위한 버팀목 역할 즉, 식각 보호막으로서의 기능을 할 수 있다. 평탄화 공정은 통상의 CMP(Chemical Mechanical Polishing) 공정을 이용할 수 있으며 CMP 타겟은 400 내지 700Å으로 할 수 있다. 이로써, 금속막 패턴들의 상부가 균일하게 평탄화된 금속막 패턴(110b)들이 형성되어 결정 입자 크기 차이에 의한 높이의 단차가 발생하는 문제를 해소할 수 있다.Referring to FIG. 1E, a first planarization process is performed to planarize upper portions of the metal film patterns 110a. In this case, as described above, the first insulating layer 116 between the metal layer patterns 110a may serve as a support for uniformly planarizing the upper portions of the metal layer patterns 110a during the planarization process, that is, as an etch protective layer. Can be. The planarization process may use a conventional chemical mechanical polishing (CMP) process, and the CMP target may be 400 to 700 GPa. As a result, the metal layer patterns 110b having uniformly flattened upper portions of the metal layer patterns may be formed, thereby eliminating the problem of height difference caused by the difference in crystal grain size.

도 1f를 참조하면, 평탄화된 금속막 패턴(110b)들 사이의 제1 절연막을 습식 식각 공정을 실시하여 제거한다. 습식 식각 공정은 상온에서 NH4OH:H2O2:H2O = 1:4:20의 구성비를 갖는 세정액을 이용하여 10분 동안 실시할 수 있다. 이때, N 이온을 사용한 용액의 경우 금속 물질을 세정하기 위한 용액으로 사용될 수 있다.Referring to FIG. 1F, the first insulating layer between the planarized metal layer patterns 110b is removed by performing a wet etching process. The wet etching process may be performed at room temperature for 10 minutes using a cleaning solution having a ratio of NH 4 OH: H 2 O 2 : H 2 O = 1: 4: 20. In this case, a solution using N ions may be used as a solution for cleaning a metal material.

도 1g를 참조하면, 상기의 제1 평탄화 공정에 의해 금속막 패턴들의 상부가 평탄화된 금속막 패턴(110b)들 양 측벽의 표면 거칠기를 감소시키기 위하여 라이트 식각 공정을 실시한다. 이러한 라이트 식각 공정은 플라즈마 트리트먼트(Plasma Treatment) 공정을 이용하여 실시할 수 있다. 즉, 금속막 패턴(110b)들의 표면 개질을 위한 플라즈마 트리트먼트 공정은 통상적인 방법으로 수행될 수 있는데 예를 들어, 식각 마스크 패턴(150)들을 이용한 건식 식각 방법으로, 4mT의 압력에서 40 내지 50sccm 유량의 NF3가스, 85 내지 105sccm 유량의 N2가스, 70 내지 90sccm 유량의 O2가스 및 45 내지 55sccm 유량의 Cl2가스를 사용하여 수행할 수 있다.Referring to FIG. 1G, a light etching process may be performed to reduce surface roughness of both sidewalls of the metal film patterns 110b in which the upper portions of the metal film patterns are flattened by the first planarization process. The light etching process may be performed using a plasma treatment process. That is, the plasma treatment process for surface modification of the metal film patterns 110b may be performed by a conventional method. For example, a dry etching method using the etching mask patterns 150 may be performed at 40 to 50 sccm at a pressure of 4 mT. It can be performed using an NF 3 gas at a flow rate, an N 2 gas at a flow rate of 85 to 105 sccm, an O 2 gas at a flow rate of 70 to 90 sccm and a Cl 2 gas at a flow rate of 45 to 55 sccm.

도 1h를 참조하면, 전술한 바와 같은 공정에 의해 금속막 패턴들의 상부 단차가 제거되며, 금속막 패턴들의 측면 표면 거칠기가 개선된 금속막 패턴(110c)들이 형성될 수 있다. 이러한 금속막 패턴(110c)들을 충분히 덮도록 제2 절연막을 형성한다. 제2 절연막은 고밀도플라즈마-화학기상증착(HDP-CVD)방식의 절연막 또는 스핀온(Spin On) 방식의 절연막으로 형성될 수 있다. 이어서, 금속막 패턴(110c)들이 노출되도록 제2 절연막에 대해 제2 평탄화 공정을 실시하여 금속막 패턴(110c)들 사이를 절연시키는 제2 절연막 패턴(118)들을 형성한다. 이로써, 반도체 소자의 고집적화에 따라 폭이 좁은 비트 라인(BL) 형성 시 저저항의 텅스텐(W)을 사용하면서도, 이러한 저저항의 텅스텐(W)을 비트 라인(BL) 형성 물질로 사용함에 따른 식각 프로파일 저하 문제를 개선하기 위하여 본 발명에서와 같이 비 트 라인(BL)들 사이를 절연시키는 절연막 증착 공정 시 두 번의 절연막 공정 및 플라즈마 트리트먼트 공정을 실시함으로써 상부 및 측벽 프로파일이 개선된 비트 라인(BL)을 형성할 수 있다. 따라서, 공정의 신뢰성이 개선됨에 따라 소자의 구동력 및 수율이 향상될 수 있다.Referring to FIG. 1H, upper steps of the metal film patterns may be removed by the above-described process, and metal film patterns 110c having improved side surface roughness of the metal film patterns may be formed. The second insulating film is formed to sufficiently cover the metal film patterns 110c. The second insulating film may be formed of a high density plasma-chemical vapor deposition (HDP-CVD) insulating film or a spin on insulating film. Subsequently, a second planarization process is performed on the second insulating layer so that the metal layer patterns 110c are exposed to form second insulating layer patterns 118 that insulate the metal layer patterns 110c. As a result, the low-resistance tungsten (W) is used to form a narrow bit line (BL) according to the high integration of the semiconductor device, and the etching is performed by using the low-resistance tungsten (W) as a bit line BL forming material. In order to improve the profile degradation problem, as in the present invention, during the insulating film deposition process of insulating the bit lines BL, two insulating film processes and a plasma treatment process are performed to improve the upper and sidewall profiles. ) Can be formed. Thus, as the reliability of the process is improved, the driving force and yield of the device can be improved.

본 발명에서는, 플래시 메모리 소자의 비트 라인(BL)을 형성하기 위한 금속막 패턴의 프로파일을 개선하기 위한 방법으로 기재하였지만 예를 들어, 반도체 소자의 금속 배선을 형성하기 위한 금속막 패턴 또는 게이트 패턴 등의 소정의 패턴을 구현하기 위한 도전막 패턴의 프로파일을 개선할 경우에도 본 발명의 실시예에서 사용한 방법이 적용 가능할 수 있다.Although the present invention has been described as a method for improving the profile of the metal film pattern for forming the bit line BL of the flash memory device, for example, a metal film pattern or a gate pattern for forming the metal wiring of the semiconductor device. The method used in the embodiment of the present invention may also be applicable when improving the profile of the conductive film pattern for implementing the predetermined pattern of.

지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.Although specific embodiments of the present invention have been described with reference to the drawings, this is intended to be easily understood by those skilled in the art and is not intended to limit the technical scope of the present invention. Therefore, the technical scope of the present invention is determined by the matters described in the claims, and the embodiments described with reference to the drawings may be modified or modified as much as possible within the technical spirit and scope of the present invention.

도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순차적인 공정 단면도들이다.1A through 1H are sequential process cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

100 : 반도체 기판 110 : 금속막100 semiconductor substrate 110 metal film

110a, 110b, 110c : 금속막 패턴 112, 114 : 하드마스크110a, 110b, and 110c: metal film patterns 112 and 114: hard mask

116 : 제1 절연막 118 : 제2 절연막 패턴 116: first insulating film 118: second insulating film pattern

150 : 식각 마스크 패턴 150: etching mask pattern

Claims (13)

반도체 기판상에 금속막 패턴들을 형성하는 단계;Forming metal film patterns on the semiconductor substrate; 상기 금속막 패턴들의 사이를 채우도록 제1 절연막을 형성하는 단계;Forming a first insulating film to fill the gaps between the metal film patterns; 상기 금속막 패턴들 상부가 평탄화되도록 제1 평탄화 공정을 실시하는 단계;Performing a first planarization process to planarize upper portions of the metal layer patterns; 상기 제1 절연막을 제거하는 단계;Removing the first insulating film; 상기 금속막 패턴들 양 측벽의 표면 거칠기가 감소되도록 라이트 식각(light etch) 공정을 실시하는 단계; 및Performing a light etch process to reduce surface roughness of both sidewalls of the metal layer patterns; And 상기 금속막 패턴들을 덮도록 제2 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.Forming a second insulating film to cover the metal film patterns. 제 1 항에 있어서,The method of claim 1, 상기 제2 절연막을 형성하는 단계 후에, 상기 금속막 패턴들이 노출되도록 상기 제2 절연막에 대해 제2 평탄화 공정을 실시하는 단계를 더 포함하는 반도체 소자의 제조 방법.And after the forming of the second insulating film, performing a second planarization process on the second insulating film so that the metal film patterns are exposed. 제 1 항에 있어서,The method of claim 1, 상기 금속막 패턴들을 형성하는 단계는,Forming the metal film patterns may include: 상기 반도체 기판상에 화학기상증착 방식으로 금속막을 형성하는 단계;Forming a metal film on the semiconductor substrate by chemical vapor deposition; 상기 금속막 상에 하드마스크막들을 형성하는 단계;Forming hard mask films on the metal film; 상기 하드마스크막들을 패터닝하는 단계; 및Patterning the hard mask layers; And 패터닝된 상기 하드마스크막들을 이용한 건식 식각으로 상기 금속막을 패터닝하는 단계를 포함하는 반도체 소자의 제조 방법.And patterning the metal layer by dry etching using the patterned hard mask layers. 제 3 항에 있어서,The method of claim 3, wherein 상기 금속막은 500 내지 900Å 두께로 형성되는 반도체 소자의 제조 방법.The metal film is a method of manufacturing a semiconductor device formed to a thickness of 500 to 900Å. 제 3 항에 있어서,The method of claim 3, wherein 상기 화학증착방식으로 상기 금속막 증착 공정 시 LRW 공정을 이용하는 반도체 소자의 제조 방법.The method of manufacturing a semiconductor device using the LRW process in the metal film deposition process by the chemical vapor deposition method. 제 5 항에 있어서,The method of claim 5, wherein 상기 LRW 공정은 다이보레인(B2H6)을 포함하는 불순물을 첨가하여 상기 금속막의 결정입자의 크기를 크게 하는 반도체 소자의 제조 방법.The LRW process is a method for manufacturing a semiconductor device to increase the size of the crystal grains of the metal film by adding an impurity containing diborane (B 2 H 6 ). 제 3 항에 있어서,The method of claim 3, wherein 상기 하드마스크막들은 카본막 및 실리콘산화질화막을 포함하는 반도체 소자의 제조 방법.The hard mask film is a semiconductor device manufacturing method comprising a carbon film and a silicon oxynitride film. 제 1 항에 있어서,The method of claim 1, 상기 제1 절연막은 고밀도플라즈마-화학기상증착(HDP-CVD)방식의 절연막으로 형성되는 반도체 소자의 제조 방법.The first insulating film is a semiconductor device manufacturing method of forming an insulating film of the high density plasma-chemical vapor deposition (HDP-CVD) method. 제 1 항에 있어서,The method of claim 1, 상기 제1 절연막은 습식 식각 공정을 실시하여 제거하는 반도체 소자의 제조 방법.The first insulating layer is a semiconductor device manufacturing method of removing by performing a wet etching process. 제 8 항에 있어서,The method of claim 8, 상기 습식 식각 공정은 상온에서 NH4OH:H2O2:H2O = 1:4:20의 구성비를 갖는 세정액을 이용하여 10분 동안 실시하는 반도체 소자의 제조 방법.The wet etching process is performed for 10 minutes using a cleaning solution having a composition ratio of NH 4 OH: H 2 O 2 : H 2 O = 1: 4: 20 at room temperature. 제 1 항에 있어서,The method of claim 1, 상기 라이트 식각 공정은 플라즈마 트리트먼트(plasma treatment) 공정을 이용하여 실시되는 반도체 소자의 제조 방법.The light etching process is a method of manufacturing a semiconductor device is carried out using a plasma treatment (plasma treatment) process. 제 10 항에 있어서,The method of claim 10, 상기 플라즈마 트리트먼트 공정은 4mT의 압력에서 40 내지 50sccm 유량의 NF3가스, 85 내지 105sccm 유량의 N2가스, 70 내지 90sccm 유량의 O2가스 및 45 내지 55sccm 유량의 Cl2가스를 사용하는 반도체 소자의 제조 방법.The plasma treatment process uses a NF 3 gas at a flow rate of 40 to 50 sccm, an N 2 gas at a flow rate of 85 to 105 sccm, an O 2 gas at a flow rate of 70 to 90 sccm, and a Cl 2 gas at a flow rate of 45 to 55 sccm at a pressure of 4 mT. Method of preparation. 제 1 항에 있어서,The method of claim 1, 상기 제2 절연막은 고밀도플라즈마-화학기상증착(HDP-CVD)방식의 절연막 또는 스핀온 방식의 절연막으로 형성되는 반도체 소자의 제조 방법.The second insulating film is a semiconductor device manufacturing method of forming a high density plasma-chemical vapor deposition (HDP-CVD) insulating film or a spin-on insulating film.
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