KR20090076489A - Delay line control apparatus and delay locked loop circuit using the same - Google Patents

Delay line control apparatus and delay locked loop circuit using the same Download PDF

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Abstract

A delay line control device and a delay locked loop circuit using the same are provided to perform a delay line control operation normally by preventing an error of a delay mode determining signal. A phase detector(400) outputs a plurality of phase detection signals by combining a first signal, a second signal, the delayed first signal and the delayed second signals. A first phase detector and a third phase detector detect the phase difference between the first signal and the second signal. The second phase detector detects the phase difference between the first signal and the delayed second signal. The third phase detector detects the phase difference between the second signal and the delayed first signal. A controller(500) generates the delay mode determining signal based on the combination of the plurality of phase detection signals. The controller selectively controls the one delay time among the plurality of delay lines according to the delay mode determining signal.

Description

지연 라인 제어 장치 및 이를 이용한 지연 고정 루프 회로{DELAY LINE CONTROL APPARATUS AND DELAY LOCKED LOOP CIRCUIT USING THE SAME}DELAY LINE CONTROL APPARATUS AND DELAY LOCKED LOOP CIRCUIT USING THE SAME}

본 발명은 반도체 회로 기술에 관한 것으로서, 특히 지연 라인 제어 장치 및 이를 이용한 지연 고정 루프 회로에 관한 것이다.The present invention relates to semiconductor circuit technology, and more particularly, to a delay line control device and a delay locked loop circuit using the same.

일반적으로 지연 고정 루프(Delay Locked Loop) 회로는 반도체 메모리 장치 외부에서 공급되는 외부 클럭 신호와 반도체 메모리 장치 내부에서 사용되는 내부 클럭 신호의 위상을 동기시키기 위해 사용되는 회로이다.In general, a delay locked loop circuit is used to synchronize a phase of an external clock signal supplied from the outside of the semiconductor memory device with an internal clock signal used inside the semiconductor memory device.

종래의 기술에 따른 지연 고정 루프 회로는 도 1에 도시된 바와 같이, 차동 증폭기(10), 딜레이 라인(20), 복제 딜레이(30), 위상 검출부(40), 제어부(50) 및 드라이버(60)를 구비한다.As shown in FIG. 1, the delay lock loop circuit according to the related art includes a differential amplifier 10, a delay line 20, a replication delay 30, a phase detector 40, a controller 50, and a driver 60. ).

상기 딜레이 라인(20)은 커스 딜레이 라인(Coarse Delay Line)(21)과 파인 딜레이 라인(Fine Delay Line)(22)을 구비한다. 상기 파인 딜레이 라인(22)을 구성하는 단위 지연 소자의 지연값에 비해 상기 커스 딜레이 라인을 구성하는 단위 지연 소자의 지연값이 크게 설정된다.The delay line 20 includes a coarse delay line 21 and a fine delay line 22. The delay value of the unit delay element constituting the cues delay line is set larger than the delay value of the unit delay element constituting the fine delay line 22.

상기 복제 딜레이(30)는 반도체 회로 내부의 신호처리 지연시간과 동일한 지 연시간을 갖도록 한 지연회로이다. 상기 복제 딜레이(30)는 상기 딜레이 라인(20)의 출력 신호(IDLLCLK)를 설정된 지연시간 만큼 지연시켜 생성한 피드백 클럭 신호(FBCLK)를 상기 위상 검출부(40)로 출력한다.The copy delay 30 is a delay circuit having the same delay time as the signal processing delay time in the semiconductor circuit. The replication delay 30 outputs the feedback clock signal FBCLK generated by delaying the output signal IDLLCLK of the delay line 20 by a predetermined delay time to the phase detector 40.

상기 위상 검출부(40)는 상기 차동 증폭기(10)에서 출력된 기준 클럭 신호(REFCLK)와 상기 피드백 클럭 신호(FBCLK)의 위상차를 검출하여 상기 제어부(50)로 출력한다.The phase detector 40 detects a phase difference between the reference clock signal REFCLK output from the differential amplifier 10 and the feedback clock signal FBCLK and outputs the phase difference to the controller 50.

상기 제어부(50)는 상기 위상 검출부(40)의 출력에 따라 상기 딜레이 라인(20)의 커스 딜레이 라인(21) 또는 파인 딜레이 라인(22)을 제어하여 상기 딜레이 라인(20) 전체의 지연시간을 가변시킨다.The control unit 50 controls the curse delay line 21 or the fine delay line 22 of the delay line 20 according to the output of the phase detector 40 to adjust the delay time of the entire delay line 20. Variable.

상기 드라이버(60)는 상기 딜레이 라인(20)의 출력 신호(IDLLCLK)를 드라이빙하여 지연 고정 클럭(DLLCLK)을 출력한다.The driver 60 drives the output signal IDLLCLK of the delay line 20 to output a delay locked clock DLLCLK.

상기 위상 검출부(40)는 도 2에 도시된 바와 같이, 제 1 위상 검출부(41), 커스 유닛 딜레이(Coarse Unit Delay: CUD) 및 제 2 위상 검출부(43)를 구비한다. 상기 커스 유닛 딜레이(CUD)는 상기 커스 딜레이 라인(21)의 유닛 딜레이와 동일한 지연시간을 갖는다.As illustrated in FIG. 2, the phase detector 40 includes a first phase detector 41, a coarse unit delay (CUD), and a second phase detector 43. The cue unit delay CUD has the same delay time as the unit delay of the cue delay line 21.

상기 제 1 위상 검출부(41)는 상기 기준 클럭 신호(REFCLK)와 상기 피드백 클럭 신호(FBCLK)의 위상차를 검출하여 제 1 위상 검출 신호(POUT1)를 출력한다. 상기 제 2 위상 검출부(43)는 상기 기준 클럭 신호(REFCLK)와 상기 커스 유닛 딜레이(CUD)를 통해 지연된 피드백 클럭 신호(FBCLK)의 위상차를 검출하여 제 2 위상 검출 신호(POUT2)를 출력한다.The first phase detector 41 detects a phase difference between the reference clock signal REFCLK and the feedback clock signal FBCLK and outputs a first phase detection signal POUT1. The second phase detector 43 detects a phase difference between the reference clock signal REFCLK and the feedback clock signal FBCLK delayed through the curse unit delay CUD and outputs a second phase detection signal POUT2.

상기 제어부(50)는 두 가지 지연 모드로 상기 딜레이 라인(20)을 제어하도록 구성된다. 지연 고정 루프 회로의 동작 초기에는 상기 커스 딜레이 라인(21)을 제어하여 지연 고정 동작을 수행하는 커스 모드로 동작하다가, 지연 고정 시키고자 하는 두 신호의 시간 차이가 상기 커스 딜레이 라인(21)의 유닛 딜레이의 지연 시간보다 작아진 이후에는 상기 파인 딜레이 라인(22)을 제어하여 지연 고정 동작을 수행하는 파인 모드로 동작하도록 구성된다.The controller 50 is configured to control the delay line 20 in two delay modes. In the initial operation of the delay lock loop circuit, the curse delay line 21 is controlled to perform a delay lock operation, and a time difference between two signals to be delay locked is determined by a unit of the curse delay line 21. After the delay time becomes smaller than the delay time, the fine delay line 22 is controlled to operate in a fine mode for performing a delay lock operation.

상기 제어부(50)는 도 2에 도시된 바와 같이, 상기 제 1 위상 검출 신호(POUT1) 및 제 2 위상 검출 신호(POUT2)를 이용하여 지연 모드 판단 신호(COARSE_LOCK)를 생성하는 지연 모드 판단 회로(51)를 구비한다.As illustrated in FIG. 2, the controller 50 may include a delay mode determination circuit configured to generate a delay mode determination signal COARSE_LOCK using the first phase detection signal POUT1 and the second phase detection signal POUT2. 51).

상기 지연 모드 판단 신호(COARSE_LOCK)는 상기 커스 모드가 완료되었음을 알리는 신호이다. 즉, 상기 커스 모드에서 지연 고정 시키고자 하는 두 신호의 시간 차이가 상기 커스 딜레이 라인(21)의 유닛 딜레이의 지연 시간보다 작아진 것을 정의하는 신호이다.The delay mode determination signal COARSE_LOCK is a signal indicating that the curse mode is completed. That is, the signal defines that the time difference between the two signals to be delay locked in the cursor mode is smaller than the delay time of the unit delay of the cursor delay line 21.

상기 지연 모드 판단 회로(51)는 제 1 내지 제 5 인버터(IV1 ~ IV5), 제 1 내지 제 4 트랜지스터(M1 ~ M4), 플립플롭(D F/F)을 구비한다.The delay mode determination circuit 51 includes first to fifth inverters IV1 to IV5, first to fourth transistors M1 to M4, and flip-flops D F / F.

이와 같이 구성된 종래의 기술에 따른 지연 고정 루프 회로의 지연 라인 제어동작을 설명하면 다음과 같다.The delay line control operation of the delay lock loop according to the related art according to the related art will now be described.

리셋 신호(RESET) 신호가 활성화되면 지연 모드 판단 신호(COARSE_LOCK)가 비활성화된다.When the reset signal RESET is activated, the delay mode determination signal COARSE_LOCK is deactivated.

이후, 지연 고정 루프 회로의 동작이 개시됨에 따라 위상 검출부(40)에서 제 1 위상 검출 신호(POUT1) 및 제 2 위상 검출 신호(POUT2)가 소정 레벨로 출력된다.Thereafter, as the operation of the delay locked loop circuit is started, the first phase detection signal POUT1 and the second phase detection signal POUT2 are output at a predetermined level from the phase detection unit 40.

상기 기준 클럭 신호(REFCLK)에 비해 상기 피드백 클럭 신호(FBCLK)의 위상이 앞서면 상기 제 1 위상 검출부(41)는 상기 제 1 위상 검출 신호(POUT1)를 하이 레벨로 출력한다. 한편, 상기 기준 클럭 신호(REFCLK)에 비해 상기 커스 유닛 딜레이(CUD)를 통해 지연시킨 피드백 클럭 신호(FBCLK)의 위상이 뒤쳐지면 상기 제 2 위상 검출부(42)는 상기 제 2 위상 검출 신호(POUT2)를 로우 레벨로 출력한다.When the phase of the feedback clock signal FBCLK is earlier than the reference clock signal REFCLK, the first phase detector 41 outputs the first phase detection signal POUT1 at a high level. On the other hand, when the phase of the feedback clock signal FBCLK delayed through the curse unit delay CUD is delayed compared to the reference clock signal REFCLK, the second phase detection unit 42 performs the second phase detection signal POUT2. ) To the low level.

상기 제 1 위상 검출 신호(POUT1)가 하이 레벨이고, 상기 제 2 위상 검출 신호(POUT2)가 로우 레벨이라는 것은, 상기 기준 클럭 신호(REFCLK)와 피드백 클럭 신호(FBCLK)의 지연시간 차이가 상기 커스 유닛 딜레이(CUD)의 지연 시간 이내가 되었다는 것을 의미한다.When the first phase detection signal POUT1 is at a high level and the second phase detection signal POUT2 is at a low level, a difference in delay time between the reference clock signal REFCLK and the feedback clock signal FBCLK may be determined. This means that the unit delay (CUD) is within the delay time.

상기 제 1 위상 검출 신호(POUT1)가 하이 레벨이고, 상기 제 2 위상 검출 신호(POUT2)가 로우 레벨이므로 상기 지연 모드 판단 회로(51)의 제 2 및 제 4 트랜지스터(M2, M4)가 턴 온 되고 그에 따라 지연 모드 판단 신호(COARSE_LOCK)가 하이 레벨로 활성화된다.Since the first phase detection signal POUT1 is at a high level and the second phase detection signal POUT2 is at a low level, the second and fourth transistors M2 and M4 of the delay mode determination circuit 51 are turned on. As a result, the delay mode determination signal COARSE_LOCK is activated to a high level.

한편, 상기 제 1 위상 검출 신호(POUT1)가 로우 레벨이고 상기 제 2 위상 검출 신호(POUT2)가 하이 레벨에서 현재 로우 레벨로 천이되었다면 이 또한 상기 기준 클럭 신호(REFCLK)와 피드백 클럭 신호(FBCLK)의 지연시간 차이가 상기 커스 유닛 딜레이(CUD)의 지연 시간 이내가 되었다는 것을 의미한다.On the other hand, if the first phase detection signal POUT1 is at a low level and the second phase detection signal POUT2 is transitioned from a high level to a current low level, this is also the reference clock signal REFCLK and the feedback clock signal FBCLK. Means that the delay time difference is within the delay time of the cue unit delay (CUD).

상기 플립플롭(D F/F)이 펄스 신호(PULSE)에 따라 이전의 제 2 위상 검출 신호(POUT2) 값 즉, 하이 레벨 값을 저장하고 있으므로 상기 제 3 트랜지스터(M3)가 턴 온 되고, 현재의 제 2 위상 검출 신호(POUT2) 값 즉, 로우 레벨 값에 따라 제 4 트랜지스터(M4)가 턴 온 되므로 상기 지연 모드 판단 신호(COARSE_LOCK)가 하이 레벨로 활성화된다.Since the flip-flop DF / F stores the previous second phase detection signal POUT2 value, that is, the high level value, according to the pulse signal PULSE, the third transistor M3 is turned on, and Since the fourth transistor M4 is turned on according to the value of the second phase detection signal POUT2, that is, the low level, the delay mode determination signal COARSE_LOCK is activated to the high level.

상기 제어부(50)는 상기 지연 모드 판단 신호(COARSE_LOCK)가 활성화됨에 따라 커스 딜레이 라인(21)을 통한 지연 고정이 완료되었음을 판단하고, 파인 딜레이 라인(22)을 제어하여 지연 고정 동작을 수행한다.As the delay mode determination signal COARSE_LOCK is activated, the controller 50 determines that the delay fixing through the cue delay line 21 is completed, and controls the fine delay line 22 to perform a delay lock operation.

그러나 종래의 기술에 따른 지연 고정 루프 회로는 다음과 같은 문제가 있다.However, the delay locked loop circuit according to the related art has the following problems.

첫째, 상기 지연 모드 판단 신호(COARSE_LOCK)가 하이 레벨로 활성화된 이후 NMOS 트랜지스터인 제 2 및 제 3 트랜지스터(M2, M3)와 제 4 트랜지스터(M4)가 연결된 노드의 전위가 접지 레벨로 유지될 수 있다. 이후 리셋 신호가 활성화되면 상기 지연 모드 판단 신호(COARSE_LOCK)가 로우 레벨로 초기화되어야 하지만, 상기 제 2 및 제 3 트랜지스터(M2, M3)와 제 4 트랜지스터(M4)가 연결된 노드의 전위가 접지 레벨로 유지됨에 따라 상기 지연 모드 판단 신호(COARSE_LOCK)의 초기화가 이루어지지 못할 수 있다. 이와 같이 지연 모드 판단 신호(COARSE_LOCK)가 비정상적으로 활성화 상태를 유지할 경우 커스 모드 없이 파인 모드로만 동작하게 되고 그에 따라 딜레이 라인 제어동작이 정상적으로 이루어지지 못하므로 결국 지연 고정 루프 회로의 동작 성능을 크게 저하시킬 수 있다.First, after the delay mode determination signal COARSE_LOCK is activated to a high level, a potential of a node connected to the second and third transistors M2 and M3 and the fourth transistor M4, which are NMOS transistors, may be maintained at the ground level. have. Thereafter, when the reset signal is activated, the delay mode determination signal COARSE_LOCK should be initialized to a low level, but the potential of the node connected to the second and third transistors M2 and M3 and the fourth transistor M4 is set to the ground level. As it is maintained, the delay mode determination signal COARSE_LOCK may not be initialized. In this way, if the delay mode determination signal COARSE_LOCK remains abnormally activated, only the fine mode is operated without the curse mode, and thus the delay line control operation cannot be performed normally, thereby significantly reducing the operation performance of the delay locked loop circuit. Can be.

둘째, 플립플롭(D F/F)을 제어하기 위한 펄스 신호(PULSE)의 타이밍을 정확히 조절하지 못하면 상기 지연 모드 판단 신호(COARSE_LOCK)가 비정상적인 레벨로 출력되는 경우가 발생할 수 있다. 따라서 상기 펄스 신호(PULSE)의 타이밍을 정확히 조정해야 하므로 회로 설계가 복잡해질 수 있다.Second, when the timing of the pulse signal PULSE for controlling the flip-flop D F / F is not adjusted correctly, the delay mode determination signal COARSE_LOCK may be output at an abnormal level. Therefore, the timing of the pulse signal PULSE must be accurately adjusted, which can complicate the circuit design.

본 발명은 딜레이 라인 제어 동작의 오류를 방지하고 회로 설계를 간소화할 수 있도록 한 지연 라인 제어 장치 및 이를 이용한 지연 고정 루프 회로를 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a delay line control device and a delay locked loop circuit using the same to prevent errors in delay line control operations and simplify circuit design.

본 발명에 따른 지연 라인 제어 장치는 제 1 신호, 제 2 신호, 지연된 제 1 신호 및 지연된 제 2 신호를 조합하여 복수개의 위상 검출 신호를 출력하는 위상 검출부; 및 상기 복수개의 위상 검출 신호를 조합한 결과에 따라 지연 모드 판단 신호를 생성하고, 상기 지연 모드 판단 신호에 따라 복수개의 지연 라인 중 어느 하나의 지연시간을 선택적으로 제어하는 제어부를 구비함을 특징으로 한다.The delay line control device according to the present invention comprises: a phase detector for outputting a plurality of phase detection signals by combining a first signal, a second signal, a delayed first signal and a delayed second signal; And a controller configured to generate a delay mode determination signal according to a result of combining the plurality of phase detection signals and to selectively control a delay time of any one of the plurality of delay lines according to the delay mode determination signal. do.

본 발명에 따른 지연 고정 루프 회로는 기준 클럭 신호를 순차적으로 지연시켜 피드백 클럭 신호를 출력하는 복수개의 지연 라인; 상기 기준 클럭 신호, 상기 피드백 클럭 신호, 지연된 기준 클럭 신호 및 지연된 피드백 클럭 신호를 조합하여 복수개의 위상 검출 신호를 출력하는 위상 검출부; 및 상기 복수개의 위상 검출 신호를 조합한 결과에 따라 상기 복수개의 지연 라인을 선택적으로 제어하는 제어부를 구비함을 특징으로 한다.A delay locked loop circuit according to the present invention includes a plurality of delay lines for sequentially delaying a reference clock signal to output a feedback clock signal; A phase detector for outputting a plurality of phase detection signals by combining the reference clock signal, the feedback clock signal, a delayed reference clock signal, and a delayed feedback clock signal; And a controller for selectively controlling the plurality of delay lines according to a result of combining the plurality of phase detection signals.

본 발명에 따른 지연 라인 제어 장치 및 이를 이용한 지연 고정 루프 회로는 다음과 같은 효과가 있다.The delay line control device and the delay locked loop circuit using the same have the following effects.

첫째, 지연 모드 판단 신호의 오류를 방지하므로 딜레이 라인 제어동작이 정상적으로 이루어지고 지연 고정 루프 회로의 동작 성능을 향상시킬 수 있다.First, since error of the delay mode determination signal is prevented, the delay line control operation is normally performed and the operation performance of the delay locked loop circuit can be improved.

둘째, 별도의 타이밍 제어가 필요한 회로 구성이 없으므로 회로 설계가 간소화될 수 있다.Second, since there is no circuit configuration requiring separate timing control, the circuit design can be simplified.

이하, 첨부된 도면을 참조하여 본 발명에 따른 지연 라인 제어 장치 및 이를 이용한 지연 고정 루프 회로의 바람직한 실시예를 설명하면 다음과 같다.Hereinafter, a preferred embodiment of a delay line control device and a delay locked loop circuit using the same according to the present invention will be described with reference to the accompanying drawings.

본 발명에 따른 지연 고정 루프 회로는 도 3에 도시된 바와 같이, 차동 증폭기(100), 딜레이 라인(200), 복제 딜레이(300), 위상 검출부(400), 제어부(500) 및 드라이버(600)를 구비한다.As shown in FIG. 3, the delay locked loop circuit according to the present invention includes a differential amplifier 100, a delay line 200, a replication delay 300, a phase detector 400, a controller 500, and a driver 600. It is provided.

상기 딜레이 라인(200)은 커스 딜레이 라인(Coarse Delay Line)(210)과 파인 딜레이 라인(Fine Delay Line)(220)을 구비한다. 상기 파인 딜레이 라인(220)을 구성하는 단위 지연 소자의 지연값에 비해 상기 커스 딜레이 라인을 구성하는 단위 지연 소자의 지연값이 크게 설정된다.The delay line 200 includes a coarse delay line 210 and a fine delay line 220. The delay value of the unit delay element constituting the cues delay line is set to be larger than that of the unit delay element constituting the fine delay line 220.

상기 복제 딜레이(300)는 반도체 회로 내부의 신호처리 지연시간과 동일한 지연시간을 갖도록 한 지연회로이다. 상기 복제 딜레이(300)는 상기 딜레이 라인(200)의 출력 신호(IDLLCLK)를 설정된 지연시간 만큼 지연시켜 생성한 피드백 클럭 신호(FBCLK)를 상기 위상 검출부(400)로 출력한다.The copy delay 300 is a delay circuit having the same delay time as the signal processing delay time in the semiconductor circuit. The replication delay 300 outputs the feedback clock signal FBCLK generated by delaying the output signal IDLLCLK of the delay line 200 by a predetermined delay time to the phase detector 400.

상기 위상 검출부(400)는 상기 기준 클럭 신호(REFCLK)와 상기 피드백 클럭 신호(FBCLK), 상기 기준 클럭 신호(REFCLK)와 지연된 피드백 클럭 신호(FBCLK), 및 지연된 기준 클럭 신호(REFCLK)와 상기 피드백 클럭 신호(FBCLK) 각각의 위상차를 검출하여 제 1 내지 제 3 위상 검출 신호(POUT1 ~ POUT3)를 상기 제어부(500)로 출력한다.The phase detector 400 includes the reference clock signal REFCLK and the feedback clock signal FBCLK, the reference clock signal REFCLK and the delayed feedback clock signal FBCLK, and the delayed reference clock signal REFCLK and the feedback. The phase difference of each clock signal FBCLK is detected, and the first to third phase detection signals POUT1 to POUT3 are output to the controller 500.

상기 제어부(500)는 상기 제 1 내지 제 3 위상 검출 신호(POUT1 ~ POUT3)를 조합한 결과에 따라 상기 딜레이 라인(200)의 커스 딜레이 라인(210) 또는 파인 딜레이 라인(220)을 제어하여 상기 딜레이 라인(200) 전체의 지연시간을 가변시킨다.The control unit 500 controls the custom delay line 210 or the fine delay line 220 of the delay line 200 according to a result of combining the first to third phase detection signals POUT1 to POUT3. The delay time of the entire delay line 200 is varied.

상기 드라이버(600)는 상기 딜레이 라인(200)의 출력 신호(IDLLCLK)를 드라이빙하여 지연 고정 클럭(DLLCLK)을 출력한다.The driver 600 drives the output signal IDLLCLK of the delay line 200 and outputs a delay locked clock DLLCLK.

상기 위상 검출부(400)는 도 4에 도시된 바와 같이, 제 1 내지 제 3 위상 검출부(410, 430, 450) 및 커스 유닛 딜레이(Coarse Unit Delay: CUD)(420, 440)를 구비한다. 상기 커스 유닛 딜레이(CUD)는 상기 커스 딜레이 라인(210)의 유닛 딜레이와 동일한 지연시간을 갖는다.As illustrated in FIG. 4, the phase detector 400 includes first to third phase detectors 410, 430, and 450 and a coarse unit delay (CUD) 420 and 440. The cue unit delay (CUD) has the same delay time as the unit delay of the cue delay line 210.

상기 제 1 위상 검출부(410)는 상기 기준 클럭 신호(REFCLK)와 상기 피드백 클럭 신호(FBCLK)의 위상차를 검출하여 제 1 위상 검출 신호(POUT1)를 출력한다. 상기 제 2 위상 검출부(430)는 상기 기준 클럭 신호(REFCLK)와 상기 커스 유닛 딜레이(420)를 통해 지연된 피드백 클럭 신호(FBCLK_CUD)의 위상차를 검출하여 제 2 위상 검출 신호(POUT2)를 출력한다. 상기 제 3 위상 검출부(450)는 상기 피드백 클럭 신호(FBCLK)와 상기 커스 유닛 딜레이(440)를 통해 지연된 기준 클럭 신호(REFCLK_CUD)의 위상차를 검출하여 제 3 위상 검출 신호(POUT3)를 출력한다. 상기 제 1 위상 검출 신호(POUT1)는 상기 피드백 클럭 신호(FBCLK)의 위상이 상기 기 준 클럭 신호(REFCLK)의 위상에 비해 앞서있으면 하이 레벨로 활성화된다. 상기 제 2 위상 검출 신호(POUT2)는 상기 지연된 피드백 클럭 신호(FBCLK_CUD)의 위상이 상기 기준 클럭 신호(REFCLK)의 위상에 비해 앞서 있으면 하이 레벨로 활성화된다. 상기 제 3 위상 검출 신호(POUT3)는 상기 피드백 클럭 신호(FBCLK)의 위상이 상기 지연된 기준 클럭 신호(REFCLK_CUD)의 위상에 비해 앞서 있으면 하이 레벨로 활성화된다.The first phase detector 410 detects a phase difference between the reference clock signal REFCLK and the feedback clock signal FBCLK and outputs a first phase detection signal POUT1. The second phase detector 430 detects a phase difference between the reference clock signal REFCLK and the feedback clock signal FBCLK_CUD delayed through the curse unit delay 420 and outputs a second phase detection signal POUT2. The third phase detector 450 detects a phase difference between the feedback clock signal FBCLK and the reference clock signal REFCLK_CUD delayed through the curse unit delay 440 and outputs a third phase detection signal POUT3. The first phase detection signal POUT1 is activated to a high level if the phase of the feedback clock signal FBCLK is ahead of the phase of the reference clock signal REFCLK. The second phase detection signal POUT2 is activated to a high level if the phase of the delayed feedback clock signal FBCLK_CUD is ahead of the phase of the reference clock signal REFCLK. The third phase detection signal POUT3 is activated to a high level when the phase of the feedback clock signal FBCLK is ahead of the phase of the delayed reference clock signal REFCLK_CUD.

상기 제어부(500)는 두 가지 지연 모드로 상기 딜레이 라인(200)을 제어하도록 구성된다. 지연 고정 루프 회로의 동작 초기에는 상기 커스 딜레이 라인(210)을 제어하여 지연 고정 동작을 수행하는 커스 모드로 동작하다가, 지연 고정 시키고자 하는 두 신호의 시간 차이가 상기 커스 딜레이 라인(210)의 유닛 딜레이의 지연 시간보다 작아진 이후에는 상기 파인 딜레이 라인(220)을 제어하여 지연 고정 동작을 수행하는 파인 모드로 동작하도록 구성된다.The controller 500 is configured to control the delay line 200 in two delay modes. In the initial operation of the delay locked loop circuit, the curse delay line 210 is controlled to operate in a curse mode for performing a delay lock operation, and a time difference between two signals to be delay locked is a unit of the curse delay line 210. After the delay time becomes smaller than the delay time, the fine delay line 220 is controlled to operate in a fine mode for performing a delay lock operation.

상기 제어부(500)는 도 4에 도시된 바와 같이, 지연 모드 판단 회로(510) 및 딜레이 라인 제어 신호 전달 회로(520)를 구비한다.As illustrated in FIG. 4, the controller 500 includes a delay mode determination circuit 510 and a delay line control signal transmission circuit 520.

상기 지연 모드 판단 회로(510)는 상기 제 1 위상 검출 신호(POUT1)가 활성화되고 상기 제 2 위상 검출 신호(POUT2)가 비활성화된 경우(도 5a 참조), 그리고 상기 제 1 위상 검출 신호(POUT1)가 비활성화되고 상기 제 3 위상 검출 신호(POUT3)가 활성화된 경우(도 5b 참조) 지연 모드 판단 신호(COARSE_LOCK)를 하이 레벨로 활성화시키도록 구성된다. 상기 두 가지 경우(도 5a, 도 5b)는 상기 피드백 클럭 신호(FBCLK)와 상기 기준 클럭 신호(REFCLK)의 위상차가 상기 커스 유닛 딜레 이(CUD)의 지연시간에 해당하는 위상차보다 적은 경우로서, 상기 커스 딜레이 라인(210)를 통한 지연 고정이 완료되었음을 의미한다. 따라서 커스 딜레이 라인(210)을 통한 지연 고정이 완료되었음을 알리는 신호로서, 상기 지연 모드 판단 신호(COARSE_LOCK)를 활성화시킨다.The delay mode determination circuit 510 is configured when the first phase detection signal POUT1 is activated and the second phase detection signal POUT2 is inactivated (see FIG. 5A), and the first phase detection signal POUT1. Is deactivated and the delayed phase determination signal COARSE_LOCK is activated to a high level when the third phase detection signal POUT3 is activated (see FIG. 5B). In the two cases (FIGS. 5A and 5B), the phase difference between the feedback clock signal FBCLK and the reference clock signal REFCLK is smaller than the phase difference corresponding to the delay time of the cue unit delay CUD. This means that the delay fixing through the cues delay line 210 is completed. Accordingly, the delay mode determination signal COARSE_LOCK is activated as a signal indicating that the delay fixing through the cue delay line 210 is completed.

상기 지연 모드 판단 회로(510)는 제 1 내지 제 5 인버터(IV11 ~ IV15), 제 1 내지 제 3 노아 게이트(NR11 ~ NR13), 제 1 및 제 2 트랜지스터(M11, M12)를 구비한다. 상기 제 1 인버터(IV11)는 상기 제 1 위상 검출 신호(POUT1)를 입력받는다. 상기 제 1 노아 게이트(NR11)는 상기 제 1 인버터(IV11)의 출력 신호와 상기 제 2 위상 검출 신호(POUT2)를 입력받는다. 상기 제 2 인버터(IV12)는 상기 제 3 위상 검출 신호(POUT3)를 입력받는다. 상기 제 2 노아 게이트(NR12)는 상기 제 1 위상 검출 신호(POUT1)와 상기 제 2 인버터(IV12)의 출력 신호를 입력받는다. 상기 제 3 노아 게이트(NR13)는 상기 제 1 노아 게이트(NR11)의 출력 신호와 제 2 노아 게이트(NR12)의 출력 신호를 입력 받는다. 상기 제 1 트랜지스터(M11)는 게이트에 상기 제 3 노아 게이트(NR13)의 출력 신호를 입력 받고 소오스가 전원단(VDD)에 연결된다. 상기 제 2 트랜지스터(M12)는 게이트에 리셋 신호(RESET)를 입력받고 소오스가 접지단(VSS)과 연결되며 드레인이 상기 제 1 트랜지스터(M11)의 드레인과 연결된다. 상기 제 3 인버터(IV13)는 입력단이 상기 제 1 트랜지스터(M11)와 제 2 트랜지스터(N12)의 노드에 연결된다. 상기 제 5 인버터(IV15)는 상기 제 3 인버터(IV13)의 출력 신호를 입력 받아 상기 지연 모드 판단 신호(COARSE_LOCK)를 출력한다. 상기 제 4 인버터(IV14)는 상기 제 3 인버터(IV13)와 래치 구조를 이루도록 연결된다.The delay mode determination circuit 510 includes first to fifth inverters IV11 to IV15, first to third NOR gates NR11 to NR13, and first and second transistors M11 and M12. The first inverter IV11 receives the first phase detection signal POUT1. The first NOR gate NR11 receives the output signal of the first inverter IV11 and the second phase detection signal POUT2. The second inverter IV12 receives the third phase detection signal POUT3. The second NOR gate NR12 receives the first phase detection signal POUT1 and the output signal of the second inverter IV12. The third NOR gate NR13 receives the output signal of the first NOR gate NR11 and the output signal of the second NOR gate NR12. The first transistor M11 receives an output signal of the third NOR gate NR13 at a gate thereof, and a source thereof is connected to a power supply terminal VDD. The second transistor M12 receives a reset signal RESET at a gate thereof, a source thereof is connected to a ground terminal VSS, and a drain thereof is connected to a drain of the first transistor M11. An input terminal of the third inverter IV13 is connected to a node of the first transistor M11 and the second transistor N12. The fifth inverter IV15 receives the output signal of the third inverter IV13 and outputs the delay mode determination signal COARSE_LOCK. The fourth inverter IV14 is connected to the third inverter IV13 to form a latch structure.

상기 딜레이 라인 제어 신호 전달 회로(520)는 제 1 전달 회로(521) 및 제 2 전달 회로(522)를 구비한다. 상기 제 1 전달 회로(521)는 상기 지연 모드 판단 신호(COARSE_LOCK)가 비활성화 상태이면 커스 딜레이 라인(210)의 지연값을 증가 또는 감소시키기 위한 커스 딜레이 라인 제어 신호(CSHL, CSHR)를 출력한다. 상기 제 1 전달 회로(521)는 제 6 내지 제 8 인버터(IV16 ~ IV18), 제 1 및 제 2 낸드 게이트(ND11, ND12)를 구비한다. 상기 제 6 인버터(IV16)는 상기 지연 모드 판단 신호(COARSE_LOCK)를 입력받는다. 상기 제 1 및 제 2 낸드 게이트(ND11, ND12)는 상기 제 6 인버터(IV16)의 출력 신호를 공통 입력받고 전치 커스 딜레이 라인 제어 신호(CSHL1, CSHR1)를 각각 입력 받는다. 상기 제 7 및 제 8 인버터(IV17, IV18)는 상기 제 1 및 제 2 낸드 게이트(ND11, ND12)의 출력 신호를 각각 입력받아 상기 커스 딜레이 라인 제어 신호(CSHL, CSHR)를 출력한다.The delay line control signal transfer circuit 520 includes a first transfer circuit 521 and a second transfer circuit 522. When the delay mode determination signal COARSE_LOCK is in an inactive state, the first transfer circuit 521 outputs a curse delay line control signal CSHL or CSHR for increasing or decreasing a delay value of the curse delay line 210. The first transfer circuit 521 includes sixth to eighth inverters IV16 to IV18, and first and second NAND gates ND11 and ND12. The sixth inverter IV16 receives the delay mode determination signal COARSE_LOCK. The first and second NAND gates ND11 and ND12 commonly receive the output signal of the sixth inverter IV16 and receive the pre-cus delay line control signals CSHL1 and CSHR1, respectively. The seventh and eighth inverters IV17 and IV18 receive the output signals of the first and second NAND gates ND11 and ND12, respectively, and output the curse delay line control signals CSHL and CSHR.

상기 제 2 전달 회로(522)는 상기 지연 모드 판단 신호(COARSE_LOCK)가 활성화 상태이면 파인 딜레이 라인(220)의 지연값을 증가 또는 감소시키기 위한 파인 딜레이 라인 제어 신호(FSHL, FSHR)를 출력한다. 상기 제 2 전달 회로(522)는 제 9 및 제 10 인버터(IV19, IV20), 제 3 및 제 4 낸드 게이트(ND13, ND14)를 구비한다. 상기 제 3 및 제 4 낸드 게이트(ND13, ND14)는 상기 지연 모드 판단 신호(COARSE_LOCK)를 공통 입력받고 전치 파인 딜레이 라인 제어 신호(FSHL1, FSHR1)를 각각 입력 받는다. 상기 제 9 및 제 10 인버터(IV19, IV20)는 상기 제 3 및 제 4 낸드 게이트(ND13, ND14)의 출력 신호를 각각 입력받아 상기 파인 딜레이 라인 제어 신호(FSHL, FSHR)를 출력한다.The second transfer circuit 522 outputs fine delay line control signals FSHL and FSHR to increase or decrease the delay value of the fine delay line 220 when the delay mode determination signal COARSE_LOCK is activated. The second transfer circuit 522 includes ninth and tenth inverters IV19 and IV20, and third and fourth NAND gates ND13 and ND14. The third and fourth NAND gates ND13 and ND14 commonly receive the delay mode determination signal COARSE_LOCK and receive the pre-fine delay line control signals FSHL1 and FSHR1, respectively. The ninth and tenth inverters IV19 and IV20 receive output signals of the third and fourth NAND gates ND13 and ND14, respectively, and output the fine delay line control signals FSHL and FSHR.

이와 같이 구성된 본 발명에 따른 지연 고정 루프 회로의 지연 라인 제어동작을 설명하면 다음과 같다.The delay line control operation of the delay locked loop circuit according to the present invention configured as described above is as follows.

리셋 신호(RESET) 신호가 활성화되면 제 2 트랜지스터(M12)가 턴 온 되므로 지연 모드 판단 신호(COARSE_LOCK)가 비활성화된다(도 4 참조).When the reset signal RESET is activated, since the second transistor M12 is turned on, the delay mode determination signal COARSE_LOCK is inactivated (see FIG. 4).

이후, 지연 고정 루프 회로의 동작이 개시됨에 따라 위상 검출부(400)에서 제 1 내지 제 3 위상 검출 신호(POUT1, POUT2, POUT3)가 소정 레벨로 출력된다.Thereafter, as the operation of the delay locked loop circuit is started, the first to third phase detection signals POUT1, POUT2, and POUT3 are output at a predetermined level from the phase detector 400.

상기 제 1 위상 검출 신호(POUT1)가 활성화되고 상기 제 2 위상 검출 신호(POUT2)가 비활성화된 경우(도 5a 참조), 제 1 노아 게이트(NR11)의 출력 신호가 하이 레벨이 되고 제 3 노아 게이트(NR13)의 출력 신호가 로우 레벨이 되므로 상기 제 1 트랜지스터(M11)가 턴 온 된다. 상기 제 1 트랜지스터(M11)가 턴 온 되므로 상기 지연 모드 판단 신호(COARSE_LOCK)가 하이 레벨로 활성화된다.When the first phase detection signal POUT1 is activated and the second phase detection signal POUT2 is inactivated (see FIG. 5A), the output signal of the first NOR gate NR11 becomes a high level and the third NOR gate. Since the output signal of NR13 is at the low level, the first transistor M11 is turned on. Since the first transistor M11 is turned on, the delay mode determination signal COARSE_LOCK is activated to a high level.

또한 상기 제 1 위상 검출 신호(POUT1)가 비활성화되고 상기 제 3 위상 검출 신호(POUT3)가 활성화된 경우(도 5b 참조), 제 2 노아 게이트(NR12)의 출력 신호가 하이 레벨이 되고 제 3 노아 게이트(NR13)의 출력 신호가 로우 레벨이 되므로 상기 제 1 트랜지스터(M11)가 턴 온 된다. 상기 제 1 트랜지스터(M11)가 턴 온 되므로 상기 지연 모드 판단 신호(COARSE_LOCK)가 하이 레벨로 활성화된다.In addition, when the first phase detection signal POUT1 is inactivated and the third phase detection signal POUT3 is activated (see FIG. 5B), the output signal of the second NOR gate NR12 becomes a high level and the third NOR. Since the output signal of the gate NR13 is at a low level, the first transistor M11 is turned on. Since the first transistor M11 is turned on, the delay mode determination signal COARSE_LOCK is activated to a high level.

상기 지연 모드 판단 신호(COARSE_LOCK)가 활성화되어 있으므로 파인 딜레이 라인 제어 신호(FSHL, FSHR)에 따라 파인 딜레이 라인(220)을 제어하여 지연 고정 동작이 이루어진다.Since the delay mode determination signal COARSE_LOCK is activated, a delay lock operation is performed by controlling the fine delay line 220 according to the fine delay line control signals FSHL and FSHR.

한편, 상기 제 1 위상 검출 신호(POUT1)가 비활성화되고 상기 제 3 위상 검출 신호(POUT3)가 활성화된 상태(도 5b 참조)와 상기 제 1 위상 검출 신호(POUT1)가 비활성화되고 상기 제 3 위상 검출 신호(POUT3)가 활성화된 상태(도 5b 참조)를 제외한 경우에는 제 3 노아 게이트(NR13)의 출력 신호가 하이 레벨이 되어 상기 제 1 트랜지스터(M11)가 턴 온 되지 못하므로 상기 지연 모드 판단 신호(COARSE_LOCK)가 활성화되지 못하고 비활성화 상태를 유지한다.Meanwhile, the first phase detection signal POUT1 is deactivated, the third phase detection signal POUT3 is activated (see FIG. 5B), and the first phase detection signal POUT1 is deactivated, and the third phase detection is performed. When the signal POUT3 is in an activated state (see FIG. 5B), the output signal of the third NOR gate NR13 becomes a high level, and thus the first transistor M11 is not turned on. (COARSE_LOCK) is not activated and remains inactive.

상기 지연 모드 판단 신호(COARSE_LOCK)가 비활성화되어 있으므로 커스 딜레이 라인 제어 신호(CSHL, CSHR)에 따라 커스 딜레이 라인(210)을 제어하여 지연 고정 동작이 이루어진다.Since the delay mode determination signal COARSE_LOCK is inactivated, a delay lock operation is performed by controlling the curse delay line 210 according to the curse delay line control signals CSHL and CSHR.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features, the embodiments described above should be understood as illustrative and not restrictive in all aspects. Should be. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

도 1은 종래의 기술에 따른 지연 고정 루프 회로의 블록도,1 is a block diagram of a delay locked loop circuit according to the prior art;

도 2는 도 1의 위상 검출부 및 제어부의 내부 구성을 나타낸 회로도,2 is a circuit diagram illustrating an internal configuration of a phase detector and a controller of FIG. 1;

도 3은 본 발명에 따른 지연 고정 루프 회로의 블록도,3 is a block diagram of a delay locked loop circuit according to the present invention;

도 4는 도 3의 위상 검출부 및 제어부의 내부 구성을 나타낸 회로도,4 is a circuit diagram illustrating an internal configuration of a phase detector and a controller of FIG. 3;

도 5a 및 도 5b는 도 4의 위상 검출부의 출력 타이밍도이다.5A and 5B are output timing diagrams of the phase detector of FIG. 4.

< 도면의 주요 부분에 대한 부호의 설명 > <Description of Symbols for Main Parts of Drawings>

100: 차동 증폭기 200: 딜레이 라인100: differential amplifier 200: delay line

300: 복제 딜레이 400: 위상 검출부300: replication delay 400: phase detection unit

500: 제어부 600: 드라이버500: control unit 600: driver

Claims (14)

제 1 신호, 제 2 신호, 지연된 제 1 신호 및 지연된 제 2 신호를 조합하여 복수개의 위상 검출 신호를 출력하는 위상 검출부; 및A phase detector for outputting a plurality of phase detection signals by combining the first signal, the second signal, the delayed first signal, and the delayed second signal; And 상기 복수개의 위상 검출 신호를 조합한 결과에 따라 지연 모드 판단 신호를 생성하고, 상기 지연 모드 판단 신호에 따라 복수개의 지연 라인 중 어느 하나의 지연시간을 선택적으로 제어하는 제어부를 구비하는 지연 라인 제어 장치.A delay line control device generating a delay mode determination signal according to a result of combining the plurality of phase detection signals, and selectively controlling a delay time of any one of the plurality of delay lines according to the delay mode determination signal . 제 1 항에 있어서,The method of claim 1, 상기 위상 검출부는The phase detection unit 상기 제 1 신호와 상기 제 2 신호의 위상차를 검출하는 제 1 위상 검출부,A first phase detector which detects a phase difference between the first signal and the second signal, 상기 제 1 신호와 상기 지연된 제 2 신호의 위상차를 검출하는 제 2 위상 검출부, 및A second phase detector for detecting a phase difference between the first signal and the delayed second signal, and 상기 제 2 신호와 상기 지연된 제 1 신호의 위상차를 검출하는 제 3 위상 검출부를 구비하는 것을 특징으로 하는 지연 라인 제어 장치.And a third phase detector configured to detect a phase difference between the second signal and the delayed first signal. 제 2 항에 있어서,The method of claim 2, 상기 위상 검출부는The phase detection unit 상기 제 2 신호를 상기 복수개의 지연 라인 중 어느 하나의 유닛 딜레이의 지연시간과 동일한 시간만큼 지연시켜 상기 지연된 제 2 신호를 생성하기 위한 제 1 지연 소자를 더 구비하는 것을 특징으로 하는 지연 라인 제어 장치.And a first delay element for delaying the second signal by a time equal to a delay time of any one of the plurality of delay lines to generate the delayed second signal. . 제 2 항에 있어서,The method of claim 2, 상기 위상 검출부는The phase detection unit 상기 제 1 신호를 상기 복수개의 지연 라인 중 어느 하나의 유닛 딜레이의 지연시간과 동일한 시간만큼 지연시켜 상기 지연된 제 1 신호를 생성하기 위한 제 2 지연 소자를 더 구비하는 것을 특징으로 하는 지연 라인 제어 장치.And a second delay element for generating the delayed first signal by delaying the first signal by a time equal to a delay time of any one of the plurality of delay lines. . 제 1 항에 있어서,The method of claim 1, 상기 제어부는The control unit 상기 복수개의 위상 검출 신호가 상기 제 2 신호의 위상이 상기 제 1 신호의 위상에 비해 앞서고 상기 제 1 신호의 위상이 상기 지연된 제 2 신호의 위상에 비해 앞선 경우를 검출함에 따른 조합인 경우 상기 지연 모드 판단 신호를 활성화시키도록 구성됨을 특징으로 하는 지연 라인 제어 장치.The delay when the plurality of phase detection signals are combined according to detecting a case where the phase of the second signal is ahead of the phase of the first signal and the phase of the first signal is ahead of the phase of the delayed second signal. And a delay line control device configured to activate a mode determination signal. 제 1 항에 있어서,The method of claim 1, 상기 제어부는The control unit 상기 복수개의 위상 검출 신호가 상기 제 1 신호의 위상이 상기 제 2 신호의 위상에 비해 앞서고 상기 제 2 신호의 위상이 상기 지연된 제 1 신호의 위상에 비해 앞선 경우를 검출함에 따른 조합인 경우 상기 지연 모드 판단 신호를 활성화시 키도록 구성됨을 특징으로 하는 지연 라인 제어 장치.The delay when the plurality of phase detection signals are a combination of detecting a case where the phase of the first signal is ahead of the phase of the second signal and the phase of the second signal is ahead of the phase of the delayed first signal. And a delay line control device configured to activate a mode determination signal. 제 1 항에 있어서,The method of claim 1, 상기 제어부는The control unit 접지 레벨을 이용하여 상기 지연 모드 판단 신호를 초기화시키고, 전원 레벨을 이용하여 상기 지연 모드 판단 신호를 활성화시키도록 구성됨을 특징으로 하는 지연 라인 제어 장치.And initialize the delay mode determination signal by using a ground level, and activate the delay mode determination signal by using a power level. 기준 클럭 신호를 순차적으로 지연시켜 피드백 클럭 신호를 출력하는 복수개의 지연 라인;A plurality of delay lines configured to sequentially delay the reference clock signal and output a feedback clock signal; 상기 기준 클럭 신호, 상기 피드백 클럭 신호, 지연된 기준 클럭 신호 및 지연된 피드백 클럭 신호를 조합하여 복수개의 위상 검출 신호를 출력하는 위상 검출부; 및A phase detector for outputting a plurality of phase detection signals by combining the reference clock signal, the feedback clock signal, a delayed reference clock signal, and a delayed feedback clock signal; And 상기 복수개의 위상 검출 신호를 조합한 결과에 따라 상기 복수개의 지연 라인을 선택적으로 제어하는 제어부를 구비하는 지연 고정 루프 회로.And a control unit for selectively controlling the plurality of delay lines in accordance with a result of combining the plurality of phase detection signals. 제 8 항에 있어서,The method of claim 8, 상기 복수개의 지연 라인은 상기 기준 클럭 신호를 입력 받고 정해진 지연 시간만큼 지연시켜 출력하는 제 1 지연 라인, 및The plurality of delay lines is a first delay line for receiving the reference clock signal and delays by a predetermined delay time, and outputs; 상기 제 1 지연 라인에 비해 기본 지연시간이 적도록 구성되며, 상기 제 1 지연 라인의 출력 신호를 정해진 지연 시간만큼 지연시켜 상기 피드백 클럭 신호를 출력하는 제 2 지연 라인을 구비하는 것을 특징으로 하는 지연 고정 루프 회로.And a second delay line configured to have a basic delay time less than that of the first delay line, and to output the feedback clock signal by delaying the output signal of the first delay line by a predetermined delay time. Fixed loop circuit. 제 9 항에 있어서,The method of claim 9, 상기 위상 검출부는The phase detection unit 상기 기준 클럭 신호와 상기 피드백 클럭 신호의 위상차를 검출하는 제 1 위상 검출부,A first phase detector detecting a phase difference between the reference clock signal and the feedback clock signal; 상기 기준 클럭 신호와 상기 지연된 피드백 클럭 신호의 위상차를 검출하는 제 2 위상 검출부, 및A second phase detector for detecting a phase difference between the reference clock signal and the delayed feedback clock signal; and 상기 피드백 클럭 신호와 상기 지연된 기준 클럭 신호의 위상차를 검출하는 제 3 위상 검출부를 구비하는 것을 특징으로 하는 지연 고정 루프 회로.And a third phase detector for detecting a phase difference between the feedback clock signal and the delayed reference clock signal. 제 10 항에 있어서,The method of claim 10, 상기 위상 검출부는The phase detection unit 상기 피드백 클럭 신호를 상기 제 1 지연 라인 또는 상기 제 2 지연 라인의 기본 지연시간과 동일한 시간만큼 지연시켜 상기 지연된 피드백 클럭 신호를 생성하기 위한 제 1 지연 소자, 및A first delay element for generating the delayed feedback clock signal by delaying the feedback clock signal by a time equal to a basic delay time of the first delay line or the second delay line, and 상기 기준 클럭 신호를 상기 제 1 지연 라인 또는 상기 제 2 지연 라인의 기본 지연시간과 동일한 시간만큼 지연시켜 상기 지연된 기준 클럭 신호를 생성하기 위한 제 2 지연 소자를 더 구비하는 것을 특징으로 하는 지연 고정 루프 회로.And a second delay element for delaying the reference clock signal by a time equal to a basic delay time of the first delay line or the second delay line to generate the delayed reference clock signal. Circuit. 제 9 항에 있어서,The method of claim 9, 상기 제어부는The control unit 상기 복수개의 위상 검출 신호가 상기 피드백 클럭 신호의 위상이 상기 기준 클럭 신호의 위상에 비해 앞서고 상기 기준 클럭 신호의 위상이 상기 지연된 피드백 클럭 신호의 위상에 비해 앞선 경우를 검출함에 따른 제 1 조합인 경우, 상기 제 1 지연 라인과 상기 제 2 지연 라인 중 어느 하나의 지연시간을 고정시키고 다른 하나의 지연시간을 가변 제어하도록 구성됨을 특징으로 하는 지연 고정 루프 회로.The plurality of phase detection signals are first combinations of detecting a case where the phase of the feedback clock signal is ahead of the phase of the reference clock signal and the phase of the reference clock signal is ahead of the phase of the delayed feedback clock signal. And delay delay of any one of the first delay line and the second delay line and variably control the other delay time. 제 9 항에 있어서,The method of claim 9, 상기 제어부는The control unit 상기 복수개의 위상 검출 신호가 상기 기준 클럭 신호의 위상이 상기 피드백 클럭 신호의 위상에 비해 앞서고 상기 피드백 클럭 신호의 위상이 상기 지연된 기준 클럭 신호의 위상에 비해 앞선 경우를 검출함에 따른 제 2 조합인 경우, 상기 제 1 지연 라인과 상기 제 2 지연 라인 중 어느 하나의 지연시간을 고정시키고 다른 하나의 지연시간을 가변 제어하도록 구성됨을 특징으로 하는 지연 고정 루프 회로.The plurality of phase detection signals are second combinations of detecting a case where the phase of the reference clock signal is ahead of the phase of the feedback clock signal and the phase of the feedback clock signal is ahead of the phase of the delayed reference clock signal. And delay delay of any one of the first delay line and the second delay line and variably control the other delay time. 제 13 항에 있어서,The method of claim 13, 상기 제어부는The control unit 상기 제 1 조합 또는 제 2 조합을 정의하는 지연 모드 판단 신호를 접지 레벨을 이용하여 초기화시키고, 전원 레벨을 이용하여 활성화시키도록 구성됨을 특징으로 하는 지연 고정 루프 회로. And delay mode determination signal defining the first combination or the second combination using a ground level and activating using a power supply level.
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