KR20090074502A - Stack package - Google Patents

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KR20090074502A
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이하나
박창준
한권환
김성철
김성민
최형석
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주식회사 하이닉스반도체
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Abstract

A stack package is provided to widen a junction area of stacked semiconductor chips using a reinforcing member, thereby improving junction reliability of the stack package. A stack package comprises at least two semiconductor chips(110), penetrating electrodes(130) and a reinforcing member(170). The penetrating electrodes are formed on the each semiconductor chip. The penetrating electrodes are protruded to the lower part of the semiconductor chip. The reinforcing member surrounds the protruded portions of the penetrating electrodes. The reinforcing member is formed on the side of the penetrating electrodes. The reinforcing member strengthens the junction between the penetrating electrodes of the semiconductor chip.

Description

스택 패키지{Stack package}Stack package

본 발명은 스택 패키지에 관한 것으로서, 보다 상세하게는, 전기적인 연결 및 물리적인 스택의 신뢰성을 향상시킬 수 있는 스택 패키지에 관한 것이다. The present invention relates to a stack package, and more particularly, to a stack package that can improve the electrical connection and the reliability of the physical stack.

반도체 집적 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며, 최근에는 소형화 및 고용량화와 실장 효율성을 만족시킬 수 있는 스택 패키지(Stack package)에 대한 다양한 기술들이 개발되고 있다. Packaging technology for semiconductor integrated devices is continuously developed according to the demand for miniaturization and high capacity, and recently, various technologies for stack packages that can satisfy miniaturization, high capacity, and mounting efficiency have been developed.

반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우, 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다. The term "stack" in the semiconductor industry refers to a technology of vertically stacking at least two semiconductor chips or packages, and in the case of a memory device, a product having a memory capacity larger than the memory capacity that can be realized in a semiconductor integration process may be implemented and mounted. The efficiency of the use of the area can be improved.

스택 패키지는 제조 기술에 따라 개별 반도체 칩을 스택한 후, 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 스택하여 형성하는 방법으로 분류할 수 있으며, 상기 스택 패키지들은 스택된 다수의 반도체 칩들 또는 패키지들 간에 형성된 금속 와이어, 범프 또는 관통 전극 등을 통하여 전기적으로 연결된다. Stacked packages can be classified into stacking individual semiconductor chips according to a manufacturing technology, and then stacking stacked semiconductor chips at a time, and stacking and stacking packaged individual semiconductor chips. Are electrically connected through metal wires, bumps, or through-electrodes formed between the semiconductor chips or packages.

상기 관통 전극을 이용한 스택 패키지는 기판 상에 내부에 관통 전극이 형성된 반도체 칩들이 상기 각 반도체 칩에 구비된 대응하는 관통 전극들이 전기적 및 물리적으로 연결되도록 스택되어 이루어진다.The stack package using the through electrode is formed by stacking semiconductor chips having a through electrode formed thereon on a substrate such that corresponding through electrodes of each semiconductor chip are electrically and physically connected to each other.

상기 관통 전극을 이용한 스택 패키지는 전기적인 연결이 관통 전극을 통하여 이루어짐으로써, 전기적인 열화 방지되어 반도체 칩의 동작 속도를 향상시킬 수 있고 소형화가 가능하다. The stack package using the through electrode may be electrically connected through the through electrode, thereby preventing electrical degradation, thereby improving the operation speed of the semiconductor chip and miniaturization thereof.

그러나, 상기 종래 관통 전극을 이용한 스택 패키지는 접합 면적이 작아 외부의 작은 충격에도 접합 부분이 쉽게 끊어질 가능성을 가져 접합 신뢰성이 낮다. 이에 따라, 상부 관통 전극과 하부의 금속배선 간의 접합 면적이 작아 접합부 중 하나의 접합부만이라도 접합이 불량하게 되면 페일(Fail)이 발생하게 되며, 각 접합부별 접합 면적의 차이를 유발하여 전기적 신호의 차이를 유발한다.However, the stack package using the conventional through-electrode has a small bonding area and thus has a low bonding reliability because the bonding portion is easily broken even by a small external impact. Accordingly, a small junction area between the upper through electrode and the lower metal wiring leads to a failure when only one of the junctions is poor, causing a difference in the junction area for each junction, thereby causing an electrical signal difference. Cause.

또한, 상부와 하부 반도체 칩 간의 접합이 상기 관통 전극의 직경 크기밖에 되지 않기 때문에 접합 강도를 높이기 위한 방법에 한계를 가지며, 이는, 스택 패키지를 형성할 때 제약 사항으로 작용하여 스팩 패키지의 수율을 감소시킨다.In addition, since the junction between the upper and lower semiconductor chips is only the diameter of the through electrode, there is a limitation in the method for increasing the bonding strength, which acts as a constraint when forming the stack package, thereby reducing the yield of the specification package. Let's do it.

본 발명은 전기적인 연결 및 물리적인 스택의 신뢰성을 향상시킬 수 있는 스택 패키지를 제공한다.The present invention provides a stack package that can improve the electrical connection and the reliability of the physical stack.

본 발명에 따른 스택 패키지는, 스택된 적어도 둘 이상의 반도체 칩; 상기 각 반도체 칩에 다수 형성되며, 하면으로 돌출되게 형성된 관통 전극; 및 상기 관통 전극의 돌출된 부분을 감싸도록 상기 관통 전극의 측면에 형성되어 하부에 배치되는 반도체 칩에 형성된 관통 전극과의 접합을 강화시키도록 역할하는 보강재를 포함한다.A stack package according to the present invention includes at least two semiconductor chips stacked; A plurality of through electrodes formed on each of the semiconductor chips and protruding to a lower surface thereof; And a reinforcing member which is formed on a side surface of the through electrode so as to surround the protruding portion of the through electrode and serves to strengthen the bonding with the through electrode formed on the semiconductor chip disposed below.

상기 보강재는 전도성 폴리머 또는 솔더로 이루어진다.The reinforcement is made of a conductive polymer or solder.

상기 스택된 반도체 칩들이 실장되는 기판을 더 포함한다.The semiconductor device may further include a substrate on which the stacked semiconductor chips are mounted.

상기 기판의 상면에 상기 스택된 반도체 칩들을 감싸도록 형성된 봉지부를 더 포함한다.The semiconductor device may further include an encapsulation part formed to surround the stacked semiconductor chips on an upper surface of the substrate.

상기 기판의 하면에 부착된 외부접속단자를 더 포함한다.It further includes an external connection terminal attached to the lower surface of the substrate.

본 발명은 관통 전극을 이용한 스택 패키지의 형성시, 상기 스택되는 각 반도체 칩의 하면에 돌출된 관통 전극의 측면에 상기 관통 전극을 감싸도록 전도성 보강재를 형성함으로써 스택되는 반도체 칩들 간의 전기적 및 물리적 접합 면적을 넓혀 스택 패키지의 접합 신뢰성을 향상시킬 수 있다. The present invention provides an electrical and physical bonding area between stacked semiconductor chips by forming a conductive reinforcement to surround the through electrode on the side of the through electrode protruding from the bottom surface of each stacked semiconductor chip when forming the stack package using the through electrode. It is possible to improve the bonding reliability of the stack package by increasing the width.

또한, 상기 보강재의 형성으로 접합 면적이 넓어져 스택시 정렬(Aligh)이 쉬워 용이하게 스택 패키지를 형성할 수 있다. In addition, by forming the reinforcing material, the bonding area is widened, so that stacking can be easily performed in stacking.

본 발명은 관통 전극을 이용한 스택 패키지의 형성시, 스택되는 반도체 칩들 간의 전기적 및 물리적인 연결의 신뢰성을 향상시키기 위하여 상기 스택되는 각 반 도체 칩의 하면으로 돌출된 관통 전극의 측면에 상기 관통 전극을 감싸도록 전도성 보강재를 형성한다.In the present invention, when the stack package using the through electrode is formed, the through electrode is provided on the side of the through electrode protruding to the bottom surface of each stacked semiconductor chip in order to improve the reliability of the electrical and physical connection between the stacked semiconductor chips. A conductive reinforcement is formed to wrap.

따라서, 종래에는 상하부에 배치되는 상기 반도체 칩 간의 전기적 및 물리적 접합 면적이 상기 반도체 칩의 관통 전극 직경에 의존하였으나, 본 발명은 스택되는 각 반도체 칩들의 돌출된 관통 전극의 측면에 보강재를 형성함으로써 접합 면적이 넓어져 스택 패키지의 전기적 및 물리적 접합 신뢰성을 향상시킬 수 있다. Therefore, although the electrical and physical bonding area between the semiconductor chips disposed in the upper and lower parts is dependent on the through electrode diameter of the semiconductor chip, the present invention provides a bonding by forming a reinforcing material on the side surface of the protruding through electrode of each of the stacked semiconductor chips. The larger area allows for improved electrical and physical bonding reliability of the stack package.

또한, 상기 보강재의 형성으로 접합 면적이 넓어져 스택시 정렬(Aligh)이 쉬워 용이하게 스택 패키지를 형성할 수 있다. In addition, by forming the reinforcing material, the bonding area is widened, so that stacking can be easily performed in stacking.

이하에서는 본 발명의 실시예에 따른 스택 패키지를 상세히 설명하도록 한다.Hereinafter, a stack package according to an embodiment of the present invention will be described in detail.

도 1은 본 발명의 실시예에 따른 스택 패키지를 도시한 단면도이다.1 is a cross-sectional view showing a stack package according to an embodiment of the present invention.

도시된 바와 같이, 본 발명에 따른 스택 패키지(100)는 보강재(170) 및 관통 전극(130)이 형성된 적어도 둘 이상의 반도체 칩(110)이 상기 보강재(170)를 포함하는 관통 전극(130)를 매개로 스택되어 이루어진다.As illustrated, the stack package 100 according to the present invention includes at least two semiconductor chips 110 having the reinforcing material 170 and the penetrating electrode 130 formed therethrough. Stacked in media.

상기 각 반도체 칩(110)의 상면에는 금속 배선(140)이 형성되고, 내부에는 상기 반도체 칩(110)을 관통하여 상기 금속 배선(140)과 전기적으로 연결됨과 아울러 상기 반도체 칩(110)의 하면으로 돌출되도록 형성된 다수의 관통 전극(130)이 형성된다. Metal wires 140 are formed on an upper surface of each of the semiconductor chips 110, and internally connected to the metal wires 140 by penetrating the semiconductor chip 110 and a lower surface of the semiconductor chip 110. A plurality of through electrodes 130 are formed so as to protrude.

상기 금속배선(140) 및 관통 전극(130)은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni) 및 금(Au) 중 어느 하나로 또는 이들 중 적어도 하나 이상으로 이루어진 합금으로 형성된다. The metal wire 140 and the through electrode 130 are made of one of copper (Cu), aluminum (Al), tin (Sn), nickel (Ni), and gold (Au) or an alloy made of at least one of them. Is formed.

상기 각 반도체 칩(110)에 형성된 금속 배선(140) 및 관통 전극(130)의 하면에는 금속 씨드막(114)이 형성되며, 상기 반도체 칩(110)의 내부 계면과 상기 금속 씨드막(114) 간에는 절연막(112)이 형성된다. A metal seed film 114 is formed on the bottom surface of the metal wire 140 and the through electrode 130 formed on each semiconductor chip 110, and an inner interface of the semiconductor chip 110 and the metal seed film 114 are formed. The insulating film 112 is formed in between.

상기 스택된 각 반도체 칩(110)들의 관통 전극(130)의 측면에는 상기 관통 전극(130)를 감싸도록 보강재(170)가 형성된다. A reinforcing member 170 is formed on a side surface of each of the stacked semiconductor chips 110 to penetrate the through electrode 130.

상기 보강재(170)는 전도성 물질로 이루어지며, 바람직하게, 전도성 폴리머 또는 솔더로 이루어지며, 상기 보강재(170)는 하부에 배치된 반도체 칩(110)의 금속 배선(140)과의, 즉, 관통 전극(130)과의 전기적 및 물리적 접합을 강화시키는 역할을 한다.The reinforcing material 170 is made of a conductive material, preferably, is made of a conductive polymer or solder, the reinforcing material 170, that is, through the metal wiring 140 of the semiconductor chip 110 disposed below It serves to strengthen the electrical and physical bonding with the electrode 130.

상기 스택된 반도체 칩(110)들은 상부에 배치되는 반도체 칩(110)의 보강재(170)를 포함한 관통 전극(130)이 하부에 배치되는 반도체 칩(110)의 상면에 배치된 금속 배선(140)에 부착되도록 상호 스택된다.The stacked semiconductor chips 110 may include metal wires 140 disposed on an upper surface of the semiconductor chip 110 having a through electrode 130 including a reinforcing material 170 of the semiconductor chip 110 disposed thereon. Stacked together to attach to.

또한, 상기 스택된 반도체 칩(110)들은 상면에 접속 패드(122)를 구비한 기판(120) 상에 상기 최하부에 스택된 반도체 칩(110)의 관통 전극(130) 및 이를 감싸도록 측면에 형성된 보강재(170)가 상기 접속 패드(122)에 부착되도록 실장된다.In addition, the stacked semiconductor chips 110 are formed on the substrate 120 having the connection pad 122 on the upper surface thereof, and formed on the side thereof so as to surround the through electrode 130 of the semiconductor chip 110 stacked on the bottom thereof. The reinforcing material 170 is mounted to attach to the connection pad 122.

상기 기판(120)의 상면에는 상기 스택된 반도체 칩(110)들을 덮도록 봉지부(160)가 형성되고, 하면에는 솔더볼과 같은 외부접속단자(150)가 부착된다. An encapsulation unit 160 is formed on an upper surface of the substrate 120 to cover the stacked semiconductor chips 110, and an external connection terminal 150 such as a solder ball is attached to the lower surface of the substrate 120.

한편, 본 발명의 실시예에 따른 스택 패키지의 제조 방법은 도 2a 내지 도 2d에 도시된 바와 같다.Meanwhile, the manufacturing method of the stack package according to the embodiment of the present invention is as shown in FIGS. 2A to 2D.

도 2a를 참조하면, 소자의 제조 공정이 완료된 반도체 칩(110)에 상기 반도체 칩(110)이 관통되지 않는 깊이로 다수의 홈(미도시)을 형성하고, 상기 홈의 표면에 절연막(112)을 형성한 후, 상기 절연막(112) 및 상기 반도체 칩(110) 상에 금속 씨드막(114)을 형성한다. Referring to FIG. 2A, a plurality of grooves (not shown) are formed in the semiconductor chip 110 where the device manufacturing process is completed to a depth through which the semiconductor chip 110 does not penetrate, and an insulating film 112 is formed on the surface of the groove. After forming the metal seed film 114 on the insulating film 112 and the semiconductor chip 110.

그런 다음, 상기 금속 씨드막(114) 상에 상기 홈의 내부가 매립되도록 금속막을 형성한 후, 패터닝 공정을 수행하여 상기 반도체 칩(110)의 내부에 관통 전극(130) 및 상기 반도체 칩(110)의 상면에 상기 관통 전극(130)과 연결되는 금속 배선(140)을 형성한다. Thereafter, a metal film is formed on the metal seed film 114 to fill the inside of the groove, and then a patterning process is performed to form the through electrode 130 and the semiconductor chip 110 inside the semiconductor chip 110. The metal wiring 140 connected to the through electrode 130 is formed on the upper surface of the substrate.

상기 금속배선(140) 및 관통 전극(130)은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni) 및 금(Au) 중 어느 하나로 또는 이들 중 적어도 하나 이상으로 이루어진 합금으로 형성한다. The metal wire 140 and the through electrode 130 are made of one of copper (Cu), aluminum (Al), tin (Sn), nickel (Ni), and gold (Au) or an alloy made of at least one of them. Form.

이어서, 상기 반도체 칩(110)의 하면으로 백그라인딩(Back grinding) 공정 및 식각 공정을 수행하여 상기 반도체 칩(110)의 하면으로 상기 관통 전극(130)을 노출시킨다. Subsequently, a back grinding process and an etching process are performed on the lower surface of the semiconductor chip 110 to expose the through electrode 130 to the lower surface of the semiconductor chip 110.

도 2b를 참조하면, 상기 하면으로 돌출된 관통 전극(130)이 형성된 반도체 칩(110)의 하부에 상기 관통 전극(130)을 포함한 상기 관통 전극(130)의 측면 영역을 노출시키도록 패터닝된 스텐실 마스크(Stencil mask : 180)를 배치시킨다.Referring to FIG. 2B, a stencil patterned to expose a side region of the through electrode 130 including the through electrode 130 under the semiconductor chip 110 on which the through electrode 130 protruding to the bottom surface is formed. Place a mask (Stencil mask: 180).

그런 다음, 상기 스텐실 마스크(180) 상에 보강재를 형성하기 위한 전도성 폴리머 또는 솔더로 이루어진 보강재 물질(170a)를 배치시킨 후, 스퀴지(Squeegee)로 상기 보강재 물질(170a)을 밀어 상기 반도체 칩이 하면으로 돌출된 관통 전 극(130)의 상면 및 측면에 상기 관통 전극(130)을 감싸도록 보강재(170)를 형성한다. Then, the reinforcement material 170a made of a conductive polymer or solder for forming the reinforcement material is disposed on the stencil mask 180, and then the reinforcement material 170a is pushed with a squeegee to lower the semiconductor chip. The reinforcing member 170 is formed to surround the through electrode 130 on the top and side surfaces of the through electrode 130 protruding to each other.

도 2c를 참조하면, 상기 보강재(170)가 형성된 적어도 둘 이상의 반도체 칩(110)을 상기 상부에 배치된 반도체 칩(110)의 상기 보강재(170)를 포함하는 관통 전극(130)이 상기 하부에 배치되는 반도체 칩(110)의 상면에 구비된 금속배선(140)과 전기적 및 물리적으로 접합되도록 스택한다. Referring to FIG. 2C, a through electrode 130 including at least two semiconductor chips 110 having the reinforcing material 170 formed thereon and the reinforcing material 170 of the semiconductor chip 110 disposed thereon is disposed at the lower portion thereof. The stack is electrically and physically bonded to the metal wire 140 provided on the upper surface of the semiconductor chip 110.

도 2d를 참조하면, 상기 스택된 반도체 칩(110)들을 상면에 접속 패드(122)가 구비된 기판(120) 상에 상기 최하부에 스택된 반도체 칩(110)의 보강재(140)를 포함하는 관통 전극(130)이 상기 기판(120)의 접속 패드(122)에 부착되도록 스택한다. Referring to FIG. 2D, the stacked semiconductor chips 110 include a reinforcing member 140 of the semiconductor chip 110 stacked on the lowermost portion on a substrate 120 having a connection pad 122 on an upper surface thereof. The electrode 130 is stacked to be attached to the connection pad 122 of the substrate 120.

그런 다음, 상기 기판(120)의 상면에 상기 스택된 반도체 칩(110)들을 감싸도록 봉지부(160)를 형성하고, 상기 기판(120)의 하면에 솔더볼로 이루어진 외부접속단자(150)를 부착하여 스택 패키지(100)의 제조를 완료한다. Then, an encapsulation portion 160 is formed on the upper surface of the substrate 120 to surround the stacked semiconductor chips 110, and an external connection terminal 150 made of solder balls is attached to the lower surface of the substrate 120. To complete the manufacture of the stack package 100.

이상에서와 같이, 본 발명은 종래 스택 패키지가 상하부에 배치되는 상기 반도체 칩들 간의 접합 면적이 관통 전극의 직경에 의존함에 비하여, 관통 전극의 측면에 상기 관통 전극을 감싸도록 형성된 보강재를 개재하여 스택되는 반도체 칩들 간의 접합 면적을 넓힘으로써 스택되는 반도체 칩들의 전기적 및 물리적 접합 신뢰성을 향상시킬 수 있다. As described above, in the present invention, the stack area of the conventional stack package is stacked with a reinforcing member formed to surround the through electrode on the side of the through electrode, whereas the junction area between the semiconductor chips disposed on the upper and lower parts is dependent on the diameter of the through electrode. By increasing the junction area between the semiconductor chips, it is possible to improve the electrical and physical junction reliability of the stacked semiconductor chips.

또한, 상기 보강재의 형성으로 접합 면적이 넓어져 스택시 정렬(Aligh)이 쉬워 용이하게 스택 패키지를 형성할 수 있다. In addition, by forming the reinforcing material, the bonding area is widened, so that stacking can be easily performed in stacking.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1은 본 발명의 실시예에 따른 스택 패키지를 도시한 단면도.1 is a cross-sectional view showing a stack package according to an embodiment of the present invention.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 스택 패키지의 제조 방법을 설명하기 위한 공정별 단면도.2A to 2D are cross-sectional views illustrating processes for manufacturing a stack package according to an exemplary embodiment of the present invention.

Claims (5)

적어도 둘 이상의 반도체 칩;At least two semiconductor chips; 상기 각 반도체 칩에 다수 형성되며, 하면으로 돌출되게 형성된 관통 전극; 및A plurality of through electrodes formed on each of the semiconductor chips and protruding to a lower surface thereof; And 상기 관통 전극의 돌출된 부분을 감싸도록 상기 관통 전극의 측면에 형성되어 하부에 배치되는 반도체 칩에 형성된 관통 전극과의 접합을 강화시키도록 역할하는 보강재;를A reinforcing member which is formed on a side surface of the through electrode so as to surround the protruding portion of the through electrode and serves to strengthen the bonding with the through electrode formed on the semiconductor chip disposed below; 포함하는 것을 특징으로 하는 스택 패키지.Stack package comprising a. 제 1 항에 있어서,The method of claim 1, 상기 보강재는 전도성 폴리머 또는 솔더로 이루어진 것을 특징으로 하는 스택 패키지.The reinforcement is a stack package, characterized in that made of a conductive polymer or solder. 제 1 항에 있어서,The method of claim 1, 상기 스택된 반도체 칩들이 실장되는 기판을 더 포함하는 것을 특징으로 하는 스택 패키지. The stack package further comprises a substrate on which the stacked semiconductor chips are mounted. 제 3 항에 있어서,The method of claim 3, wherein 상기 기판의 상면에 상기 스택된 반도체 칩들을 감싸도록 형성된 봉지부를 더 포함하는 것을 특징으로 하는 스택 패키지.And an encapsulation portion formed to surround the stacked semiconductor chips on an upper surface of the substrate. 제 4 항에 있어서,The method of claim 4, wherein 상기 기판의 하면에 부착된 외부접속단자를 더 포함하는 것을 특징으로 하는 스택 패키지.The stack package further comprises an external connection terminal attached to the lower surface of the substrate.
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