KR20090074500A - Method of fabricating wafer level package - Google Patents

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KR20090074500A
KR20090074500A KR1020080000309A KR20080000309A KR20090074500A KR 20090074500 A KR20090074500 A KR 20090074500A KR 1020080000309 A KR1020080000309 A KR 1020080000309A KR 20080000309 A KR20080000309 A KR 20080000309A KR 20090074500 A KR20090074500 A KR 20090074500A
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manufacturing
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김성철
한권환
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주식회사 하이닉스반도체
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Abstract

A method for fabricating a wafer level package is provided to attach a wafer fixing portion on a wafer in order to prevent the warpage of the wafer during a back-grinding process. A method for fabricating a wafer level package comprises the following steps of: attaching external connecting terminals(102) on each semiconductor chip of a wafer(100); attaching a fixing portion(104) to the wafer, herein the fixing portion includes grooves corresponding to each external connecting terminal; back-grinding the rear side of the wafer; and sawing the back-ground wafer to a semiconductor chip level.

Description

웨이퍼 레벨 패키지의 제조방법{METHOD OF FABRICATING WAFER LEVEL PACKAGE}METHODS OF FABRICATING WAFER LEVEL PACKAGE

본 발명은 웨이퍼 레벨 패키지의 제조방법에 관한 것으로, 보다 자세하게는, 웨이퍼 레벨 백-그라인딩(Back-Grinding) 공정 수행 시, 웨이퍼의 휨(Warpage)을 방지할 수 있는 웨이퍼 레벨 패키지의 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a wafer level package, and more particularly, to a method for manufacturing a wafer level package capable of preventing warpage of a wafer when performing a wafer level back-grinding process. will be.

오늘날 전자 산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이다. 이러한 패키지 조립 기술은 웨이퍼 조립 공정을 거쳐 집적회로가 형성된 반도체 칩을 외부 환경으로부터 보호하고, 기판 상에 용이하게 실장되도록 하여 반도체 칩의 동작 신뢰성 확보하기 위한 기술이다.The trend in today's electronics industry is to make products that are lighter, smaller, faster, more versatile, more powerful and more reliable. One of the key technologies that enables these product design goals is package assembly technology. This package assembly technique is a technique for securing the operation reliability of the semiconductor chip by protecting the semiconductor chip on which the integrated circuit is formed through the wafer assembly process from the external environment and easily mounted on the substrate.

기존의 패키지는 웨이퍼를 절단하여 개개의 반도체 칩들로 분리시킨 다음, 개개의 반도체 칩 별로 패키징 공정을 실시하는 방식으로 제조되었다. 그러나, 상기의 패키징 공정은 자체적으로 많은 단위 공정들, 즉, 칩 부착, 와이어 본딩, 몰딩, 트림/포밍 등의 공정들을 포함하고 있는바, 반도체 칩 별로 각각의 패키징 공 정이 수행되어야 하는 기존의 패키지 제조방법은, 하나의 웨이퍼에서 얻어지는 반도체 칩의 수를 고려할 때, 모든 반도체 칩에 대한 패키징 소요 시간이 너무 많다는 문제점을 갖고 있다.Existing packages are manufactured by cutting a wafer into separate semiconductor chips and then packaging the semiconductor chips. However, the above packaging process itself includes many unit processes, that is, chip attaching, wire bonding, molding, trim / forming, etc., and thus, a conventional package in which each packaging process must be performed for each semiconductor chip. The manufacturing method has a problem that the packaging time for all the semiconductor chips is too large, considering the number of semiconductor chips obtained from one wafer.

이에, 최근에는 개별 반도체 칩으로 분리된 상태에서 조립이 진행되지 않고, 웨이퍼 상태에서 재배선 작업과 볼 형태의 외부 접속 단자의 형성 및 개별 반도체 칩 분리하는 작업을 거쳐 제조하는 웨이퍼 레벨 패키지(Wafer Level Package)라는 기술이 제안되었다.Therefore, in recent years, assembling does not proceed in a state of being separated into individual semiconductor chips, and wafer level packages manufactured by rewiring in a wafer state, formation of ball-type external connection terminals, and work of separating individual semiconductor chips (Wafer Level) Package technology has been proposed.

한편, 웨이퍼 레벨 패키지의 제조 방법을 간단히 살펴보면, 우선, 상면에 회로 패턴이 형성된 반도체 칩 상면 전체에 절연막을 형성하고 포토 공정을 통하여 본딩 패드를 노출시키고, 상기 절연막으로 형성된 반도체칩 상면 일부에 전기적 신호연결을 위하여 메탈층을 증착시킨다.On the other hand, briefly looking at the manufacturing method of the wafer-level package, first, an insulating film is formed on the entire upper surface of the semiconductor chip having a circuit pattern formed thereon, the bonding pad is exposed through a photo process, and an electrical signal is formed on a portion of the upper surface of the semiconductor chip formed of the insulating film. A metal layer is deposited for the connection.

다음으로, 다시 포토 공정을 이용하여 상기 반도체 칩 상에 증착된 메탈층과 볼 랜드를 도금한 후, 상기 메탈층을 식각하여 솔더 범프가 형성될 영역을 노출시켜 상기 솔더 범프가 형성될 영역과 본딩 패드 간이 전기적으로 연결되도록 재배선층을 형성한다.Next, after plating the metal layer and the ball land deposited on the semiconductor chip by using a photo process again, the metal layer is etched to expose the region where the solder bumps are to be formed and bonded with the region where the solder bumps are to be formed. The redistribution layer is formed so that the pads are electrically connected to each other.

그런 다음, 상기 솔더 범프가 형성될 영역을 제외한 전 부분에 솔더 마스크를 형성시키고, 상기 노출된 솔더 범프 자리에 솔더를 부착하여 마운팅(Mounting)하며, 이어서, 각각의 유니트 패키지로 쏘잉(Sawing)하여 웨이퍼 레벨 패키지를 제조한다.Then, a solder mask is formed over the entire area except the region where the solder bumps are to be formed, and the solder is attached to the exposed solder bumps to mount, and then sawed into each unit package. Prepare a wafer level package.

그러나, 자세하게 도시하고 설명하지는 않았지만, 주지한 바와 같은 종래의 웨이퍼 레벨 패키지는, 솔더 볼 마운팅 공정을 수행하기 위해서 백-그라인딩(Back Grinding) 공정을 먼저 수행한 후, 솔더 볼을 마운팅하고 있는데, 상기 백-그라인딩 공정 수행 중, 웨이퍼의 휘어짐(Warpage)이 심하게 발생하여 공정 수행이 힘들게 되고, 이로 인해, 후속의 공정 수행에 많은 문제점을 야기시키게 된다. However, although not shown and described in detail, a conventional wafer level package, as is well known, performs a back grinding process first and then mounts solder balls in order to perform the solder ball mounting process. During the back-grinding process, warpage of the wafer is severely generated, making the process difficult to perform, which causes many problems in subsequent process performance.

또한, 상기와 같은 웨이퍼의 휨 현상을 감수하고, 솔더 볼 마운팅 공정을 완료했다고 하더라도 상기 웨이퍼의 휨 현상으로 인해 솔더 볼 마운팅에의 융제(Flux) 세정이 힘들어 후속 공정 수행이 더욱 어렵게 된다.In addition, even if the wafer is subjected to the warpage phenomenon and the solder ball mounting process is completed, the wafer warpage phenomenon is difficult to perform flux cleaning due to the warpage of the wafer.

한편, 상기와 같은 백-그라인딩 공정 중의 웨이퍼 휨 현상을 방지하고자, 먼저, 솔더 볼을 마운팅하고 웨이퍼의 백-그라인딩 공정을 수행하는 방법이 제안되었으나, 이미, 상기 마운팅된 솔더 볼에 의해 백-그라인딩 테이프를 부착하지 못해, 상기와 같은 방법으로는 웨이퍼의 휨 현상을 방지하기에는 적합하지 못하다는 문제점이 있다.Meanwhile, in order to prevent the warpage of the wafer during the back-grinding process as described above, a method of mounting the solder balls and performing the back-grinding process of the wafer has been proposed, but already, the back-grinding is performed by the mounted solder balls. There is a problem that it is not suitable to prevent the warping phenomenon of the wafer by the above method because the tape is not attached.

본 발명은 웨이퍼 레벨 패키지의 백-그라인딩 공정 수행 중, 웨이퍼의 휨 현상을 방지할 수 있는 웨이퍼 레벨 패키지의 제조방법을 제공한다.The present invention provides a method of manufacturing a wafer level package that can prevent warpage of the wafer during the back-grinding process of the wafer level package.

또한, 본 발명은 상기와 같이 웨이퍼 레벨 패키지의 백-그라인딩 공정 수행 중, 웨이퍼의 휨 현상을 방지하여 후속 공정을 용이하게 수행할 수 있는 웨이퍼 레벨 패키지의 제조방법을 제공한다.In addition, the present invention provides a method of manufacturing a wafer level package that can easily perform the subsequent process by preventing the warpage of the wafer during the back-grinding process of the wafer-level package as described above.

본 발명에 따른 웨이퍼 레벨 패키지의 제조방법은, 다수의 반도체 칩을 포함하는 웨이퍼의 상기 각 반도체 칩 상에 외부 접속 단자를 부착하는 단계; 상기 웨이퍼 상에, 상기 각 반도체 칩에 부착된 외부 접속 단자들에 대응하는 홈을 구비한 웨이퍼 고정부를 부착시키는 단계; 및 상기 웨이퍼 고정부가 부착된 웨이퍼의 후면을 백-그라인딩(Back-Grinding)하는 단계;를 포함한다.A method of manufacturing a wafer level package according to the present invention comprises the steps of: attaching an external connection terminal on each semiconductor chip of a wafer including a plurality of semiconductor chips; Attaching a wafer holding part having a groove corresponding to the external connection terminals attached to each of the semiconductor chips, on the wafer; And back-grinding the back surface of the wafer to which the wafer fixing part is attached.

상기 백-그라인딩하는 단계 후, 상기 백-그라인딩된 웨이퍼를 반도체 칩 레벨로 쏘잉하는 단계;를 더 포함한다.And after the back-grinding, sawing the back-grinded wafer to a semiconductor chip level.

상기 백-그라인딩하는 단계 후, 상기 웨이퍼로부터 상기 웨이퍼 고정부를 탈착시키는 단계;를 더 포함한다.And after the back-grinding step, detaching the wafer holding part from the wafer.

상기 웨이퍼 고정부는 상기 각 외부 접속 단자와 일대일 대응하는 다수의 홈을 구비하도록 형성한다.The wafer fixing part is formed to have a plurality of grooves one-to-one corresponding to each of the external connection terminals.

상기 웨이퍼 고정부는 적어도 둘 이상의 외부 접속 단자들과 대응하며 상기 적어도 둘 이상의 외부 접속 단자들을 포함하는 크기를 갖는 다수의 홈을 구비하도록 형성한다.The wafer fixing part is formed to have a plurality of grooves corresponding to at least two or more external connection terminals and having a size including the at least two or more external connection terminals.

상기 웨이퍼 고정부는 아치형으로 형성한다.The wafer holding portion is formed in an arcuate shape.

본 발명은 웨이퍼에 솔더 볼을 마운팅하고 나서, 그런 다음, 상기 솔더 볼을 웨이퍼 고정부로 고정시킨 다음, 이어서, 상기 웨이퍼 고정부에 고정된 솔더 볼이 부착된 웨이퍼를 백-그라인딩 함으로써, 종래의 웨이퍼 레벨 패키지 제조방법의 백-그라인딩 공정 수행 중, 발생하는 웨이퍼의 휘어짐(Warpage) 현상의 발생을 방지 함과 아울러, 웨이퍼의 휨 현상으로 인한 융제 세정 공정 및 후속 공정을 용이하게 수행할 수 있다.According to the present invention, a solder ball is mounted on a wafer, and then the solder ball is fixed to a wafer holder, followed by back-grinding of a wafer with a solder ball fixed to the wafer holder. During the back-grinding process of the wafer level package manufacturing method, the warpage phenomenon of the wafer may be prevented from occurring, and the flux cleaning process and the subsequent process due to the warpage of the wafer may be easily performed.

본 발명은, 웨이퍼 레벨 패키지의 백-그라인딩 공정 수행 중, 웨이퍼에 대한 백-그라인딩 공정을 수행하고, 상기 백-그라인딩된 웨이퍼에 솔더 볼을 마운팅하는 종래의 웨이퍼 레벨 패키지의 제조방법과 달리, 먼저, 웨이퍼에 솔더 볼을 마운팅하고 나서, 그런 다음, 상기 솔더 볼을 웨이퍼 고정부로 고정시킨 다음, 이어서, 상기 웨이퍼 고정부에 의해 고정된 솔더 볼이 부착된 웨이퍼의 후면을 백-그라인딩 한다.The present invention, unlike the conventional method of manufacturing a wafer-level package to perform a back-grinding process on the wafer during the back-grinding process of the wafer-level package, and mounting a solder ball on the back-grinded wafer, After mounting the solder balls on the wafer, the solder balls are then fixed to the wafer holder, followed by back-grinding the back surface of the wafer with the solder balls fixed by the wafer holder.

이렇게 하면, 상기와 같이 웨이퍼 상에 솔더 볼을 먼저 마운팅하고 상기 솔더 볼을 고정시켜 백-그라인딩 공정을 수행함으로써, 종래의 웨이퍼 레벨 패키지의 백-그라인딩 공정 수행 중, 발생하는 웨이퍼의 휘어짐(Warpage) 현상의 발생을 방지함과 아울러, 웨이퍼의 휨 현상으로 인한 융제 세정 공정 및 후속 공정을 용이하게 수행할 수 있다.In this case, the solder ball is first mounted on the wafer and the solder ball is fixed to perform the back-grinding process. Thus, warpage of the wafer generated during the back-grinding process of the conventional wafer level package is performed. In addition to preventing the occurrence of the phenomenon, the flux cleaning process and subsequent processes due to the warpage of the wafer can be easily performed.

이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

자세하게, 도 1a 내지 도 1c는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 공정별 단면도이며, 도 2는 본 발명의 다른 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 단면도로서, 이를 설명하면 다음과 같다.1A to 1C are cross-sectional views illustrating a method of manufacturing a wafer level package according to an embodiment of the present invention, and FIG. 2 illustrates a method of manufacturing a wafer level package according to another embodiment of the present invention. As a cross-sectional view for explaining this as follows.

도 1a를 참조하면, 공지 기술을 이용하여 형성되며 다수의 반도체 칩을 포함하는 웨이퍼(100)를 마련한다. 그런 다음, 상기 웨이퍼(100) 하면에 실장수단으로서 다수의 외부 접속 단자(102)를 융제(Flux)를 매개로 부착한다. Referring to FIG. 1A, a wafer 100 is formed using a known technique and includes a plurality of semiconductor chips. Thereafter, a plurality of external connection terminals 102 are attached to the lower surface of the wafer 100 via a flux.

이어서, 상기 외부 접속 단자(102)를 리플로우한 다음, 상기 웨이퍼(100) 상에 잔류한 융제를 세정한다.Subsequently, after reflowing the external connection terminal 102, the flux remaining on the wafer 100 is cleaned.

여기서, 상기 외부 접속 단자(102)는 솔더 볼로 이루어진다.Here, the external connection terminal 102 is made of solder balls.

도 1b를 참조하면, 상기 솔더 볼로 이루어진 다수의 외부 접속 단자(102)가 부착된 웨이퍼(100)의 하면에 상기 외부 접속 단자(100)를 고정시키는 웨이퍼 고정부(104)를 부착한다.Referring to FIG. 1B, a wafer fixing part 104 fixing the external connection terminal 100 is attached to a lower surface of the wafer 100 to which the plurality of external connection terminals 102 formed of the solder balls are attached.

여기서, 상기 웨이퍼 고정부(104)는 상기 각 외부 접속 단자(100)와 일대일 대응하는 다수의 홈을 구비하도록 형성하거나, 적어도 둘 이상의 외부 접속 단자(100)들과 대응하며 상기 적어도 둘 이상의 외부 접속 단자(100)들을 포함하는 크기를 갖는 다수의 홈을 구비하도록 형성하는 것이 바람직하다.Here, the wafer fixing part 104 may be formed to have a plurality of grooves that correspond one-to-one with each of the external connection terminals 100 or correspond to at least two or more external connection terminals 100 and the at least two external connections. It is preferable to form a plurality of grooves having a size including the terminals (100).

한편, 상기 웨이퍼 고정부(104)는 도 2에 도시된 바와 같이, 상기 웨이퍼(100)의 가장자리 부분만 휘어지는 형상인 아치형의 형상으로 형성되어 상기 외부 접속 단자(102)를 고정시킬 수 있다.Meanwhile, as shown in FIG. 2, the wafer fixing part 104 may be formed in an arcuate shape in which only an edge portion of the wafer 100 is bent to fix the external connection terminal 102.

도 1c를 참조하면, 상기 웨이퍼 고정부(104)에 의해 고정된 외부 접속 단자(102)를 갖는 웨이퍼(100)에 대해 백-그라인딩 공정을 수행하고, 그런 다음, 상기 웨이퍼 고정부(104)를 제거한다.Referring to FIG. 1C, a back-grinding process is performed on a wafer 100 having an external connection terminal 102 fixed by the wafer holding unit 104, and then the wafer holding unit 104 is removed. Remove

이후, 도시하지는 않았지만, 상기 웨이퍼를 반도체 칩 레벨로 쏘잉하여 본 발명의 실시예에 따른 웨이퍼 레벨 패키지를 제조한다.Then, although not shown, the wafer is sawed at the semiconductor chip level to manufacture a wafer level package according to an embodiment of the present invention.

한편, 상기와 같이 웨이퍼 고정부를 제거한 다음, 상기 웨이퍼를 반도체 칩 레벨로 쏘잉하는 방법 이외에, 웨이퍼 고정부를 제거하지 않은 상태에서 상기 웨이퍼를 반도체 칩 레벨로 쏘잉하고, 그런 다음, 사이 웨이퍼 고정부를 제거할 수 있다.Meanwhile, after removing the wafer holding part as described above, the wafer is sawed at the semiconductor chip level without removing the wafer holding part, except for the method of sawing the wafer at the semiconductor chip level, and then the wafer holding part is placed therebetween. Can be removed.

전술한 바와 같이 본 발명은, 웨이퍼 레벨 패키지의 백-그라인딩 공정 수행 중, 웨이퍼에 대한 백-그라인딩 공정을 수행하고, 상기 백-그라인딩된 웨이퍼에 솔더 볼을 마운팅하는 종래의 웨이퍼 레벨 패키지의 제조방법과 달리, 먼저, 웨이퍼에 솔더 볼을 마운팅하고 나서, 그런 다음, 상기 솔더 볼을 웨이퍼 고정부로 고정시킨 다음, 이어서, 상기 웨이퍼 고정부에 고정된 솔더 볼이 부착된 웨이퍼를 백-그라인딩 함으로써, 종래의 웨이퍼 레벨 패키지의 백-그라인딩 공정 수행 중, 발생하는 웨이퍼의 휘어짐(Warpage) 현상의 발생을 방지함과 아울러, 웨이퍼의 휨 현상으로 인한 융제 세정 공정 및 후속 공정을 용이하게 수행할 수 있다.As described above, the present invention provides a method of manufacturing a conventional wafer level package during the back-grinding process of a wafer level package, performing a back-grinding process on a wafer and mounting solder balls on the back-grinded wafer. Alternatively, by first mounting a solder ball on a wafer, then fixing the solder ball with a wafer holder, and then back-grinding the wafer with the solder ball fixed to the wafer holder, During the back-grinding process of the conventional wafer level package, the wafer warpage phenomenon may be prevented from occurring, and the flux cleaning process and subsequent processes due to the warpage of the wafer may be easily performed.

이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.In the above-described embodiments of the present invention, the present invention has been described and described with reference to specific embodiments, but the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It will be readily apparent to those skilled in the art that the present invention may be variously modified and modified.

도 1a 내지 도 1c는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 공정별 단면도.1A to 1C are cross-sectional views illustrating processes for manufacturing a wafer level package according to an embodiment of the present invention.

도 2는 본 발명의 다른 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 단면도.2 is a cross-sectional view illustrating a method of manufacturing a wafer level package according to another embodiment of the present invention.

Claims (6)

다수의 반도체 칩을 포함하는 웨이퍼의 상기 각 반도체 칩 상에 외부 접속 단자를 부착하는 단계;Attaching external connection terminals on each of the semiconductor chips of the wafer including a plurality of semiconductor chips; 상기 웨이퍼 상에, 상기 각 반도체 칩에 부착된 외부 접속 단자들에 대응하는 홈을 구비한 웨이퍼 고정부를 부착시키는 단계; 및Attaching a wafer holding part having a groove corresponding to the external connection terminals attached to each of the semiconductor chips, on the wafer; And 상기 웨이퍼 고정부가 부착된 웨이퍼의 후면을 백-그라인딩(Back-Grinding)하는 단계; Back-grinding the back surface of the wafer to which the wafer fixing part is attached; 를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.Method of manufacturing a wafer level package comprising a. 제 1 항에 있어서,The method of claim 1, 상기 백-그라인딩하는 단계 후, After the back-grinding step, 상기 백-그라인딩된 웨이퍼를 반도체 칩 레벨로 쏘잉하는 단계;Sawing the back-grind wafer at the semiconductor chip level; 를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.Method of manufacturing a wafer-level package further comprising. 제 1 항에 있어서,The method of claim 1, 상기 백-그라인딩하는 단계 후, After the back-grinding step, 상기 웨이퍼로부터 상기 웨이퍼 고정부를 탈착시키는 단계; Detaching the wafer holding part from the wafer; 를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.Method of manufacturing a wafer-level package further comprising. 제 1 항에 있어서,The method of claim 1, 상기 웨이퍼 고정부는 상기 각 외부 접속 단자와 일대일 대응하는 다수의 홈을 구비하도록 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.And the wafer fixing part is formed to have a plurality of grooves corresponding to each of the external connection terminals one-to-one. 제 1 항에 있어서,The method of claim 1, 상기 웨이퍼 고정부는 적어도 둘 이상의 외부 접속 단자들과 대응하며 상기 적어도 둘 이상의 외부 접속 단자들을 포함하는 크기를 갖는 다수의 홈을 구비하도록 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.And the wafer holding part is formed to have a plurality of grooves corresponding to at least two external connection terminals and having a size including the at least two external connection terminals. 제 1 항에 있어서,The method of claim 1, 상기 웨이퍼 고정부는 아치형으로 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.The wafer holding portion is a wafer level package manufacturing method, characterized in that formed in the arcuate.
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