KR20090074497A - Semiconductor package - Google Patents

Semiconductor package Download PDF

Info

Publication number
KR20090074497A
KR20090074497A KR1020080000306A KR20080000306A KR20090074497A KR 20090074497 A KR20090074497 A KR 20090074497A KR 1020080000306 A KR1020080000306 A KR 1020080000306A KR 20080000306 A KR20080000306 A KR 20080000306A KR 20090074497 A KR20090074497 A KR 20090074497A
Authority
KR
South Korea
Prior art keywords
semiconductor package
shape memory
memory alloy
shape
semiconductor
Prior art date
Application number
KR1020080000306A
Other languages
Korean (ko)
Inventor
이대웅
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080000306A priority Critical patent/KR20090074497A/en
Publication of KR20090074497A publication Critical patent/KR20090074497A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

A semiconductor package is provided to allow a shape memory alloy to be penetrated through a molding portion so as to prevent the deformation of the semiconductor package due to the heat or external force. A semiconductor package comprises a substrate(100), a semiconductor chip(110), a molding portion(130) and a shape memory alloy(140). The semiconductor chip adheres to the substrate. The molding portion is formed on the top of the substrate and covers the semiconductor chip. The shape memory alloy is penetrated through the molding portion in a horizontal direction. The shape memory alloy has a straight shape. The shape memory alloy can be cylindrical or polygonal.

Description

반도체 패키지{Semiconductor package}Semiconductor Package {Semiconductor package}

본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는, 열이나 외력에 의한 반도체 패키지의 형상 변형을 방지할 수 있는 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a semiconductor package capable of preventing the shape deformation of the semiconductor package due to heat or external force.

오늘날 반도체 산업은 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 반도체 제품을 저렴하게 제조하는 방향으로 추진되고 있다. Today, the semiconductor industry is moving toward the manufacture of semiconductor products with light weight, miniaturization, high speed, multifunction, high performance and high reliability at low cost.

일반적인 반도체 제품은 웨이퍼 조립 공정을 거쳐 집적회로가 형성되고 절단된 반도체 칩들을 리드프레임 또는 인쇄회로기판 등과 같은 전기적 연결 매체에 부착한 후, 와이어 본딩, 몰딩, 트림/포밍 등의 공정들을 포함하는 여러 단위 공정들을 수행하는 방법을 통하여 반도체 패키지의 형태로 형성된다. A general semiconductor product is a wafer assembly process, the integrated circuit formed and cut semiconductor chips are attached to an electrical connection medium such as a lead frame or a printed circuit board, and then various processes including wire bonding, molding, trim / forming, and the like. It is formed in the form of a semiconductor package through a method of performing unit processes.

상기 반도체 패키지는 상술한 제조 과정 및 사용 과정 중 발생하는 열이나 외력에 의하여 상기 반도체 패키지의 형상 변형이 불가피하게 유발되며, 상기 반도체 패키지의 변형은 반도체 패키지를 구성하는 반도체 칩의 구성 등에도 큰 영향을 미칠뿐만 아니라 주변과의 전기적인 연결부에도 영향을 미쳐 전기적인 단락을 발생시키는 등 상기 반도체 패키지의 수명 및 신뢰성에 큰 영향을 미치게 된다. The semiconductor package is inevitably caused to deform the shape of the semiconductor package by heat or external force generated during the manufacturing process and use process, the deformation of the semiconductor package has a great influence on the configuration of the semiconductor chip constituting the semiconductor package, etc. In addition to this, it affects the electrical connection with the surroundings, thereby causing an electrical short, which greatly affects the lifetime and reliability of the semiconductor package.

상기 반도체 패키지의 변형은 상기 반도체 패키지 및 반도체 칩을 구성하는 각 물질 간의 열팽창 계수의 차이에 의해 대표적으로 발생한다. 즉, 상기 반도체 패키지를 형성하는 몰드와 기판 간의 열팽창 계수 차이 및 반도체 칩을 구성하는 절연막은 대부분 열이나 외력에 의해 쉽게 변형되는 고분자 재료로 이루어지기 때문에 이들 물질 간의 열팽창 계수 차이에 의해 상기 반도체 패키지의 변형이 발생한다.The deformation of the semiconductor package is typically caused by the difference in the coefficient of thermal expansion between the materials constituting the semiconductor package and the semiconductor chip. That is, since the difference in thermal expansion coefficient between the mold and the substrate forming the semiconductor package and the insulating film constituting the semiconductor chip are mostly made of a polymer material which is easily deformed by heat or external force, Deformation occurs.

한편, 종래에 사용되고 있는 반도체 패키지의 경우에는 상기 열이나 외력에 의해 발생하는 상기 반도체 패키지의 형상 변형에 대하여 수동적인 대응만을 진행하였다. 즉, 상기 반도체 패키지에 가해지는 열이나 외력에 대하여 상기 반도체 퍄키지가 일정 한계치 이내까지만 그 형상을 유지할 수 있도록 상기 반도체 패키지의 사이즈 등을 조절하면서 반도체 패키지를 제조하였다. On the other hand, in the case of a semiconductor package used in the related art, only passive response has been made to the shape deformation of the semiconductor package generated by the heat or external force. That is, the semiconductor package was manufactured while controlling the size of the semiconductor package and the like so that the semiconductor package could maintain its shape only within a predetermined limit with respect to heat or external force applied to the semiconductor package.

또한, 종래 반도체 패키지는 온도순환시험(Thermal cycle test), 낙하 및 벤딩 시험(Bending test)등과 같은 상기 열이나 외력 시험에 대하여 형상을 유지시키기 위하여 적절한 형태의 구조를 갖도록 제조된다. In addition, the conventional semiconductor package is manufactured to have a structure of a suitable shape in order to maintain the shape against the heat or external force test, such as the thermal cycle test, drop and bending test (Bending test).

그러나, 상기 시험을 통과하기 위해서 상기 반도체 패키지를 적절한 형태로 조합함에 따라 상기 반도체 패키지는 제작상 많은 제약 조건이 발생되고, 이로 인해, 반도체 패키지의 제조에 한계가 발생하게 되었다.However, as the semiconductor package is combined in an appropriate form to pass the test, the semiconductor package is subject to a lot of constraints in manufacturing, which causes a limitation in the manufacture of the semiconductor package.

또한, 상기 시험의 한계치를 극복하는 반도체 패키지의 구조는 이상적인 시험 조건에 대응하여 형성된 것으로서 갑작스러운 열이나 외력과 같은 충격에는 불량을 유발하게 된다. In addition, the structure of the semiconductor package that overcomes the limit of the test is formed in response to the ideal test conditions, causing a failure in the impact such as sudden heat or external force.

본 발명은 열이나 외력에 의한 반도체 패키지의 형상 변형을 방지할 수 있는 반도체 패키지를 제공한다.The present invention provides a semiconductor package capable of preventing the shape deformation of the semiconductor package due to heat or external force.

본 발명에 따른 반도체 패키지는, 기판; 상기 기판 상에 부착된 반도체 칩; 상기 기판의 상면에 상기 반도체 칩을 덮도록 형성된 몰딩부; 및 상기 반도체 칩 상부에 형성된 몰딩부 부분 내에 상기 몰딩부를 수평 방향으로 관통하도록 배치된 형상기억합금을 포함한다.The semiconductor package according to the present invention, the substrate; A semiconductor chip attached on the substrate; A molding part formed on the upper surface of the substrate to cover the semiconductor chip; And a shape memory alloy disposed in the molding part formed on the semiconductor chip to penetrate the molding part in a horizontal direction.

상기 형상기억합금은 다수개로 배치된다.The shape memory alloy is disposed in plurality.

상기 형상기억합금은 직선의 형태를 갖는다.The shape memory alloy has a straight shape.

상기 형상기억합금은 원기둥 형태 또는 다각형 기둥의 형태를 갖는다.The shape memory alloy may have a cylindrical shape or a polygonal column shape.

상기 형상기억합금은 니켈(Ni)-티타늄(Ti) 합금, 구리(Cu)-아연(Zn)-알루미늄(Al) 합금, 구리(Cu)-알루미늄(Al)-니켈(Ni) 합금, 구리(Cu)-아연(Zn)-알루미늄(Al) 합금 및 금(Au)-카드뮴(Cd) 합금 중 어느 하나로 이루어진다.The shape memory alloy is a nickel (Ni)-titanium (Ti) alloy, copper (Cu)-zinc (Zn)-aluminum (Al) alloy, copper (Cu)-aluminum (Al)-nickel (Ni) alloy, copper ( Cu) -zinc (Zn) -aluminum (Al) alloy and gold (Au) -cadmium (Cd) alloy.

상기 형상기억합금은 다수개가 일방향으로 연장하도록 배열된 형태, 서로 교차하는 형태 및 격자 형태 중 어느 하나의 형태로 형성된다.The shape memory alloy is formed in the form of any one of a plurality arranged in one direction, intersecting each other and a lattice form.

본 발명은 반도체 패키지의 몰딩부 내에 상기 몰딩부를 수평 방향으로 관통하도록 형상기억합금을 배치시킴으로써 외부의 열이나 외력에 의한 반도체 패키지의 형태 변형을 방지할 수 있다. According to the present invention, the shape memory alloy may be disposed in the molding part of the semiconductor package to penetrate the molding part in a horizontal direction, thereby preventing deformation of the semiconductor package due to external heat or external force.

이에 따라, 반도체 패키지의 크기 및 형태의 큰 변화없이 외부에서 가해지는 열이나 외력에 대응할 수 있는 반도체 패키지를 형성할 수 있으며, 반도체 패키지의 형태 변형을 방지할 수 있음에 따라 반도체 패키지의 불량을 감소시킬 수 있고 신뢰성을 향상시킬 수 있다. Accordingly, it is possible to form a semiconductor package that can cope with heat or external force applied from the outside without a great change in the size and shape of the semiconductor package, and to prevent the deformation of the semiconductor package, thereby reducing defects of the semiconductor package. Can improve the reliability.

본 발명은 열 및 외력에 의해 발생하는 반도체 패키지의 변형을 방지하기 위하여 반도체 패키지에 형상기억합금(Shape memory alloy : SMA)을 삽입하는 방법으로 상기 반도체 패키지의 형상 변형을 제어한다. The present invention controls shape deformation of the semiconductor package by inserting a shape memory alloy (SMA) into the semiconductor package in order to prevent deformation of the semiconductor package caused by heat and external force.

자세하게, 본 발명은 반도체 패키지를 구성하는 반도체 칩의 상부에 형성된 몰딩부 내에 상기 몰딩부를 수평 방향으로 관통하도록 다수의 직선 형태를 가지며, 열 및 전류에 의해 수축하여 변형되기 이전의 형상으로 회기하는 형상기억합금을 배치시킨다. In detail, the present invention has a plurality of straight forms so as to penetrate the molding in the horizontal direction in the molding formed on the semiconductor chip constituting the semiconductor package, and the shape reverts to the shape before the shrinkage and deformation by heat and current Place the memory alloy.

따라서, 외부에서 가해지는 열이나 진동과 같은 외력에 의해 형태 변형이 발생하는 부위에 형상기억합금을 배치시킴으로써 반도체 패키지의 형태 변형을 방지할 수 있다. Therefore, the shape deformation of the semiconductor package can be prevented by disposing the shape memory alloy at a portion where shape deformation occurs due to external force such as heat or vibration applied from the outside.

이에 따라, 반도체 패키지의 크기 및 형태의 큰 변화없이 외부에서 가해지는 열이나 외력에 대응할 수 있는 반도체 패키지를 형성할 수 있으며, 반도체 패키지의 형태 변형을 방지할 수 있음에 따라 반도체 패키지의 불량을 감소시킬 수 있고 신뢰성을 향상시킬 수 있다. Accordingly, it is possible to form a semiconductor package that can cope with heat or external force applied from the outside without a great change in the size and shape of the semiconductor package, and to prevent the deformation of the semiconductor package, thereby reducing defects of the semiconductor package. Can improve the reliability.

이하에서는 본 발명의 실시예에 따른 반도체 패키를 상세히 설명하도록 한 다. Hereinafter, a semiconductor package according to an embodiment of the present invention will be described in detail.

도 1a 및 도 1b는 본 발명의 일 실시예에 따른 형상기억합금을 포함하는 반도체 패키지를 도시한 도면이며, 도 2a 내지 도 2b는 본 발명의 다른 실시예들에 따른 형상기억합금을 포함하는 반도체 패키지를 도시한 도면이며, 도 3a 내지 도 3b는 본 발명의 또 다른 실시예들에 따른 형상기억합금을 포함하는 반도체 패키지를 도시한 도면이다. 1A and 1B illustrate a semiconductor package including a shape memory alloy according to an embodiment of the present invention, and FIGS. 2A to 2B illustrate a semiconductor including a shape memory alloy according to another embodiment of the present invention. 3A to 3B are diagrams illustrating a semiconductor package including a shape memory alloy according to still another exemplary embodiment of the present invention.

본 발명의 실시예에 따른 반도체 패키지에 사용되는 상기 형상기억합금은 열이나 외력에 의해 변형된 금속에 열 및 전류를 흘려주게 되면 변형되었던 형상이 변형전의 형상으로 회기하는 금속으로서, 니켈(Ni)-티타늄(Ti) 합금으로 이루어진 니티놀 및 구리(Cu)-아연(Zn)-알루미늄(Al) 합금을 포함하여 수십종이 개발되어 있다. The shape memory alloy used in the semiconductor package according to the embodiment of the present invention is a metal in which the deformed shape is returned to the shape before deforming when heat and current are applied to the metal deformed by heat or external force. Dozens of different types have been developed, including nitinol consisting of titanium (Ti) alloys and copper (Cu) -zinc (Zn) -aluminum (Al) alloys.

도 1a를 참조하면, 반도체 패키지를 형성하기 위한 기판(100) 상에 반도체 칩(110)이 부착되며, 상기 반도체 칩과 기판 간에는 전기적인 연결을 위한 금속와이어(120)가 형성되며, 상기 기판(100) 상에는 상기 반도체 칩(110) 및 금속와이어(120)를 감싸도록 몰딩부(130)가 형성된다. 상기 반도체 칩(110) 상부에 형성된 몰딩부(130) 부분 내에는 상기 몰딩부(130)를 수평으로 관통하도록 형상기억합금(140)이 배치되며, 상기 기판(100)의 하면에는 솔더볼과 같은 외부접속단자(150)가 부착된다.Referring to FIG. 1A, a semiconductor chip 110 is attached to a substrate 100 for forming a semiconductor package, and a metal wire 120 for electrical connection is formed between the semiconductor chip and the substrate. The molding part 130 is formed on the semiconductor chip 110 to surround the semiconductor chip 110 and the metal wire 120. A shape memory alloy 140 is disposed in a portion of the molding part 130 formed on the semiconductor chip 110 to horizontally penetrate the molding part 130, and an external surface such as solder balls is formed on the bottom surface of the substrate 100. The connection terminal 150 is attached.

도 1b를 참조하면, 상기 형상기억합금(140)은 상기 반도체 칩(110)의 상부에 형성된 몰딩부(130) 부분 내에 상기 반도체 칩(110) 및 기판(100)에 대하여 수평 방향으로 배치된다.Referring to FIG. 1B, the shape memory alloy 140 is disposed in a horizontal direction with respect to the semiconductor chip 110 and the substrate 100 in a portion of the molding part 130 formed on the semiconductor chip 110.

상기 형상기억합금(140)은 상기 몰딩부(130)의 내부에 다수개로 구비되어 일방향으로 배치되고, 원기둥 형태 또는 다각형 기둥의 형태를 가지며, 직선의 형태를 갖는다.The shape memory alloy 140 is provided in plurality in the molding unit 130 and disposed in one direction, has a cylindrical shape or a polygonal column shape, and has a straight shape.

상기 형상기억합금(140)은 니켈(Ni)-티타늄(Ti) 합금, 구리(Cu)-아연(Zn)-알루미늄(Al) 합금, 구리(Cu)-알루미늄(Al)-니켈(Ni) 합금 및 구리(Cu)-아연(Zn)-알루미늄(Al) 합금, 금(Au)-카드뮴(Cd) 합금 등이 사용된다.The shape memory alloy 140 is a nickel (Ni)-titanium (Ti) alloy, copper (Cu)-zinc (Zn)-aluminum (Al) alloy, copper (Cu)-aluminum (Al)-nickel (Ni) alloy And copper (Cu) -zinc (Zn) -aluminum (Al) alloys, gold (Au) -cadmium (Cd) alloys, and the like.

상기 형상기억합금(140)은 열이나 외력에 의해 형상이 변형전의 형상으로 회기하도록 외부에서 열이 가해지거나 전류가 흐르게 되면 수축하게 되는 성질이 있으며, 이는 일반적인 물질이 가지고 있는 열에 의한 팽창 조건과 반대되는 형상 변형 조건이다. The shape memory alloy 140 has a property of contracting when heat is applied from outside or current flows to return the shape to the shape before deformation by heat or external force, which is opposite to the expansion condition due to heat of general materials. Shape deformation condition.

따라서, 외부에서 가해지는 열에 의해 팽창이 이루어지려고 하는 부분에 상기 형상기억합금(140)을 삽입하게 되면, 상기 형상기억합금(140)은 열에 의해 팽창하게 되는 부분과 반대로 수축력이 작용하여 팽창하는 부분의 형상 변형을 억제한다. Therefore, when the shape memory alloy 140 is inserted into a portion to be expanded by heat applied from the outside, the shape memory alloy 140 is a portion that expands by contracting force as opposed to a portion that is expanded by heat. Suppresses shape deformation.

아울러, 도시하지는 않았지만, 상기 반도체 칩은 상기 기판 상에 범프를 매개로 플립 칩 본딩된 형태로 실장되거나 FBGA(Fine-pitch ball grid array) 패키지의 형태로 실장될 수 있으며, 반도체 칩의 상면에 몰딩부를 갖는 반도체 패키지에 모두 적용될 수 있다. In addition, although not shown, the semiconductor chip may be mounted in the form of flip chip bonding via bumps on the substrate or in the form of a fine-pitch ball grid array (FBGA) package, and may be molded on the upper surface of the semiconductor chip. It can be applied to all semiconductor packages having a part.

한편, 도 2a 및 도 2b와 도 3a 및 도 3b를 참조하면, 반도체 패키지의 몰딩 부에 형성되는 형상기억합금은 다양한 형태로 형성될 수 있다.Meanwhile, referring to FIGS. 2A and 2B, and FIGS. 3A and 3B, the shape memory alloy formed in the molding part of the semiconductor package may be formed in various forms.

도 2a 및 도 2b를 참조하면, 기판(200) 상에 반도체 칩(210)이 부착되고 사이 기판(200)의 상면에 상기 반도체 칩(210)을 감싸도록 몰딩부(230)가 형성된 반도체 패키지의 상기 몰딩부(230)에 수평 방향으로 상기 몰딩부(230)를 관통하도록 형성된 다수의 형상기억합금(240)은 상호 교차하도록 형성된다.2A and 2B, a semiconductor package in which a semiconductor chip 210 is attached to a substrate 200 and a molding unit 230 is formed to surround the semiconductor chip 210 on an upper surface of an interlayer substrate 200. A plurality of shape memory alloys 240 formed to penetrate the molding part 230 in the horizontal direction in the molding part 230 are formed to cross each other.

즉, 상기 형상기억합금(240)은 상기 반도체 칩(210)을 기준으로 상호 교차하는 십자형으로 형성되거나, 사선의 형태로 형성될 수 있다. That is, the shape memory alloy 240 may be formed in the shape of a cross that cross each other on the basis of the semiconductor chip 210, or may be formed in the form of an oblique line.

도 3a 및 도 3b를 참조하면, 기판(300), 반도체 칩(310) 및 몰딩부(330)를 포함하여 이루어진 반도체 패키지의 상기 몰딩부(330) 내에 수평 방향으로 형성된 형상기억합금(340)은 상기 반도체 칩(210)을 기준으로 상호 교차하는 십자형의 격자 형태로 형성되거나, 사선의 격자 형태로 형성될 수 있다. 3A and 3B, the shape memory alloy 340 formed in a horizontal direction in the molding part 330 of the semiconductor package including the substrate 300, the semiconductor chip 310, and the molding part 330 may be formed. The semiconductor chip 210 may be formed in a cross lattice form that crosses each other or may be formed in an oblique lattice form.

상기 몰딩부(230)를 교차하는 사선의 형태로 형성되며, 교차하는 사선의 형태를 포함하는 격자의 형태로 형성될 수 있다. It may be formed in the form of an oblique line crossing the molding unit 230, it may be formed in the form of a grating including the form of an intersecting diagonal line.

이상에서와 같이, 본 발명은 반도체 패키지의 몰딩부 내에 상기 몰딩부를 수평 방향으로 관통하도록 형상기억합금을 배치시킴으로써 외부의 열이나 외력에 의한 반도체 패키지의 형태 변형을 방지할 수 있다. As described above, the present invention can prevent the deformation of the semiconductor package due to external heat or external force by disposing the shape memory alloy to penetrate the molding in the horizontal direction in the molding of the semiconductor package.

이에 따라, 반도체 패키지의 크기 및 형태의 큰 변화없이 외부에서 가해지는 열이나 외력에 대응할 수 있는 반도체 패키지를 형성할 수 있으며, 반도체 패키지의 형태 변형을 방지할 수 있음에 따라 반도체 패키지의 불량을 감소시킬 수 있고 신뢰성을 향상시킬 수 있다. Accordingly, it is possible to form a semiconductor package that can cope with heat or external force applied from the outside without a great change in the size and shape of the semiconductor package, and to prevent the deformation of the semiconductor package, thereby reducing defects of the semiconductor package. Can improve the reliability.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1a 및 도 1b는 본 발명의 일 실시예에 따른 형상기억합금을 포함하는 반도체 패키지를 도시한 도면.1A and 1B illustrate a semiconductor package including a shape memory alloy according to an embodiment of the present invention.

도 2a 내지 도 2b는 본 발명의 다른 실시예들에 따른 형상기억합금을 포함하는 반도체 패키지를 도시한 도면.2A to 2B illustrate a semiconductor package including a shape memory alloy according to other embodiments of the present invention.

도 3a 내지 도 3b는 본 발명의 또 다른 실시예들에 따른 형상기억합금을 포함하는 반도체 패키지를 도시한 도면.3A to 3B illustrate a semiconductor package including a shape memory alloy according to still another embodiment of the present invention.

Claims (6)

기판;Board; 상기 기판 상에 부착된 반도체 칩;A semiconductor chip attached on the substrate; 상기 기판의 상면에 상기 반도체 칩을 덮도록 형성된 몰딩부; 및A molding part formed on the upper surface of the substrate to cover the semiconductor chip; And 상기 반도체 칩 상부에 형성된 몰딩부 부분 내에 상기 몰딩부를 수평 방향으로 관통하도록 배치된 형상기억합금;을A shape memory alloy disposed to penetrate the molding part in a horizontal direction in a molding part formed on the semiconductor chip; 포함하는 것을 특징으로 하는 반도체 패키지.A semiconductor package comprising a. 제 1 항에 있어서,The method of claim 1, 상기 형상기억합금은 다수개로 배치된 것을 특징으로 하는 반도체 패키지.The shape memory alloy is arranged in a plurality of semiconductor packages. 제 1 항에 있어서,The method of claim 1, 상기 형상기억합금은 직선의 형태를 갖는 것을 특징으로 하는 반도체 패키지. The shape memory alloy is a semiconductor package, characterized in that the form of a straight line. 제 1 항에 있어서,The method of claim 1, 상기 형상기억합금은 원기둥 형태 또는 다각형 기둥의 형태를 갖는 것을 특징으로 하는 반도체 패키지. The shape memory alloy is a semiconductor package, characterized in that having a cylindrical shape or a polygonal column. 제 1 항에 있어서,The method of claim 1, 상기 형상기억합금은 니켈(Ni)-티타늄(Ti) 합금, 구리(Cu)-아연(Zn)-알루미늄(Al) 합금, 구리(Cu)-알루미늄(Al)-니켈(Ni) 합금, 구리(Cu)-아연(Zn)-알루미늄(Al) 합금 및 금(Au)-카드뮴(Cd) 합금 중 어느 하나로 이루어진 것을 특징으로 하는 반도체 패키지. The shape memory alloy is a nickel (Ni)-titanium (Ti) alloy, copper (Cu)-zinc (Zn)-aluminum (Al) alloy, copper (Cu)-aluminum (Al)-nickel (Ni) alloy, copper ( A semiconductor package comprising any one of a Cu) -zinc (Zn) -aluminum (Al) alloy and a gold (Au) -cadmium (Cd) alloy. 제 2 항에 있어서,The method of claim 2, 상기 형상기억합금은 다수개가 일방향으로 연장하도록 배열된 형태, 서로 교차하는 형태 및 격자 형태 중 어느 하나의 형태로 형성되는 것을 특징으로 하는 반도체 패키지. The shape memory alloy is a semiconductor package, characterized in that formed in the form of any one of a plurality arranged in a direction extending in one direction, intersecting each other and a lattice form.
KR1020080000306A 2008-01-02 2008-01-02 Semiconductor package KR20090074497A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080000306A KR20090074497A (en) 2008-01-02 2008-01-02 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080000306A KR20090074497A (en) 2008-01-02 2008-01-02 Semiconductor package

Publications (1)

Publication Number Publication Date
KR20090074497A true KR20090074497A (en) 2009-07-07

Family

ID=41331774

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080000306A KR20090074497A (en) 2008-01-02 2008-01-02 Semiconductor package

Country Status (1)

Country Link
KR (1) KR20090074497A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8524539B2 (en) 2010-08-17 2013-09-03 Samasung Electronics Co., Ltd. Method of manufacturing semiconductor package
WO2017105669A1 (en) * 2015-12-16 2017-06-22 Intel Corporation Warpage controlled package and method for same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8524539B2 (en) 2010-08-17 2013-09-03 Samasung Electronics Co., Ltd. Method of manufacturing semiconductor package
WO2017105669A1 (en) * 2015-12-16 2017-06-22 Intel Corporation Warpage controlled package and method for same
US9953934B2 (en) 2015-12-16 2018-04-24 Intel Corporation Warpage controlled package and method for same

Similar Documents

Publication Publication Date Title
US7564137B2 (en) Stackable integrated circuit structures and systems devices and methods related thereto
US7517733B2 (en) Leadframe design for QFN package with top terminal leads
TWI419287B (en) Methods and apparatus for a quad flat no-lead (qfn) package
JP2007123595A (en) Semiconductor device and its mounting structure
US20090032926A1 (en) Integrated Support Structure for Stacked Semiconductors With Overhang
KR20160057421A (en) Microelectronic element with bond elements and compliant material layer
US20070187818A1 (en) Package on package design a combination of laminate and tape substrate
WO2007095604A2 (en) Multiple die integrated circuit package
US8105881B2 (en) Method of fabricating chip package structure
WO2014117119A1 (en) Leadframe-based semiconductor package having terminals on top and bottom surfaces
JP2009105334A (en) Semiconductor device and manufacturing method therefor
US20080122049A1 (en) Leadframe finger design to ensure lead-locking for enhanced fatigue life of bonding wire in an overmolded package
KR20160085287A (en) Off substrate kinking of bond wire
US20060063306A1 (en) Semiconductor package having a heat slug and manufacturing method thereof
US20200135656A1 (en) Ic package
KR102561718B1 (en) Integrated circuit packaging system with interposer support structure mechanism and method of manufacture thereof
JP2008098500A (en) Lead frame with resin envelope and its manufacturing method
KR20060025555A (en) Stackable integrated circuit package and method therefor
US6075281A (en) Modified lead finger for wire bonding
US6603195B1 (en) Planarized plastic package modules for integrated circuits
US20120178213A1 (en) Chip scale package structure with can attachment
KR20090074497A (en) Semiconductor package
JP4557757B2 (en) Semiconductor device
JP2012129452A (en) Semiconductor device, semiconductor package, and method of manufacturing semiconductor device
KR100772103B1 (en) Stack type package and manufacture method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application