KR20090072494A - 박막 트랜지스터 및 그의 제조방법 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 박막 트랜지스터는 기판, 상기 기판 상에 형성되며, 서로 이격되어 배치되는 제 1 게이트 전극 및 제 2 게이트 전극, 상기 제 1 게이트 전극 및 제 2 게이트 전극 상에 배치되는 게이트 절연막, 상기 제 1 게이트 전극과 마주하고 상기 게이트 절연막 상의 위치에 배치되는 제 1 소스/드레인 전극, 상기 제 1 소스/드레인 전극 상에 배치되는 P형을 갖는 유기 반도체층, 상기 제 2 게이트 전극과 마주하고 상기 게이트 절연막 상의 위치에 배치되는 제 2 소스/드레인 전극 및 상기 제 2 소스/드레인 전극 상에 배치되는 N형을 갖는 산화물 반도체층을 포함한다.
CMOS, 유기 반도체, 화합물 반도체, 펜타센, ZnO
Description
본 발명은 박막트랜지스터 및 그의 제조방법에 관한 것으로, 보다 자세하게는 CMOS 박막트랜지스터의 제조 시 공정단축 및 공정비용을 감소시킬 수 있는 박막트랜지스터 및 그의 제조방법에 관한 것이다.
평판표시소자(Flat Panel Display Device) 중에서 유기 전계 발광표시장치 (Organic light emitting device)는 자발광이며, 시야각이 넓고, 응답속도가 빠르며, 두께가 얇고, 높은 콘트라스트(Contrast)를 갖는 등의 여러 장점을 지니고 있으므로, 차세대 평판표시소자로 주목받고 있다.
일반적으로 유기 전계 발광표시장치는 매트릭스 형태로 배치된 N×M 개의 화소들을 구동하는 방식에 따라 수동 매트릭스 (Passive matrix)방식과 능동 매트릭스 (Active matrix)방식으로 나뉘어진다.
능동 매트릭스 방식을 따른 유기 전계 발광표시장치의 단위 화소영역에는 발광영역을 정의하는 화소전극과 상기 화소전극에 전류 또는 전압을 인가하기 위한 단위 화소 구동회로가 형성되며, 단위 화소 구동회로에는 적어도 하나의 박막트랜 지스터가 구비된다.
능동 매트릭스 방식을 따른 유기 전계 발광표시장치는 화소수와 상관없이 일정한 전류가 공급됨에 따라 안정적인 휘도를 나타낼 수 있으며, 또한 전력소모가 적어 고해상도 및 대형디스플레이의 구현에 유리하다는 장점을 갖고 있다.
한편, CMOS 박막 트랜지스터는 PMOS 및 NMOS 박막 트랜지스터를 구비하고 있는 소자로서, NMOS나 PMOS만으로는 구현하기 어려운 다양한 회로 및 시스템을 구현할 수 있는 장점이 있다. CMOS 박막 트랜지스터는 저전압 및 저전력 박막 트랜지스터 구동을 가능하게 하며, 박막 트랜지스터의 고속 동작을 가능하게 하는 구조이다.
그러나, 상기 CMOS 박막 트랜지스터는 하나의 기판 상에 PMOS 박막 트랜지스터와 NMOS 박막트랜지스터를 형성하여야 하므로, 비교적 많은 공정 단계와 이러한 공정 단계에서 사용되는 마스크를 필요로 한다.
이에 따라 공정이 복잡해지므로 공정 택타임(tact time)이 길어지고, 공정에 필요한 마스크의 수가 증가함에 따라 재료비 및 제조 비용이 상승하는 문제점이 있다.
본 발명은 상기한 문제점을 개선하기 위한 것으로, 본 발명의 목적은 마스크수가 절감된 단순한 공정으로 제작 가능한 CMOS 박막 트랜지스터 및 그의 제조방법을 제공하는 것이다.
본 발명의 목적은 이상에서 언급한 목적들로 제한되지 않으며, 언급되지 않은 또 다른 목적은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 바와 같은 과제를 해결하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터는 기판, 상기 기판 상에 형성되며, 서로 이격되어 배치되는 제 1 게이트 전극 및 제 2 게이트 전극, 상기 제 1 게이트 전극 및 제 2 게이트 전극 상에 배치되는 게이트 절연막, 상기 제 1 게이트 전극과 마주하고 상기 게이트 절연막 상의 위치에 배치되는 제 1 소스/드레인 전극, 상기 제 1 소스/드레인 전극 상에 배치되는 P형을 갖는 유기 반도체층, 상기 제 2 게이트 전극과 마주하고 상기 게이트 절연막 상의 위치에 배치되는 제 2 소스/드레인 전극 및 상기 제 2 소스/드레인 전극 상에 배치되는 N형을 갖는 산화물 반도체층을 포함한다.
또한, 상술한 바와 같은 과제를 해결하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법은 기판 상에 형성되며, 서로 이격되어 배치되는 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 단계, 상기 제 1 게이트 전극 및 제 2 게이트 전극 상에 배치되는 게이트 절연막을 형성하는 단계, 상기 제 1 게이트 전극과 마주하고 상기 게이트 절연막 상의 위치에 배치되는 제 1 소스/드레인 전극을 형성하는 단계, 상기 제 1 소스/드레인 전극 상에 배치되는 P형을 갖는 유기 반도체층을 잉크젯 프린팅법으로 형성하는 단계, 상기 제 2 게이트 전극과 마주하고 상기 게이트 절연막 상의 위치에 배치되는 제 2 소스/드레인 전극을 형성하는 단계 및 상기 제 2 소스/드레인 전극 상에 배치되는 N형을 갖는 산화물 반도체층을 잉크젯 프린팅법으로 형성하는 단계를 포함한다.
상술한 바와 같은 본 발명의 일 실시예에 의하면, 마스크 수가 절감된 단순한 공정으로 제작 가능한 CMOS 박막 트랜지스터 및 그의 제조방법이 제공된다.
이하에서는 도면을 참조하여 본 발명의 바람직한 실시예를 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터의 단면을 나타내는 단면도이다.
도 1에서 도시된 바와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터의 기판(10) 상에 제 1 게이트 전극(11) 및 제 2 게이트 전극(12)이 배치되고, 이를 덮는 게이트 절연막(13)이 배치되어 있다. 이러한 게이트 절연막(13)상에는 제 1 소스/드레인 전극(14a, 14b)과 제 2 소스/드레인 전극(15a, 15b)이 배치되어 있다. 또한, 제 1 소스/드레인 전극(14a, 14b) 상에 P형을 갖는 유기 반도체층(16)이 배치되어 있으며, 제 2 소스/드레인 전극(15a, 15b) 상에 N형을 갖는 산화물 반도체 층(17)이 배치되어 있다.
본 발명에서 전극들과 각종 절연막의 배치는 본 실시예에 한정되는 것은 아니며, 그 구조 및 배치는 다양하게 변형될 수 있다.
기판(10)은 유리, 실리콘, 플라스틱 또는 금속으로 이루어질 수 있다. 이때, 기판(10)은 폴리에틸렌테리프탈레이트(polyethyleneterephthalate; PET), 폴리에틸렌나프탈레이트(polyethylenenaphtahlate; PEN), 폴리에테르술폰(polyethersulfone; PES), 폴리에테르이미드(polyetherimide), 폴리페닐렌설파이드(polyphenylenesulfide; PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate; PC), 셀룰로오스트리아세테이트(cellulosetriacetate) 및 셀룰로오스아세테이트프로피오네이트(celluloseacetatepropionate; CAP) 등으로 이루어지는 군에서 선택되는 어느 하나로 형성된 플라스틱 필름으로 제작될 수 있다.
절연막이 상술한 기판(10) 상에 배치될 수 있다. 이러한 절연막은 기판(10)과 후술하는 제 1 게이트 전극(11) 및 제 2 게이트 전극(12)을 절연시키는 역할을 한다. 기판(10) 상에 이러한 절연막이 존재하는 경우에는 절연막 상에 제 1 게이트 전극(11) 및 제 2 게이트 전극(12)이 배치된다.
제 1 게이트 전극(11) 및 제 2 게이트 전극(12)은 기판(10) 또는 절연막 상에 서로 이격되어 배치되며, 이들은 MoW, Al 및 Cr 등과 같은 전도성 금속이나 전도성 폴리머로 형성될 수 있다.
게이트 절연막(13)은 제 1 게이트 전극(11) 및 제 2 게이트 전극(12) 상에 배치되며, 벤조사이클로부텐(benzocyclobutene; BCB), 폴리비닐페놀(polyvinylphenol), 파릴렌(parylene), 에폭시(epoxy) 및 폴리비닐클로라이드(polyvinylchloride) 등과 같은 유기 물질로 이루어지는 군에서 선택되는 어느 하나로 형성될 수 있다.
제 1 소스/드레인 전극(14a, 14b)은 게이트 절연막(13) 상에 제 1 게이트 전극(11)과 마주하는 위치에 배치되어 있다. 이러한 제 1 소스/드레인 전극(14a, 14b)은 전도성 금속이나 전도성 폴리머로 이루어 질 수 있다.
제 2 소스/드레인 전극(15a, 15b)은 게이트 절연막(13) 상에 제 2 게이트 전극(12)과 마주하는 위치에 배치되어 있다. 이러한 제 2 소스/드레인 전극(15a, 15b)은 전도성 금속이나 전도성 폴리머로 형성될 수 있다.
P형을 갖는 유기 반도체층(16)은 제 1 소스/드레인 전극(14a, 14b) 상에 배치된다. P형을 갖는 유기 반도체층(16)은 박막 트랜지스터의 동작 시 채널이 형성되는 영역에 해당하며, 그 자체로 P형의 전기적 특성을 갖는다.
이러한 P형을 갖는 유기 반도체층(16)은 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 플러렌(flullerene), 알파-6-티오펜(thiophene), 올리고티오펜(oligo thiophene), 페릴렌(perylene), 루브렌(rubrene), 코로넨(coronene), 페릴렌테트라카르복실릭디이미드(perylenetetracarboxylicdiimide) 및 페릴렌테트라카르복실디안하이드라이드(perylenetetracarboxylicdianhydride) 등으로 이루어지는 군에서 선택되는 어느 하나로 형성될 수 있다.
N형을 갖는 산화물 반도체층(17)은 제 2 소스/드레인 전극(15a, 15b) 상에 배치된다. N형을 갖는 산화물 반도체층(17)은 박막 트랜지스터의 동작 시 채널이 형성되는 영역에 해당한다.
N형을 갖는 산화물 반도체층(17)은 ZnO, In2O3, Sn2O3로 이루어지는 군에서 선택되는 어느 하나로 형성되는 결정질 반도체층이거나, ZnInGaO 등과 같은 다성분계로 이루어지는 비정질 반도체층일 수 있다. 상기 열거한 재료들은 산소결손에 의해 N형의 전기적 특성을 갖는다.
P형을 갖는 유기 반도체층(16) 위에 무기 물질로 이루어진 버퍼막이 더 배치될 수 있다. 또한 N형을 갖는 산화물 반도체층(17) 위에 유기 물질로 이루어진 버퍼막이 더 배치될 수도 있다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 순차적인 공정 단면도이다.
먼저, 도 2a에 도시한 바와 같이, 기판(10) 상에 제 1 게이트 전극(11) 및 제 2 게이트 전극(12)을 형성한다. 이러한 제 1 게이트 전극(11) 및 제 2 게이트 전극(12)은 기판(10) 전면에 증착으로 전도성막을 형성한 후 이 전도성막을 패터닝하여 형성될 수 있다. 또한 마스크를 이용하여 기판(10)의 소정의 영역에만 전도성막을 형성함으로써, 제 1 게이트 전극(11) 및 제 2 게이트 전극(12)을 형성할 수도 있다. 이 외에도 잉크젯 프린팅법 등의 다양한 방법이 사용될 수 있다.
제 1 게이트 전극(11)을 형성한 후에 제 2 게이트 전극(12)을 형성할 수 있으며, 반대로 제 2 게이트 전극(12)을 형성한 후에 제 1 게이트 전극(11)을 형성할 수도 있다.
다음으로, 도 2b에 도시한 바와 같이, 기판(10) 전면에 제 1 게이트 전극(11) 및 제 2 게이트 전극(12)을 덮는 절연 물질을 코팅하여 게이트 절연막(13)을 형성한다.
다음으로, 도 2c에 도시한 바와 같이, 게이트 절연막(13) 상에 제 1 소스/드레인 전극(14a, 14b) 및 제 2 소스/드레인 전극(15a, 15b)을 형성한다.
이러한 제 1 소스/드레인 전극(14a, 14b) 및 제 2 소스/드레인 전극(15a, 15b)은 기판(10) 전면에 증착으로 전도성막을 형성한 후 이 전도성막을 패터닝하여 형성될 수 있다. 또한 마스크를 이용하여 게이트 절연막(13)의 소정의 영역에만 전도성막을 형성함으로써, 제 1 소스/드레인 전극(14a, 14b) 및 제 2 소스/드레인 전극(15a, 15b)을 형성할 수도 있다. 이 외에도 잉크젯 프린팅법 등의 다양한 방법이 적용될 수 있다.
제 1 소스/드레인 전극(14a, 14b)을 형성한 후에 제 2 소스/드레인 전극(15a, 15b)을 형성할 수 있으며, 반대로 제 2 소스/드레인 전극(15a, 15b)을 형성한 후에 제 1 소스/드레인 전극(14a, 14b)을 형성할 수도 있다.
다음으로, 도 2d에 도시한 바와 같이, 제 1 소스/드레인 전극(14a, 14b) 및 제 2 소스/드레인 전극(15a, 15b)의 노출된 일정한 면을 덮도록 P형을 갖는 유기 반도체층(16) 및 N형을 갖는 산화물 반도체층(17)을 증착한다.
이때, P형을 갖는 유기 반도체층(16) 및 N형을 갖는 산화물 반도체층(17)은 잉크젯 프린팅법에 의하여 형성될 수 있다. 잉크젯 프린팅법에 의하여 형성하는 경 우, 마스크 수를 절감할 수 있으므로, 생산 원가를 줄일 수 있게 된다.
이상에서 설명한 내용에 따르면 당업자는 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정하여져야만 한다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터의 단면을 나타내는 단면도이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 순차적인 공정 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판 11 : 제 1 게이트 전극
12 : 제 2 게이트 전극 13 : 게이트 절연층
14a, 14b: 제 1 소스/드레인 전극 15a, 15b : 제 2 소스/드레인 전극
16 : P형을 갖는 유기 반도체층 17 : N형을 갖는 산화물 반도체층
Claims (7)
- 기판;상기 기판 상에 형성되며, 서로 이격되어 배치되는 제 1 게이트 전극 및 제 2 게이트 전극;상기 제 1 게이트 전극 및 제 2 게이트 전극 상에 배치되는 게이트 절연막;상기 제 1 게이트 전극과 마주하고 상기 게이트 절연막 상의 위치에 배치되는 제 1 소스/드레인 전극;상기 제 1 소스/드레인 전극 상에 배치되는 P형을 갖는 유기 반도체층;상기 제 2 게이트 전극과 마주하고 상기 게이트 절연막 상의 위치에 배치되는 제 2 소스/드레인 전극; 및상기 제 2 소스/드레인 전극 상에 배치되는 N형을 갖는 산화물 반도체층을 포함하는, 박막 트랜지스터.
- 제1항에 있어서,상기 기판은 폴리에틸렌테리프탈레이트(polyethyleneterephthalate; PET), 폴리에틸렌나프탈레이트(polyethylenenaphtahlate; PEN), 폴리에테르술폰(polyethersulfone; PES), 폴리에테르이미드(polyetherimide), 폴리페닐렌설파이드(polyphenylenesulfide; PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate; PC), 셀룰로오스트리아세테이 트(cellulosetriacetate) 및 셀룰로오스아세테이트프로피오네이트(celluloseacetatepropionate; CAP)로 이루어지는 군에서 선택되는 어느 하나로 형성된 플라스틱 필름인, 박막 트랜지스터.
- 제 1 항에 있어서,상기 게이트 절연막은 벤조사이클로부텐(benzocyclobutene; BCB), 폴리비닐페놀(polyvinylphenol), 파릴렌(parylene), 에폭시(epoxy) 및 폴리비닐클로라이드(polyvinylchloride)로 이루어지는 군에서 선택되는 어느 하나로 형성된, 박막 트랜지스터.
- 제 1 항에 있어서,상기 P형을 갖는 유기 반도체층은 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 플러렌(flullerene), 알파-6-티오펜(thiophene), 올리고티오펜(oligo thiophene), 페릴렌(perylene), 루브렌(rubrene), 코로넨(coronene), 페릴렌테트라카르복실릭디이미드(perylenetetracarboxylicdiimide) 및 페릴렌테트라카르복실디안하이드라이드(perylenetetracarboxylicdianhydride)로 이루어지는 군에서 선택되는 어느 하나로 형성된, 박막 트랜지스터.
- 제 1 항에 있어서,상기 N형을 갖는 산화물 반도체층은 ZnO, ZnGaO, ZnInO, In2O3, ZnInGaO, ZnSnO 및 ZnSnO로 이루어지는 군에서 선택되는 어느 하나로 형성된, 박막 트랜지스터.
- 상면에 절연막이 배치된 기판;상기 절연막 상에 형성되며, 서로 이격되어 배치되는 제 1 게이트 전극 및 제 2 게이트 전극;상기 제 1 게이트 전극 및 제 2 게이트 전극 상에 배치되는 게이트 절연막;상기 제 1 게이트 전극과 마주하고 상기 게이트 절연막 상의 위치에 배치되는 제 1 소스/드레인 전극;상기 제 1 소스/드레인 전극 상에 배치되는 P형을 갖는 유기 반도체층;상기 제 2 게이트 전극과 마주하고 상기 게이트 절연막 상의 위치에 배치되는 제 2 소스/드레인 전극; 및상기 제 2 소스/드레인 전극 상에 배치되는 N형을 갖는 산화물 반도체층을 포함하는, 박막 트랜지스터.
- 기판 상에 형성되며, 서로 이격되어 배치되는 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 단계;상기 제 1 게이트 전극 및 제 2 게이트 전극 상에 배치되는 게이트 절연막을 형성하는 단계;상기 제 1 게이트 전극과 마주하고 상기 게이트 절연막 상의 위치에 배치되는 제 1 소스/드레인 전극을 형성하는 단계;상기 제 1 소스/드레인 전극 상에 배치되는 P형을 갖는 유기 반도체층을 잉크젯 프린팅법으로 형성하는 단계;상기 제 2 게이트 전극과 마주하고 상기 게이트 절연막 상의 위치에 배치되는 제 2 소스/드레인 전극을 형성하는 단계; 및상기 제 2 소스/드레인 전극 상에 배치되는 N형을 갖는 산화물 반도체층을 잉크젯 프린팅법으로 형성하는 단계를 포함하는, 박막 트랜지스터의 제조방법.
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| KR1020070140628A KR20090072494A (ko) | 2007-12-28 | 2007-12-28 | 박막 트랜지스터 및 그의 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101460489B1 (ko) * | 2013-06-28 | 2014-11-11 | 국민대학교산학협력단 | 산소 플라즈마 처리 공정이 포함된 졸겔(sol-gel)법을 이용한 산화물 반도체층 방법 및 이에 의해 제조된 산화물 반도체층 |
-
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