KR20090072200A - Method of forming a hard mask pattern in a semiconductor device - Google Patents

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Abstract

A method for forming a hard mask pattern of a semiconductor device is provided to resolve a problem about an arrangement error by automatically forming a second pattern for forming a hard mask pattern if a first pattern for forming the hard mask pattern is formed. A hard mask film is formed on a semiconductor substrate(102) including an active region and an isolation region. A first etching mask pattern(106a) is formed on a top part of a region in which a target pattern is formed corresponding to an even number column of an even number row and a top part of a region in which a target pattern is formed corresponding to an odd number column of an odd number row among target patterns of a matrix shape formed on the hard mask film. A sub film(114a) is formed on a side wall of a first etching mask pattern, and has thickness capable of maintaining a step height of the first etching mask pattern. A second etching mask pattern(108a) is formed in a space between the sub films. The sub film between the first etching mask patterns and the second etching mask patterns is removed. A hard mask pattern which exposes the isolation region is formed by patterning the hard mask film after using the first etching mask patterns and the second etching mask patterns as an etching mask.

Description

반도체 소자의 하드 마스크 패턴 형성 방법{Method of forming a hard mask pattern in a semiconductor device}Method of forming a hard mask pattern in a semiconductor device

본 발명은 반도체 소자의 하드 마스크 패턴 형성 방법에 관한 것으로, 특히 매트릭스 형태로 배열된 다수의 활성 영역들을 정의하기 위한 반도체 소자의 하드 마스크 패턴 형성 방법에 관한 것이다.The present invention relates to a method of forming a hard mask pattern of a semiconductor device, and more particularly, to a method of forming a hard mask pattern of a semiconductor device for defining a plurality of active regions arranged in a matrix form.

반도체 기판에는 트랜지스터와 같은 다수의 반도체 소자들이 형성되며, 반도체 소자들을 전기적으로 연결하기 위하여 금속 배선들이 형성된다. 금속 배선과 반도체 기판의 접합 영역(예를 들어, 트랜지스터의 소오스 또는 드레인)은 콘택 플러그에 의해 전기적으로 연결된다. A plurality of semiconductor elements such as transistors are formed on the semiconductor substrate, and metal wires are formed to electrically connect the semiconductor elements. The junction region (eg, source or drain of the transistor) of the metal wiring and the semiconductor substrate is electrically connected by the contact plug.

DRAM 소자의 경우에는 반도체 기판에 트랜지스터를 형성하고 스토리지 노드 콘택 플러그를 형성하며, 이를 위해 콘택 플러그를 형성하기 전에 층간 절연막을 형성한 후 콘택홀을 형성한다. DRAM은 트랜지스터와 커패시터의 배열에 따라서 여러 가지로 구분되는데, 4F2 DRAM 소자는 셀 영역에서 활성 영역이 매트릭스 형태로 배열된다. 특히, 활성 영역이 사각형(보다 구체적으로 정사각형)으로 형성된다. 한편, 소자의 집적도가 높아짐에 따라 4F2 DRAM 소자에서 활성 영역의 사이즈나 간격 은 노광 장비의 해상도(resolution) 한계 이하의 피치를 가지게 된다. 이로 인해, 활성 영역을 정의하기 위한 포토레지스트 패턴 형성 시 포토레지스트막에 대한 노광 공정을 두 차례에 걸쳐서 실시해야 한다. 이로 인해, 공정 단가가 높아지고 결함없는 미세한 패턴을 형성하는 공정이 점차 어려워지고 있다.In the case of a DRAM device, a transistor is formed in a semiconductor substrate and a storage node contact plug is formed. For this purpose, before forming the contact plug, an interlayer insulating layer is formed and then a contact hole is formed. DRAM is classified into various types according to the arrangement of transistors and capacitors. In a 4F2 DRAM device, active regions are arranged in a matrix in a cell region. In particular, the active regions are formed in squares (more specifically squares). On the other hand, as the degree of integration of the device increases, the size or spacing of the active region in the 4F2 DRAM device has a pitch below the resolution limit of the exposure equipment. For this reason, the exposure process to a photoresist film should be performed twice in the case of forming a photoresist pattern for defining an active area. For this reason, the process cost becomes high and the process of forming a fine pattern without a defect becomes increasingly difficult.

본 발명이 제시하는 반도체 소자의 하드 마스크 패턴 형성 방법은 평면상에서 목표 패턴의 두 배 피치를 갖는 패턴을 형성하는 패터닝 공정만을 실시하여 노광 장비의 해상도 이하로 조밀하게 배열된 활성 영역을 정의하기 위한 하드 마스크 패턴들을 형성할 수 있다.The method for forming a hard mask pattern of a semiconductor device according to the present invention performs a patterning process of forming a pattern having a pitch twice as large as a target pattern on a plane to define a hard region for densely arranged active regions below a resolution of an exposure apparatus. Mask patterns may be formed.

본 발명에 따른 반도체 소자의 하드 마스크 패턴 형성 방법은, 활성 영역과 소자 분리 영역을 포함하는 반도체 기판상에 하드 마스크막을 형성하는 단계와, 상기 하드 마스크막 상에 형성되며, 매트릭스 형태로 배열되어 형성되는 목표 패턴들 중 홀수 번째 행(row)의 홀수 번째 열(column)에 해당하는 상기 목표 패턴이 형성될 영역의 상부 및 짝수 번째 행의 짝수 번째 열에 해당하는 상기 목표 패턴이 형성될 영역의 상부에 제1 식각 마스크 패턴들을 형성하는 단계와, 상기 제1 식각 마스크 패턴의 단차가 유지될 수 있는 두께로 상기 제1 식각 마스크 패턴 측벽에 보조막을 형성하는 단계와, 상기 보조막 사이의 공간에 제2 식각 마스크 패턴들을 형성하는 단계와, 상기 제1 식각 마스크 패턴들 및 상기 제2 식각 마스크 패턴들 사이의 상기 보조막을 제거하는 단계 및 상기 제1 식각 마스크 패턴들 및 상기 제2 식각 마스크 패턴들을 식각 마스크로 하는 식각 공정으로 상기 하드 마스크막을 패터닝하여 상기 소자 분리 영역을 노출시키는 하드 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.The method for forming a hard mask pattern of a semiconductor device according to the present invention may include forming a hard mask film on a semiconductor substrate including an active region and an isolation region, and being formed on the hard mask film and arranged in a matrix form. Among the target patterns, the upper portion of the region where the target pattern corresponding to the odd column of the odd row is to be formed and the upper portion of the region where the target pattern corresponding to the even column of the even row is to be formed. Forming first etching mask patterns, forming an auxiliary layer on sidewalls of the first etching mask pattern to a thickness at which a level difference between the first etching mask patterns is maintained, and forming a second layer in a space between the auxiliary layers; Forming etching mask patterns, and removing the auxiliary layer between the first etching mask patterns and the second etching mask patterns. And forming a hard mask pattern to expose the device isolation region by patterning the hard mask layer by an etching process using the first etching mask patterns and the second etching mask patterns as an etching mask. do.

상기 제1 식각 마스크 패턴의 단위 패턴 크기는 상기 반도체 기판의 상기 활성 영역의 단위 크기보다 크게 형성할 수 있다. 상기 제1 식각 마스크 패턴의 피치는 상기 하드 마스크 패턴의 피치의 2배일 수 있다. 상기 하드 마스크 패턴은 상기 활성 영역과 대응하는 크기로 형성될 수 있다. 상기 하드 마스크 패턴의 측벽을 식각하여 상기 하드 마스크 패턴을 상기 활성 영역 상에만 형성하도록 하는 단계를 더욱 포함할 수 있다. 상기 제1 식각 마스크 패턴들 및 상기 제2 식각 마스크 패턴들은 동일한 물질로 형성될 수 있다. 상기 제1 식각 마스크 패턴들 및 상기 제2 식각 마스크 패턴들은 Si 함유 BARC막으로 형성될 수 있다.The unit pattern size of the first etching mask pattern may be larger than the unit size of the active region of the semiconductor substrate. The pitch of the first etching mask pattern may be twice the pitch of the hard mask pattern. The hard mask pattern may be formed to have a size corresponding to the active region. The method may further include etching the sidewalls of the hard mask pattern to form the hard mask pattern only on the active region. The first etching mask patterns and the second etching mask patterns may be formed of the same material. The first etching mask patterns and the second etching mask patterns may be formed of a Si-containing BARC layer.

상기 제2 식각 마스크 패턴들을 형성하는 단계는, 상기 보조막을 포함하는 상기 반도체 기판상에 제2 식각 마스크막을 형성하는 단계 및 상기 보조막 사이의 단차부에 제2 식각 마스크막이 잔류하도록 상기 제1 식각 마스크막을 식각하여 상기 제2 식각 마스크 패턴들을 형성하는 단계를 포함할 수 있다. The forming of the second etching mask patterns may include forming a second etching mask layer on the semiconductor substrate including the auxiliary layer and forming the second etching mask layer on the stepped portion between the auxiliary layers. And etching the mask layer to form the second etching mask patterns.

상기 제1 보조막의 두께에 의해 상기 제1 식각 마스크 패턴들과 상기 제2 패턴들의 사이의 거리가 결정될 수 있다. 상기 보조막은 카본 폴리머로 형성될 수 있다. 상기 제1 식각 마스크막 상에 반사 방지막이 더 형성될 수 있다.The distance between the first etching mask patterns and the second patterns may be determined by the thickness of the first auxiliary layer. The auxiliary layer may be formed of a carbon polymer. An anti-reflection film may be further formed on the first etching mask layer.

종래에는 매트릭스 형태로 배열되는 활성 영역을 정의하기 위하여 홀수 번째 행과 홀수 번째 열에 위치하는 활성 영역들을 정의하기 위한 제1 마스크와 짝수 번째 행과 짝수 번째 열에 위치하는 활성 영역들을 정의하기 위한 제2 마스크를 이용하여 노광 공정을 실시하였다. 이로 인해 2개의 마스크를 사용하기 때문에 정렬 오 차에 문제가 발생할 수 있다. 하지만, 본 발명에서는 하드 마스크 패턴을 형성하기 위한 제1 패턴을 형성하면 자동으로 하드 마스크 패턴을 형성하기 위한 제2 패턴이 형성되기 때문에 정렬 오차에 대한 문제점을 해결할 수 있다.Conventionally, a first mask for defining active regions located in odd rows and odd columns and a second mask for defining active regions located in even rows and even columns to define active regions arranged in a matrix form. The exposure process was performed using. This can cause problems with alignment errors due to the use of two masks. However, in the present invention, when the first pattern for forming the hard mask pattern is formed, a second pattern for automatically forming the hard mask pattern is formed, thereby solving the problem of alignment error.

또한, 하드 마스크를 패터닝하기 위한 노광 장비의 최대 해상도보다 두 배 미세한 패턴을 형성할 수 있어 보다 효율적인 반도체 생산이 가능하다.In addition, since the pattern can be formed twice as fine as the maximum resolution of the exposure equipment for patterning the hard mask, more efficient semiconductor production is possible.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In the drawings, the thickness or size of each layer is exaggerated for clarity and convenience of explanation. Like numbers refer to like elements on the drawings.

도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 하드 마스크 패턴 형성 방법을 설명하기 위한 도면들이다. 1A to 1H are diagrams for describing a method of forming a hard mask pattern of a semiconductor device according to an exemplary embodiment of the present invention.

도 1a를 참조하면, 반도체 기판(102) 상에 하드 마스크막(104)을 형성한다. 여기서, 하드 마스크막(104)은 패터닝 공정을 통해 반도체 기판(102)의 활성 영역을 정의하기 위한 하드 마스크 패턴으로 사용할 수 있다. 하드 마스크막(104)은 질화막으로 형성되거나 산화막 및 질화막의 적층 구조로 형성될 수 있다. Referring to FIG. 1A, a hard mask film 104 is formed on a semiconductor substrate 102. The hard mask film 104 may be used as a hard mask pattern for defining an active region of the semiconductor substrate 102 through a patterning process. The hard mask film 104 may be formed of a nitride film or a stacked structure of an oxide film and a nitride film.

참고로, 본 발명의 일실시예서는 활성 영역들이 매트릭스 형태로 배열되고 이러한 활성 영역들을 정의하기 위한 하드 마스크 패턴을 형성하는 경우를 예로써 설명하기로 한다. 즉, 매트릭트 형태로 하드 마스크 패턴이 형성되는 경우를 예로써 설명하기로 한다. 매트릭스 형태의 하드 마스크 패턴은 4F2 DRAM 제조 공정에서 활성 영역을 정의하기 위하여 사용될 수 있으며, 이 경우 하드 마스크 패턴은 소자 분리 영역의 반도체 기판을 식각하기 위한 식각 공정 시 소자 분리 마스크로 사용될 수 있다.For reference, an embodiment of the present invention will be described as an example in which the active regions are arranged in a matrix and form a hard mask pattern for defining the active regions. That is, the case in which the hard mask pattern is formed in a matrix form will be described as an example. The matrix-type hard mask pattern may be used to define an active region in a 4F2 DRAM manufacturing process, and in this case, the hard mask pattern may be used as a device isolation mask in an etching process for etching a semiconductor substrate in an isolation region.

그리고, 하드 마스크막(104)을 패터닝하기 위하여 하드 마스크막(104) 상에 제1 식각 마스크막(106), 제2 식각 마스크막(108) 및 반사 방지막(110)을 순차적으로 형성한다. 제1 식각 마스크막(106)은 SOC(Spin On Carbon)막으로 형성하고, 제2 식각 마스크막(108)은 Si 함유 BARC(Bottom Anti Reflection Coating)막으로 형성할 수 있다. 반사 방지막(110)은 포토 레지스트 패턴(112)을 형성하는 과정에서 난반사에 의한 노광 특성이 저하되는 것을 방지하는 역할을 한다. 이때, 제2 식각 마스크막(108)이 난반사 방지 기능도 수행할 수 있는 경우 반사 방지막(110)은 생략 가능하다. 또한, 제1 식각 마스크막(106)이 하드 마스크막으로서 역할을 할 수 있는 경우 하드 마스크막(104)을 생략할 수 있다.In order to pattern the hard mask film 104, the first etching mask film 106, the second etching mask film 108, and the anti-reflection film 110 are sequentially formed on the hard mask film 104. The first etching mask layer 106 may be formed of a spin on carbon (SOC) layer, and the second etching mask layer 108 may be formed of a Si Anti-Bottom Anti Reflection Coating (BARC) layer. The anti-reflection film 110 serves to prevent the exposure characteristics due to diffuse reflection from being degraded in the process of forming the photoresist pattern 112. In this case, when the second etching mask layer 108 may also perform an anti-reflection function, the anti-reflection film 110 may be omitted. In addition, when the first etching mask layer 106 may serve as a hard mask layer, the hard mask layer 104 may be omitted.

반사 방지막(110) 상에는 포토레지스트 패턴(112)이 형성된다. 단위 포토 레 지스트 패턴(112)은 단위 활성 영역의 프로파일을 따라 상부면이 정방형으로 형성된다. 이때, 단위 포토 레지스트 패턴(112)은 단위 활성 영역보다 크게 형성함으로써 포토 레지스트 패턴(112)을 형성하는 공정 마진을 확보하고 후속하는 공정에서 포토 레지스트 패턴(112) 사이에 형성되는 보조막의 두께를 얇게 형성할 수 있다. 보조막의 두께를 얇게 형성하면 보조막 상부에 형성되는 패턴의 높이와 다른 패턴들의 높이의 차이를 감소시켜 보다 안정적인 패턴 형성이 가능하다.The photoresist pattern 112 is formed on the anti-reflection film 110. The unit photoresist pattern 112 has a square upper surface along the profile of the unit active region. In this case, the unit photoresist pattern 112 is formed to be larger than the unit active region to secure a process margin for forming the photoresist pattern 112 and to reduce the thickness of the auxiliary film formed between the photoresist patterns 112 in a subsequent process. Can be formed. If the thickness of the auxiliary layer is formed thin, it is possible to form a more stable pattern by reducing the difference between the height of the pattern formed on the auxiliary layer and the height of other patterns.

또한, 포토 레지스트 패턴(112)은 매트릭스 형태로 배열되어 형성되는 활성 영역 중 홀수 번째 행(row)의 홀수 번째 열(column)의 활성 영역의 상부 및 짝수 번째 행의 짝수 번째 열의 활성 영역 상부에 형성된다. 즉, 매트릭스 형태로 배열되어 형성되는 활성 영역 중 각자의 모서리 부가 인접하도록 형성되며, 각각의 포토 레지스트 패턴(112)의 일면이 바로 인접하여 형성되지 않는다. 이에 따라, 포토레지스트 패턴(112)의 패턴간 피치(P1)는 최종적으로 정의하고자 하는 목표 패턴의 피치의 두 배가 된다. In addition, the photoresist pattern 112 is formed on top of the active region of the odd-numbered row of the odd-numbered row and the top of the active region of the even-numbered row among the active regions formed in a matrix form. do. That is, the corners of the active regions arranged in a matrix form are formed to be adjacent to each other, and one surface of each photoresist pattern 112 is not immediately adjacent to each other. Accordingly, the inter-pattern pitch P1 of the photoresist pattern 112 is twice the pitch of the target pattern to be finally defined.

도 1b를 참조하면, 포토 레지스트 패턴(112)을 이용한 식각 공정으로 반사 방지막(110) 및 제2 식각 마스크막(108)을 패터닝하여 반사 방지막 패턴(110a) 및 제2 식각 마스크 패턴(108a)을 형성한다. 제2 식각 마스크 패턴(108a)은 포토 레지스트 패턴(112)을 따라 패터닝되어 제2 식각 마스크 패턴(108a)의 피치(P1)는 최종적으로 정의하고자 하는 목표 패턴의 피치의 두 배가 된다. 제2 식각 마스크 패턴(108a) 사이에는 제1 식각 마스크막(106)의 일부가 노출된다. 이후, 포토 레지스트 패턴(112)은 제거된다.Referring to FIG. 1B, the anti-reflection film 110 and the second etching mask film 108 are patterned by an etching process using the photoresist pattern 112 to form the anti-reflection film pattern 110a and the second etching mask pattern 108a. Form. The second etching mask pattern 108a is patterned along the photoresist pattern 112 so that the pitch P1 of the second etching mask pattern 108a is twice the pitch of the target pattern to be finally defined. A portion of the first etching mask layer 106 is exposed between the second etching mask patterns 108a. Thereafter, the photoresist pattern 112 is removed.

도 1c를 참조하면, 제1 식각 마스크막(106)의 노출된 영역을 포함한 반도체 기판(102) 상에 보조막(114)을 형성한다. 보조막(114)은 카본 폴리머로 형성하는 것이 바람직하다.Referring to FIG. 1C, an auxiliary layer 114 is formed on the semiconductor substrate 102 including the exposed region of the first etching mask layer 106. The auxiliary film 114 is preferably formed of a carbon polymer.

보조막(114)은 제2 식각 마스크 패턴(108a)에 의해 발생된 단차가 유지될 정도의 두께로 형성한다. 특히, 제2 식각 마스크 패턴(108a)의 측벽에 형성되는 보조막(114)의 두께는 후속 공정에서 목표 패턴들 사이의 거리를 결정하게 되므로 목표 패턴들 사이의 거리에 따라 보조막(114)의 두께를 조절하는 것이 바람직하다. 보조막(114)이 단차가 유지될 정도의 두께로 형성됨에 따라, 제2 식각 마스크 패턴(108a) 사이의 보조막(114)에는 단위 목표 패턴의 폭에 대응하는 단차부가 발생한다. 즉, 보조막(114)의 단차부에서 마주보는 측벽의 거리(D)는 단위 목표 패턴의 폭이 된다. The auxiliary layer 114 is formed to a thickness such that the level difference generated by the second etching mask pattern 108a is maintained. In particular, since the thickness of the auxiliary layer 114 formed on the sidewall of the second etching mask pattern 108a determines the distance between the target patterns in a subsequent process, the thickness of the auxiliary layer 114 depends on the distance between the target patterns. It is desirable to adjust the thickness. As the auxiliary layer 114 is formed to a thickness such that the level is maintained, a step portion corresponding to the width of the unit target pattern is generated in the auxiliary layer 114 between the second etching mask patterns 108a. That is, the distance D of the sidewalls facing each other in the stepped portion of the auxiliary layer 114 becomes the width of the unit target pattern.

도 1d를 참조하면, 보조막(114) 사이의 공간이 채워지도록 보조막(114)을 포함한 반도체 기판(102) 상에 제3 식각 마스크막(116)을 형성한다.Referring to FIG. 1D, a third etching mask layer 116 is formed on the semiconductor substrate 102 including the auxiliary layer 114 to fill the space between the auxiliary layers 114.

제3 식각 마스크막(116)은 후속 공정을 용이하게 하기 위하여 제2 하드 마스크 패턴(108a)과 동일한 물질로 형성하는 것이 바람직하다. 즉, 제3 식각 마스크막(116)은 Si 함유 BARC막으로 형성할 수 있다. The third etching mask layer 116 is preferably formed of the same material as the second hard mask pattern 108a to facilitate subsequent processes. That is, the third etching mask layer 116 may be formed of a Si-containing BARC layer.

도 1e를 참조하면, 제3 식각 마스크막(116)이 보조막(114)에 발생한 단차부에만 잔류하도록 제3 식각 마스크막(116)을 식각하여 제3 식각 마스크 패턴(116a)을 형성한다. 즉, 제3 식각 마스크막(116)은 제2 식각 마스크 패턴(108a) 사이의 보조막(114)에 발생된 단차 부위에 잔류되어 제3 식각 마스크 패턴(116a)이 된다. 제3 식각 마스크 패턴(116a)은 보조막(114)에 발생된 단차 부위에 자동 정렬되어 활성 영역 상에 자동으로 형성되므로 노광 마스크를 사용하지 않아 정렬 오차가 발생하지 않는다. 이때, 제3 식각 마스크 패턴(116a)과 제2 식각 마스크 패턴(108a)의 간격은 보조막(114)의 두께의 의해 자동적으로 결정된다. Referring to FIG. 1E, the third etching mask layer 116 is etched to form the third etching mask pattern 116a so that the third etching mask layer 116 remains only in the stepped portion formed in the auxiliary layer 114. That is, the third etching mask layer 116 remains at the stepped portion generated in the auxiliary layer 114 between the second etching mask patterns 108a to become the third etching mask pattern 116a. Since the third etching mask pattern 116a is automatically aligned with the stepped portion generated in the auxiliary layer 114 and is automatically formed on the active area, an alignment error does not occur because an exposure mask is not used. In this case, an interval between the third etching mask pattern 116a and the second etching mask pattern 108a is automatically determined by the thickness of the auxiliary layer 114.

또한, 제3 식각 마스크 패턴(116a)의 피치(P2)는 제2 식각 마스크 패턴(108a)의 피치(P1)과 같이 최종적으로 정의하고자 하는 목표 패턴의 피치의 두 배가 된다. 그리고 제3 식각 마스크 패턴(116a)과 제2 식각 마스크 패턴(108a)의 단위 패턴의 크기는 동일하다. 이때, 보조막(114)은 사각형 형태로 노출되며 보조막(114)이 노출되는 하나의 사각형 영역의 네 면에는 제3 식각 마스크 패턴(116a)이 위치한다.In addition, the pitch P2 of the third etching mask pattern 116a is twice the pitch of the target pattern to be finally defined, such as the pitch P1 of the second etching mask pattern 108a. The size of the unit pattern of the third etching mask pattern 116a and the second etching mask pattern 108a is the same. In this case, the auxiliary layer 114 is exposed in a quadrangular shape, and the third etching mask pattern 116a is positioned on four surfaces of one rectangular region where the auxiliary layer 114 is exposed.

제3 식각 마스크막(116)에 대한 식각 공정은 보조막(114)이 노출될 때까지 화학적 기계적 연마 공정을 실시하는 방식으로 진행할 수 있다. 또한, 제3 식각 마스크막(116)에 대한 식각 공정은 에치백 공정과 같은 전면 식각 방식으로 실시될 수 있다. The etching process for the third etching mask layer 116 may be performed by performing a chemical mechanical polishing process until the auxiliary layer 114 is exposed. In addition, the etching process for the third etching mask layer 116 may be performed by a front side etching method such as an etch back process.

도 1f를 참조하면, 보조막(114) 하부의 제2 식각 마스크 패턴(106)이 노출될때까지 보조막(114)에 대해 이방성 식각 공정을 실시한다. 이때, 제2 식각 마스크 패턴(108a)들과 제3 식각 마스크 패턴(116a)들 사이에 형성된 보조막(114)이 제거되어, 제2 식각 마스크 패턴(108a)들과 제3 식각 마스크 패턴(116a)들은 매트릭스 형태로 각각 격리되어 활성 영역 상에 각각 잔류된다. 이때, 포토 레지스트 패턴(112)으로 형성하고자 했던 목표 패턴인 제2 식각 마스크 패턴(108a)들과 제3 식 각 마스크 패턴(116a)들의 피치(P3)는 포토 레지스트 패턴(112)의 피치(P1)의 절반으로 형성될 수 있다. 이에 따라, 노광 장비의 최대 해상도로 포토 레지스트 패턴(112)을 형성할 경우 목표 패턴의 피치는 그보다 절반으로 형성가능하기 때문에, 노광 장비의 최대 해상도보다 두 배 미세한 패턴을 형성하는 것이 가능하다.Referring to FIG. 1F, an anisotropic etching process is performed on the auxiliary layer 114 until the second etching mask pattern 106 under the auxiliary layer 114 is exposed. In this case, the auxiliary layer 114 formed between the second etching mask patterns 108a and the third etching mask pattern 116a is removed, so that the second etching mask patterns 108a and the third etching mask pattern 116a are removed. ) Are each isolated in matrix form and each remains on the active region. At this time, the pitch P3 of the second etching mask patterns 108a and the third etching mask patterns 116a which are target patterns to be formed of the photoresist pattern 112 is the pitch P1 of the photoresist pattern 112. Half). Accordingly, when the photoresist pattern 112 is formed at the maximum resolution of the exposure equipment, since the pitch of the target pattern can be formed in half, it is possible to form a pattern that is twice as fine as the maximum resolution of the exposure equipment.

한편, 전술한 공정에서 포토 레지스트 패턴(112)을 활성 영역보다 크게 형성하였기 때문에, 제2 식각 마스크 패턴(108a)들과 제3 식각 마스크 패턴(116a)의 단위 패턴들은 단위 활성 영역보다 크게 형성된다. 한편, 제3 식각 마스크 패턴(116a) 하부에 형성된 보조막은 잔류되어 보조막 패턴(114a)이 형성된다. 이후에, 반사 방지막 패턴(110a)을 제거한다.Meanwhile, since the photoresist pattern 112 is formed larger than the active region in the above-described process, the unit patterns of the second etching mask patterns 108a and the third etching mask pattern 116a are larger than the unit active region. . Meanwhile, the auxiliary layer formed under the third etching mask pattern 116a is left to form the auxiliary layer pattern 114a. Thereafter, the antireflection film pattern 110a is removed.

도 1g를 참조하면, 제2 식각 마스크 패턴(108a)과 제3 식각 마스크 패턴(116a)을 식각 마스크로 사용하는 식각 공정으로 이들 제2 식각 마스크 패턴(108a)들과 제3 식각 마스크 패턴(116a)들 사이의 제1 식각 마스크막(106)을 식각한다. 그리고, 제1 식각 마스크 패턴(106a)의 측벽을 더욱 식각하여 제1 식각 마스크 패턴(106a)의 크기를 활성 영역의 크기와 동일하게 형성한다. 이로써, 제1 식각 마스크 패턴(106a)은 활성 영역과 동일한 크기 및 피치로 형성된다. 따라서, 제1 식각 마스크 패턴(106a)들 사이의 공간은 소자 분리 영역이 되며 제1 식각 마스크 패턴(106a)들 사이에서 하드 마스크막(104)이 노출된다. Referring to FIG. 1G, an etching process using the second etching mask pattern 108a and the third etching mask pattern 116a as an etching mask may be performed on the second etching mask patterns 108a and the third etching mask pattern 116a. The first etching mask layer 106 between the layers is etched. The sidewall of the first etching mask pattern 106a is further etched to form the size of the first etching mask pattern 106a equal to the size of the active region. As a result, the first etching mask pattern 106a is formed to have the same size and pitch as the active region. Accordingly, the space between the first etching mask patterns 106a becomes an isolation region and the hard mask layer 104 is exposed between the first etching mask patterns 106a.

도 1h를 참조하면, 제2 식각 마스크 패턴(108a)과 제3 식각 마스크 패턴(116a) 및 보조막 패턴(114a)을 제거한다. 그리고 노출된 하드 마스크막(104)에 대해 제1 식각 마스크 패턴(106a)을 이용한 식각 공정으로 식각하여 하드 마스크 패턴(104a)을 형성한다. 이로써, 반도체 기판(102)의 소자 분리 영역이 노출된다. 이후 도면에서는 도시되어 있지 않지만, 노출된 반도체 기판(102)의 소자 분리 영역을 식각하여 트렌치를 형성하고, 트렌치를 절연 물질로 채워서 소자 분리막을 형성한다. Referring to FIG. 1H, the second etching mask pattern 108a, the third etching mask pattern 116a, and the auxiliary layer pattern 114a are removed. The hard mask pattern 104 is formed by etching the exposed hard mask layer 104 by an etching process using the first etching mask pattern 106a. As a result, the device isolation region of the semiconductor substrate 102 is exposed. Although not shown in the drawings, the device isolation region of the exposed semiconductor substrate 102 is etched to form a trench, and the device isolation layer is formed by filling the trench with an insulating material.

상기와 같은 방법으로 반도체 소자의 하드 마스크 패턴을 형성하면 한 번의 패터닝 공정을 통해 노광 장비의 해상도의 두 배 미세한 패턴을 자동으로 형성할 수 있기 때문에, 정렬 오차가 발생하지 않고 미세한 패턴을 형성하는 것이 가능하다. When the hard mask pattern of the semiconductor device is formed in the above-described manner, since a fine pattern twice the resolution of the exposure apparatus can be automatically formed through one patterning process, it is not necessary to form a fine pattern without generating an alignment error. It is possible.

한편, 하드 마스크 패턴들(108, 116)을 투명한 Si 함유 BARC막으로 형성함으로써, 마스크 정렬에 사용되는 오버레이 버니어를 노출시키기 위한 키 마스크 오픈 공정을 생략할 수 있다. 즉, 공정 단계를 간소화할 수 있다. 뿐만 아니라, Si 함유 BARC막은 스핀 온 방식으로 형성되는데, CVD법이나 PVD법에 비해 스핀 온 방식은 저온(예를 들어, 상온)에서 실시되므로, 하드 마스크 패턴들을 형성하는 과정에서 이미 형성된 하부 요소들에 열부담이 가해지는 것을 최소화할 수 있다. Meanwhile, by forming the hard mask patterns 108 and 116 as a transparent Si-containing BARC film, a key mask opening process for exposing an overlay vernier used for mask alignment can be omitted. In other words, the process steps can be simplified. In addition, the Si-containing BARC film is formed by a spin-on method. Since the spin-on method is performed at a low temperature (for example, room temperature) compared to the CVD method or the PVD method, the lower elements that are already formed in the process of forming hard mask patterns are formed. It is possible to minimize the heat burden on the system.

하드 마스크 패턴들(108, 116)을 Si 함유 BARC막으로 형성하고 보조막(114)을 카본 폴리머로 형성하는 경우, 모두 카본 성분을 포함한다. 이때, 보조막(114)을 O2 플라즈마 식각 공정으로 제거하면, O2 성분이 하드 마스크 패턴들의 Si와 반응하여 SiO2가 형성되면서 식각 베리어 역할을 한다. 따라서, 하드 마스크 패턴들과 보조막들의 식각 선택비가 커지게 된다.When the hard mask patterns 108 and 116 are formed of a Si-containing BARC film and the auxiliary film 114 is formed of a carbon polymer, both of them include a carbon component. In this case, when the auxiliary layer 114 is removed by an O 2 plasma etching process, the O 2 component reacts with Si of the hard mask patterns to form SiO 2, thereby serving as an etching barrier. Therefore, the etching selectivity of the hard mask patterns and the auxiliary layers is increased.

상기에서 설명한 하드 마스크 패턴 형성 방법은 활성 영역을 정의하기 위한 공정뿐만 아니라, 그 외에 매트릭스 형태의 하드 마스크 패턴이 요구되는 어떠한 공정에도 적용될 수 있음은 당연하다. The hard mask pattern forming method described above can be applied not only to the process for defining the active region but also to any process requiring a hard mask pattern in the form of a matrix.

도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 하드 마스크 패턴 형성 방법을 설명하기 위한 도면들이다. 1A to 1H are diagrams for describing a method of forming a hard mask pattern of a semiconductor device according to an exemplary embodiment of the present invention.

102 : 반도체 기판 104 : 하드 마스크막102 semiconductor substrate 104 hard mask film

106 : 제1 식각 마스크막 106a : 제1 식각 마스크 패턴106: first etching mask layer 106a: first etching mask pattern

108 : 제2 식각 마스크막 108a : 제2 식각 마스크 패턴108: second etching mask film 108a: second etching mask pattern

110 : 반사 방지막 110 : 반사 방지막 패턴110: antireflection film 110: antireflection film pattern

112 : 포토 레지스트 패턴 114 : 보조막112: photoresist pattern 114: auxiliary film

114a : 보조막 패턴 116 : 제3 식각 마스크막114a: auxiliary film pattern 116: third etching mask film

116a : 제3 식각 마스크 패턴116a: third etching mask pattern

Claims (11)

활성 영역과 소자 분리 영역을 포함하는 반도체 기판상에 하드 마스크막을 형성하는 단계;Forming a hard mask film on a semiconductor substrate including an active region and an isolation region; 상기 하드 마스크막 상에 형성되며 매트릭스 형태로 배열되어 형성되는 목표 패턴들 중 홀수 번째 행(row)의 홀수 번째 열(column)에 해당하는 상기 목표 패턴이 형성될 영역의 상부 및 짝수 번째 행의 짝수 번째 열에 해당하는 상기 목표 패턴이 형성될 영역의 상부에 제1 식각 마스크 패턴들을 형성하는 단계;Even number of upper and even rows of the region where the target pattern corresponding to the odd column of the odd row is to be formed on the hard mask layer and arranged in a matrix form. Forming first etch mask patterns on the region where the target pattern corresponding to the second column is to be formed; 상기 제1 식각 마스크 패턴의 단차가 유지될 수 있는 두께로 상기 제1 식각 마스크 패턴 측벽에 보조막을 형성하는 단계;Forming an auxiliary layer on sidewalls of the first etching mask pattern to a thickness at which a step of the first etching mask pattern may be maintained; 상기 보조막 사이의 공간에 제2 식각 마스크 패턴들을 형성하는 단계;Forming second etching mask patterns in a space between the auxiliary layers; 상기 제1 식각 마스크 패턴들 및 상기 제2 식각 마스크 패턴들 사이의 상기 보조막을 제거하는 단계;Removing the auxiliary layer between the first etching mask patterns and the second etching mask patterns; 상기 제1 식각 마스크 패턴들 및 상기 제2 식각 마스크 패턴들을 식각 마스크로 하는 식각 공정으로 상기 하드 마스크막을 패터닝하여 상기 소자 분리 영역을 노출시키는 하드 마스크 패턴을 형성하는 단계를 포함하는 반도체 소자의 하드 마스크 패턴 형성 방법.And forming a hard mask pattern to expose the device isolation region by patterning the hard mask layer by an etching process using the first etching mask patterns and the second etching mask patterns as an etching mask. Pattern formation method. 제1항에 있어서,The method of claim 1, 상기 제1 식각 마스크 패턴의 단위 패턴 크기는 상기 반도체 기판의 상기 활성 영역의 단위 크기보다 크게 형성하는 반도체 소자의 하드 마스크 패턴 형성 방법..The unit pattern size of the first etching mask pattern is larger than the unit size of the active region of the semiconductor substrate hard mask pattern forming method. 제1항에 있어서,The method of claim 1, 상기 제1 식각 마스크 패턴의 피치는 상기 하드 마스크 패턴의 피치의 2배인 반도체 소자의 하드 마스크 패턴 형성 방법.The pitch of the first etching mask pattern is twice the pitch of the hard mask pattern method of forming a hard mask pattern of a semiconductor device. 제1항에 있어서,The method of claim 1, 상기 하드 마스크 패턴은 상기 활성 영역과 대응하는 크기로 형성되는 반도체 소자의 하드 마스크 패턴 형성 방법.And the hard mask pattern is formed to have a size corresponding to the active region. 제4항에 있어서,The method of claim 4, wherein 상기 하드 마스크 패턴의 측벽을 식각하여 상기 하드 마스크 패턴을 상기 활성 영역 상에만 형성하도록 하는 단계를 더욱 포함하는 반도체 소자의 하드 마스크 패턴 형성 방법.Etching the sidewalls of the hard mask pattern to form the hard mask pattern only on the active region. 제1항에 있어서,The method of claim 1, 상기 제1 식각 마스크 패턴들 및 상기 제2 식각 마스크 패턴들은 동일한 물질로 형성되는 반도체 소자의 하드 마스크 패턴 형성 방법.The method of claim 1, wherein the first etching mask patterns and the second etching mask patterns are formed of the same material. 제1항에 있어서, The method of claim 1, 상기 제1 식각 마스크 패턴들 및 상기 제2 식각 마스크 패턴들은 Si 함유 BARC막으로 형성되는 반도체 소자의 하드 마스크 패턴 형성 방법.The method of claim 1, wherein the first etching mask patterns and the second etching mask patterns are formed of a Si-containing BARC layer. 제1항에 있어서, 상기 제2 식각 마스크 패턴들을 형성하는 단계는, The method of claim 1, wherein the forming of the second etching mask patterns comprises: 상기 보조막을 포함하는 상기 반도체 기판상에 제2 식각 마스크막을 형성하는 단계;Forming a second etching mask layer on the semiconductor substrate including the auxiliary layer; 상기 보조막 사이의 단차부에 제2 식각 마스크막이 잔류하도록 상기 제1 식각 마스크막을 식각하여 상기 제2 식각 마스크 패턴들을 형성하는 단계를 포함하는 반도체 소자의 하드 마스크 패턴 형성 방법.And etching the first etching mask layer to form the second etching mask patterns such that the second etching mask layer remains on the stepped portion between the auxiliary layers. 제1항에 있어서,The method of claim 1, 상기 제1 보조막의 두께에 의해 상기 제1 식각 마스크 패턴들과 상기 제2 패턴들의 사이의 거리가 결정되는 반도체 소자의 하드 마스크 패턴 형성 방법.The distance between the first etching mask patterns and the second patterns is determined by the thickness of the first auxiliary layer. 제1항에 있어서,The method of claim 1, 상기 보조막은 카본 폴리머로 형성되는 반도체 소자의 하드 마스크 패턴 형성 방법.And the auxiliary layer is formed of a carbon polymer. 제1항에 있어서,The method of claim 1, 상기 제1 식각 마스크막 상에 반사 방지막이 더 형성되는 반도체 소자의 하드 마스크 패턴 형성 방법.The method of claim 1, wherein an anti-reflection film is further formed on the first etching mask layer.
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