KR20090071847A - Method of manufacturing a cmos image sensor - Google Patents

Method of manufacturing a cmos image sensor Download PDF

Info

Publication number
KR20090071847A
KR20090071847A KR1020070139765A KR20070139765A KR20090071847A KR 20090071847 A KR20090071847 A KR 20090071847A KR 1020070139765 A KR1020070139765 A KR 1020070139765A KR 20070139765 A KR20070139765 A KR 20070139765A KR 20090071847 A KR20090071847 A KR 20090071847A
Authority
KR
South Korea
Prior art keywords
gate insulating
gate insulation
insulating film
region
gate
Prior art date
Application number
KR1020070139765A
Other languages
Korean (ko)
Inventor
심희성
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020070139765A priority Critical patent/KR20090071847A/en
Publication of KR20090071847A publication Critical patent/KR20090071847A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H01L27/14614—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor having a special gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

A manufacturing method of a CMOS image sensor is provided to minimize ion damage in a top side of a photo diode by forming thickness of a gate insulation film formed on a photo diode region thicker than a different region. An active region and a photo diode region are defined inside a surface of a wafer. A first gate insulation film(16) for a high voltage region and a second gate insulation film(17) for a low voltage region form a logic transistor. A third gate insulation film(13a) is formed on the surface of the wafer. Thickness of the third gate insulation film is thicker than the first gate insulation film and the second gate insulation film. The third gate insulation film corresponding to a rest part except for the photo diode region is removed through a photo process and an etching process. At least one among the first gate insulation film and the second gate insulation film is formed through at least one photo process and an etching process. The gate insulation films are an oxide film. The etching process for removing the third gate insulation film part corresponding to the rest part except for the photo diode region is a wet etching process.

Description

씨모스 이미지 센서의 제조 방법{method of manufacturing a CMOS image sensor}Method of manufacturing a CMOS image sensor

본 발명은 씨모스 이미지 센서의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a CMOS image sensor.

도 1 은 일반적인 씨모스 이미지 센서의 단위 화소의 구성을 보여주는 레이 아웃 다이어그램이다. 도 1 의 씨모스 이미지 센서의 단위 화소는 4 개 트랜지스터들을 갖는 구조이다. 도 1 에서 부호 1 은 포토 다이오드 영역을, 2는 플로팅 확산 영역, 3은 트랜지스터들을 지시한다.1 is a layout diagram illustrating a configuration of unit pixels of a general CMOS image sensor. The unit pixel of the CMOS image sensor of FIG. 1 has a structure having four transistors. In Fig. 1, reference numeral 1 designates a photodiode region, 2 designates a floating diffusion region, and 3 designates transistors.

도 2 는 도 1 의 A-A’선에 따른 단면도이다.FIG. 2 is a cross-sectional view taken along line AA ′ of FIG. 1.

도 2 에 의하면, 웨이퍼(4)내에 P형 애피택셜 층(Epitaxial layer)(5)이 형성되고 이 애피택셜 층(5)내에 포토 다이오드 영역(6)이 형성된다. 그리고 나서 상기 웨이퍼(1)의 표면상에 게이트 전극(Gate Electrode)을 정의하기 위해 폴리(polysilicon)층이 증착되고(Deposition), 상기 폴리층 상에 상기 폴리층을 패터닝하기 위한 포토 공정 및 건식 식각 공정을 수행하여 상기 게이트 폴리 전극(7)을 형성한다. 도 2 에서 미 설명 부호 8 은 얇은 트렌치 격리(shallow Trench Isolation) 영역을 그리고 9 는 게이트 절연막을 지시한다.According to FIG. 2, a P-type epitaxial layer 5 is formed in the wafer 4 and a photodiode region 6 is formed in the epitaxial layer 5. Then a polysilicon layer is deposited on the surface of the wafer 1 to define a gate electrode, and a photo process and dry etching for patterning the poly layer on the poly layer. The process is performed to form the gate poly electrode 7. In FIG. 2, reference numeral 8 denotes a thin trench isolation region and 9 denotes a gate insulating layer.

통상 종래 기술에 따르면 상기 게이트 절연막을 형성할시 고전압 MOS용 게이트 절연막과 저전압 MOS용 게이트 절연막을 형성하기 위하여 듀얼 게이트 산화 공정(Dual Gate Oxidation Process)이 수행된다. 즉, 포토 다이오드 영역에서도 동일한 두께의 게이트 절연막이 형성된다.According to the related art, a dual gate oxidation process is performed to form a high voltage MOS gate insulating film and a low voltage MOS gate insulating film when the gate insulating film is formed. In other words, the same thickness of the gate insulating film is formed in the photodiode region.

이와 같이 버퍼층으로서의 상기 게이트 절연막을 형성하고 나서 이 게이트절연막 상에 게이트 전극들을 형성하게 된다. 이때, 상기 게이트 폴리 전극(7)을 형성하기 위하여서는 상기 반응성 이온 에칭(RIE) 과 같은 건식 식각(Dry Etching) 공정을 이용해야 하는데 이때 상기 포토 다이오드 영역(6) 상부 역시 상기 건식 식각에서 사용되는 플라즈마(Plasma) 내의 이온 충격(Ion Bombarding)으로 인해 대미지(damage)가 발생될 수 있다. 이 포토 다이오드 영역(6)의 대미지(Damage)는 씨모스 이미지 센서의 암전류(Dark Current)의 원인이 된다.Thus, after forming the said gate insulating film as a buffer layer, gate electrodes are formed on this gate insulating film. In this case, in order to form the gate poly electrode 7, a dry etching process such as reactive ion etching (RIE) should be used. In this case, the upper portion of the photodiode region 6 is also used in the dry etching. Damage may occur due to ion bombarding in the plasma. Damage of this photodiode region 6 causes dark current of the CMOS image sensor.

본 발명의 목적은 암전류를 감소시킬 수 있는 씨모스 이미지 센서의 제조 방법을 제공하는 데 있다.An object of the present invention is to provide a method for manufacturing a CMOS image sensor that can reduce the dark current.

본 발명의 다른 목적은 게이트 폴리 전극을 정의하기 위한 건식 식각 공정 중 발생하는 포토 다이오드 표면에서의 대미지를 감소시킬 수 있는 씨모스 이미지 센서 제조 방법을 제공하는데 있다. Another object of the present invention is to provide a CMOS image sensor manufacturing method capable of reducing damage on the surface of a photodiode occurring during a dry etching process for defining a gate poly electrode.

상기 목적들을 달성하기 위하여 포토 다이오드 상부에서의 게이트 절연막의 두께가 조절된다. 이 게이트 절연막의 두께를 조절하기 위하여 트리플 게이트 산화 공정이 사용된다. 이 트리플 게이트 산화 공정을 통해 상기 포토 다이오드 영역을 정의하는 실리콘 기판의 표면상에는 기존의 고전압 및 저전압용 게이트 절연막을 형성하기 위한 듀얼 산화 공정에 의한 두께의 산화막 보다 더 두꺼운 산화막이 형성된다. 따라서, 상기 게이트 전극을 형성하기 위한 게이트 전극 물질의 식각 시 상기 포토 다이오드에 가해지는 대미지를 최소화 시키게 된다.In order to achieve the above objects, the thickness of the gate insulating film on the photodiode is adjusted. A triple gate oxidation process is used to adjust the thickness of this gate insulating film. Through the triple gate oxidation process, a thicker oxide film is formed on the surface of the silicon substrate defining the photodiode region than an oxide film having a thickness by the dual oxidation process for forming a gate insulating film for high voltage and low voltage. Therefore, the damage to the photodiode is minimized when etching the gate electrode material for forming the gate electrode.

본 발명의 일 형태에 의하면, 본 실시예에 따른 씨모스이미지 센서 제조 방법은, 웨이퍼의 표면내에 액티브 영역 및 포토 다이오드 영역을 정의하는 스텝, 논리 트랜지스터를 형성할 고전압 영역용 제 1 게이트 절연막 및 저전압 영역용 제 2 게이트 절연막의 두께 보다 더 두꺼운 제 3 게이트 절연막을 상기 웨이퍼 표면상에 형성하는 스텝, 포토 공정 및 식각 공정을 통해 상기 포토 다이오드 영역을 제외한 나머지 부분에 해당하는 상기 제 3 게이트 절연막을 제거하는 스텝, 그리고 적어도 하나의 포토 공정 및 식각 공정을 통해 상기 제 3 게이트 절연막 보다 얇은 상기 제 1 게이트 절연막 및 제 2 게이트 절연막 중 적어도 하나를 형성하는 스텝을 포함한다.According to one embodiment of the present invention, the CMOS image sensor manufacturing method according to the present embodiment includes a step of defining an active region and a photodiode region in a surface of a wafer, a first gate insulating film for a high voltage region to form a logic transistor, and a low voltage. Forming a third gate insulating film thicker than the thickness of the second gate insulating film for a region on the wafer surface, and removing the third gate insulating film corresponding to the remaining portion except for the photodiode region through a photo process and an etching process. And forming at least one of the first gate insulating film and the second gate insulating film thinner than the third gate insulating film through at least one photo process and an etching process.

바람직하게, 상기 게이트 절연막은 산화막이고, 그리고 상기 포토 다이오드 영역을 제외한 나머지 부분에 해당하는 상기 제 3 게이트 절연막 부분을 제거하는 것은 습식 식각 공정에 의해 수행된다. Preferably, the gate insulating film is an oxide film, and removing the portion of the third gate insulating film corresponding to a portion other than the photodiode region is performed by a wet etching process.

전술한 바와 같이 본 실시예에 의하면 다음과 같은 효과가 있다.As described above, the present embodiment has the following effects.

버퍼층으로서 게이트 절연막을 형성할 시 기 정의된 포토 다이오드 영역상에 형성될 게이트 절연막의 두께를 논리 트랜지스터를 형성할 다른 영역에서 보다 더 두껍게 형성하므로서 게이트 전극을 형성하기 위한 도전 물질의 건식 식각 중에 발생하는 포토 다이오드 상측에서의 이온 대미지를 최소화 시킬 수 있게 된다.When the gate insulating film is formed as a buffer layer, the thickness of the gate insulating film to be formed on the predefined photodiode region is formed to be thicker than in the other regions in which the logic transistor is to be formed, thereby generating dry etching of the conductive material for forming the gate electrode. The ion damage on the photodiode can be minimized.

상기 대미지가 감소되면 나아가 상기 포토 다이오드 영역 상부에서 발생될 수 있는 누설원(Leakage Source)을 억제할 수 있게 되므로 전체적으로 씨모스 이미지 센서(CIS) 저조도 특성을 향상시킬 수 있게 된다. When the damage is reduced, the leakage source, which may be generated in the upper portion of the photodiode region, may be suppressed, thereby improving the low light characteristics of the CMOS image sensor (CIS) as a whole.

본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.Other objects, features and advantages of the present invention will become apparent from the detailed description of the embodiments with reference to the accompanying drawings.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.Hereinafter, with reference to the accompanying drawings illustrating the configuration and operation of the embodiment of the present invention, the configuration and operation of the present invention shown in the drawings and described by it will be described by at least one embodiment, By the technical spirit of the present invention described above and its core configuration and operation is not limited.

이하, 첨부한 도면을 참조하여 본 발명에 따른 씨모스 이미지 센서의 제조 방법의 바람직한 실시 예를 자세히 설명한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of a method for manufacturing a CMOS image sensor according to the present invention.

이하에서 본 발명의 일 실시예를 첨부된 도면들을 참조하여 상세히 설명하기로 한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 3 은 본 실시 예에 따른 씨모스 이미지 센서(CMOS Image Sensor)의 4 개의 트랜지스터 구조를 갖는 단위 화소의 레이 아웃(Layout) 다이어그램이다. 도 4 내지 도 6 은 도 3 의 A - A’선에 따른 씨모스 임지 센서의 공정 단면도들이다. 3 is a layout diagram of a unit pixel having four transistor structures of a CMOS image sensor according to an exemplary embodiment. 4 to 6 are process cross-sectional views of the CMOS forest sensor along the line AA ′ of FIG. 3.

도 3 에 따르면, 씨모스 이미지 센서의 각 단위 화소(Unit Pixel)를 정의하는 액티브 영역(Active Area)(10)을 보여준다. 상기 액티브 영역(10)은 반도체 기판(또는 웨이퍼) 내에 형성된 P형 애피택셜 층(Epitaxial layer) 내에 정의되고, 이 액티브 영역(10)내에는 향후 포토 다이오드 영역 및 플로팅 확산 영역(Floating Diffusion Area)이 형성된다.Referring to FIG. 3, an active area 10 defining each unit pixel of the CMOS image sensor is shown. The active region 10 is defined in a P-type epitaxial layer formed in a semiconductor substrate (or wafer), and the photodiode region and floating diffusion region are defined in the active region 10 in the future. Is formed.

도 4 는 도 3 의 A-A’선에 따른 단면도로서, 상기 반도체 기판내에 형성된 상기 P형 애피택셜 층(12)의 전표면 상에 상기 미리 정의된 포토 다이오드 영역 상측에 해당하는 게이트 절연막으로서 게이트 산화막(13)을 형성하기 위하여 게이트 산화(Gate Oxidation)를 실시한다. 이때, 상기 형성된 게이트 산화막(13)의 두께는 기존에 진행되었던 고전압 및 저전압 영역용 게이트 전극들을 위한 듀얼 게이트 산화 공정에 의한 게이트 산화막의 두께 보다 더 두껍도록 한다. 즉, 상기 듀얼 산화 공정 에 의한 산화막의 두께 보다 더 두꺼운 산화막을 형성하는 공정을 트리플 게이트 산화 공정이라 한다. 상기 듀얼 게이트 산화 공정은 고전압 영역에 상기 게이트 절연막을 형성하기 위하여 사용된다. 여기서, 상기 게이트 절연막은 동일한 절연 특성을 갖는 여러 다른 물질들 즉, 실리콘 산화막 및 실리콘 질화막등이 사용될 수 있다.FIG. 4 is a cross-sectional view taken along line AA ′ of FIG. 3, wherein a gate as a gate insulating film corresponding to an upper side of the predefined photodiode region is formed on the entire surface of the P-type epitaxial layer 12 formed in the semiconductor substrate. Gate oxidation is performed to form the oxide film 13. In this case, the formed thickness of the gate oxide layer 13 may be thicker than the thickness of the gate oxide layer formed by the dual gate oxidation process for the gate electrodes for the high voltage and low voltage regions. That is, the process of forming an oxide film thicker than the thickness of the oxide film by the dual oxidation process is called a triple gate oxidation process. The dual gate oxidation process is used to form the gate insulating film in a high voltage region. Here, the gate insulating film may be used a variety of other materials having the same insulating properties, that is, silicon oxide film and silicon nitride film.

도 4 에서, 미 설명 부호 15 는 상기 씨모스 이미지 센서의 픽셀들 사이를 구분하는 얕은 트렌치 격리 영역(STI: Shallow Trench Isolation)을 지시한다. 상기 P형 애피택셜 층(12)은 상기 웨이퍼 상에 주입된 P 형 이온들을 씨드(Seed)로 하여 애피택셜 성장 시킨 층이다. 상기 P형 애피택셜 층(12) 내에 도 3 에서 나타낸 액티브 영역(10)이 정의되고 이후에 상기 포토 다이오드 영역 및 상기 플로팅 확산 영역이 형성된다.In FIG. 4, reference numeral 15 denotes a shallow trench isolation region (STI) that distinguishes between pixels of the CMOS image sensor. The P-type epitaxial layer 12 is a layer epitaxially grown using P-type ions implanted on the wafer as seeds. An active region 10 shown in FIG. 3 is defined in the P-type epitaxial layer 12, after which the photodiode region and the floating diffusion region are formed.

이어서 도 5 에 나타낸 바와 같이, 상기 게이트 산화막(13) 상에서 상기 포토 다이오드가 형성될 부분에 해당하는 부분을 포토 공정을 통해 형성된 포토 레지스트 패턴(15)을 가지고 마스킹(Masking) 하고 나서 습식 식각 공정(Wet Etch) 을 진행하여 상기 정의된 포토 다이오드 영역 부분에 해당하는 게이트 산화막(13a)을 제외한 나머지 부분에 해당하는 상기 게이트 산화막(13)의 부분을 제거한다. 이와 같이 습식 식각 공정을 이용하는 이유는 상기 포토 다이오드 영역에 미치는 대미지를 최소화시키기 위해서이다.Subsequently, as shown in FIG. 5, a portion of the gate oxide layer 13 corresponding to a portion where the photodiode is to be formed is masked with a photoresist pattern 15 formed through a photo process, and then a wet etching process ( Wet etching is performed to remove portions of the gate oxide layer 13 corresponding to the remaining portions except for the gate oxide layer 13a corresponding to the photodiode region portion defined above. The reason for using the wet etching process is to minimize the damage to the photodiode region.

이어서, 도 6 에 나타낸 바와 같이, 상기 포토 레지스트 패턴(15)을 제거하고 나서(Photo resist stripping) 상기 나머지 부분에 해당하는 상기 P형 애피택셜 층(12)의 표면상에 듀얼 게이트 산화 공정을 수행하여 고전압 MOS(Metal Oxide Semiconductor)를 위한 게이트 산화 공정을 수행하여 고전압 MOS용 게이트 산화막(16)을 형성한다. 통상 씨모스 이미지 센서의 각 픽셀의 MOS 트랜지스터는 다이내믹 영역(Dynamic Range)을 넓히기 위하여 고전압 MOS 트랜지스터로 구성한다.Next, as shown in FIG. 6, after removing the photoresist pattern 15 (Photo resist stripping), a dual gate oxidation process is performed on the surface of the P-type epitaxial layer 12 corresponding to the remaining portion. As a result, a gate oxide process for the high voltage metal oxide semiconductor (MOS) is performed to form the gate oxide film 16 for the high voltage MOS. In general, the MOS transistors of each pixel of the CMOS image sensor are configured as high voltage MOS transistors to widen the dynamic range.

이어서, 상기 노출된 상기 포토 다이오드 영역용 게이트 산화막(13a)과 상기 고전압 MOS용 게이트 산화막(16)의 표면상에 포토 공정 및 습식 식각 공정을 다시 수행하여 상기 고전압 MOS용 게이트 산화막(16)의 일부를 제거하고 나서 도 5 에 나타낸 바와 같이 듀얼 게이트 산화 공정을 수행하여 상기 고전압 MOS용 게이트 산 화막 보다 덜 두꺼운 저전압용 게이트 산화막(17)을 형성한다. 따라서, 상기 웨이퍼의 표면, 즉 상기 P형 애피택셜 층(13) 의 표면 상에는 상기 포토 다이오드 영역용 게이트 산화막(photo diode gate oxide)(13a), 상기 고전압 MOS용 게이트 산화막(HV gate oxide)(16) 및 상기 저전압용 게이트 산화막(LV gate oxide)(17)의 트리플 게이트 산화막 구조가 형성되게 된다.Subsequently, a photo process and a wet etching process are performed again on the exposed surfaces of the photodiode region gate oxide layer 13a and the high voltage MOS gate oxide layer 16 to partially expose the gate oxide layer 16 of the high voltage MOS gate oxide layer 16. After removing N, a dual gate oxidation process is performed as shown in FIG. 5 to form a low voltage gate oxide film 17 that is less thick than the gate oxide film for the high voltage MOS. Thus, on the surface of the wafer, that is, on the surface of the P-type epitaxial layer 13, the photodiode gate oxide 13a for the photodiode region and the HV gate oxide 16 for the high voltage MOS 16 are formed. ) And a triple gate oxide film structure of the low voltage gate oxide film (LV gate oxide) 17.

이어서, 도 7 에 나타낸 바와 같이, 상기 트리플 구조의 게이트 산화막(13a, 16, 17)의 전 표면상에 도우프된(Doped) 폴리실리콘 층을 증착하고 나서 이 폴리실리콘 층 상에 포토 공정 및 건식 식각 공정을 수행하여 상기 폴리 실리콘 층을 패터닝하는(Patterning) 것에 의해 상기 포토다이오드용 게이트 산화막 상에 전달 트랜지스터(TX: Tranamission Transistor)용 게이트 폴리 전극(19)를 상기 고전압 MOS용 게이트 산화막(16) 상에 리셋트 트랜지스터(RX: Reset Transistor)용 게이트 폴리 전극(18)을 형성한다. 여기서, 상기 게이트 전극 물질로서 도우프된 폴리실리콘이 사용되었으나 다른 도전 물질이 사용될 수도 있다.Subsequently, as shown in FIG. 7, a doped polysilicon layer is deposited on the entire surface of the triple structure gate oxide films 13a, 16, and 17, and then a photo process and a dry process are performed on the polysilicon layer. By patterning the polysilicon layer by performing an etching process, a gate polyelectrode 19 for a transfer transistor (TX) is formed on the gate oxide film for the photodiode, and the gate oxide film 16 for the high voltage MOS. A gate poly electrode 18 for a reset transistor (RX) is formed on the substrate. Here, doped polysilicon is used as the gate electrode material, but other conductive materials may be used.

전술한 바와 같이, 상기 기 정의된 포토 다이오드 상부에 위치될 게이트 절연막을 다른 영역의 상측에 위치할 게이트 절연막에 비해 두껍게 형성하였으므로 이후에 진행되는 게이트 전극들을 형성하기 위한 건식 식각 공정시 발생할 수 있는 이온 대미지(Damage)를 최소화 시킬 수 있게 된다.As described above, since the gate insulating layer to be positioned above the predefined photodiode is formed thicker than the gate insulating layer to be positioned above the other region, ions that may occur during the dry etching process for forming the gate electrodes to be performed later. Damage can be minimized.

한편, 상기 포토 다이오드 영역 상측에 위치하는 게이트 절연막의 두께를 다른 논리 트랜지스터들이 위치할 영역보다 더 두껍게 형성함에 따라 이 포토 다이오드 영역상에 위치될 전달 트랜지스터들(TX: Transmission Transistor)의 게이트 절 연막의 두께도 증가하게 된다. 이 게이트 절연막의 두께가 증가하게 되면 자연히 트랜지스터들의 문턱 전압(Vth)도 상승하게 되므로 이를 감쇄시켜 주어야 할 필요가 있다. 이 문턱 전압을 감쇄시켜 주기 위해서는 상기 게이트 절연막을 형성하기 전에 진행되어야 하는 문턱 전압 조정용 이온 주입을 위한 이온 도우즈(Dose) 량을 감소시키는 것이 필요하다. 따라서, 도 4 내지 도 6 에 나타낸 바와 같이, 상기 게이트 절연막 형성전에 진행되는 문턱 전압 조절용 이온 주입은 상기 포토 다이오드 영역내에서 다른 영역 보다 도우즈(Doze) 량이 더 적다.On the other hand, as the thickness of the gate insulating layer positioned above the photodiode region is formed thicker than the region where other logic transistors are located, the gate insulating film of the transmission transistors (TX) to be positioned on the photodiode region is formed. The thickness will also increase. As the thickness of the gate insulating layer increases, the threshold voltage Vth of the transistors naturally increases, so it is necessary to attenuate them. In order to reduce the threshold voltage, it is necessary to reduce the amount of ion dose for the ion implantation for adjusting the threshold voltage which must proceed before forming the gate insulating film. Therefore, as shown in FIGS. 4 to 6, the ion implantation for adjusting the threshold voltage before the gate insulating film is formed has a smaller dose amount than other regions in the photodiode region.

지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. While the preferred embodiments of the present invention have been described so far, those skilled in the art may implement the present invention in a modified form without departing from the essential characteristics of the present invention.

그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다. Therefore, the embodiments of the present invention described herein are to be considered in descriptive sense only and not for purposes of limitation, and the scope of the present invention is shown in the appended claims rather than the foregoing description, and all differences within the scope are equivalent to the present invention. Should be interpreted as being included in.

도 1 은 일반적인 씨모스 이미지 센서의 단위 화소의 구성을 보여주는 레이 아웃 다이어그램이다. 1 is a layout diagram illustrating a configuration of unit pixels of a general CMOS image sensor.

도 2 는 도 1 의 A-A’선에 따른 단면도이다.FIG. 2 is a cross-sectional view taken along line AA ′ of FIG. 1.

도 3 은 본 실시 예에 따른 씨모스 이미지 센서(CMOS Image Sensor)의 4 개의 트랜지스터 구조를 갖는 단위 화소의 레이 아웃(Layout) 다이어그램이다. 3 is a layout diagram of a unit pixel having four transistor structures of a CMOS image sensor according to an exemplary embodiment.

도 4 내지 도 6 은 도 3 의 A - A’선에 따른 씨모스 임지 센서의 공정 단면도들이다. 4 to 6 are process cross-sectional views of the CMOS forest sensor along the line AA ′ of FIG. 3.

*도면의 주요부분에 대한 부호의 설명* * Description of the symbols for the main parts of the drawings *

1 ,6 : 포토 다이오드 영역, 2: 플로팅 확산 영역 1,6 photodiode region, 2: floating diffusion region

3 : 트랜지스터 4 : 웨이퍼 3: transistor 4: wafer

5 : 애피택셜 층 7 : 게이트 폴리 전극 5: epitaxial layer 7: gate poly electrode

8 : 얇은 트렌치 격리 9 : 게이트 절연막 8: thin trench isolation 9: gate insulating film

Claims (4)

웨이퍼의 표면내에 액티브 영역 및 포토 다이오드 영역을 정의하는 스텝;Defining an active region and a photodiode region within the surface of the wafer; 논리 트랜지스터를 형성할 고전압 영역용 제 1 게이트 절연막 및 저전압 영역용 제 2 게이트 절연막의 두께 보다 더 두꺼운 제 3 게이트 절연막을 상기 웨이퍼 표면상에 형성하는 스텝;Forming a third gate insulating film thicker than a thickness of the first gate insulating film for the high voltage region and the second gate insulating film for the low voltage region to form a logic transistor on the wafer surface; 포토 공정 및 식각 공정을 통해 상기 포토 다이오드 영역을 제외한 나머지 부분에 해당하는 상기 제 3 게이트 절연막을 제거하는 스텝; 그리고Removing the third gate insulating layer corresponding to the remaining portion except for the photodiode region through a photo process and an etching process; And 적어도 하나의 포토 공정 및 식각 공정을 통해 상기 제 3 게이트 절연막 보다 얇은 상기 제 1 게이트 절연막 및 제 2 게이트 절연막 중 적어도 하나를 형성하는 스텝을 구비함을 특징으로 하는 씨모스 이미지 센서를 제조하는 방법.And forming at least one of the first gate insulating film and the second gate insulating film thinner than the third gate insulating film through at least one photo process and an etching process. 제 1 항에 있어서, 상기 게이트 절연막은 산화막임을 특징으로 하는 씨모스 이미지 센서를 제조하는 방법.The method of claim 1, wherein the gate insulating layer is an oxide layer. 제 1 항에 있어서, 상기 포토 다이오드 영역을 제외한 나머지 부분에 해당하는 상기 제 3 게이트 절연막 부분을 제거하는 식각 공정은 습식 식각 공정임을 특징으로 하는 씨모스 이미지 센서를 제조하는 방법.The method of claim 1, wherein the etching process of removing the portion of the third gate insulating layer corresponding to the remaining portion except for the photodiode region is a wet etching process. 제 1 항에 있어서, 게이트 전극 물질을 상기 형성된 게이트 절연막들 상에 형성하는 스텝; 그리고 포토 공정 및 식각 공정을 통해 상기 형성된 게이트 전극 물질을 패터닝하여, 상기 제 1 게이트 절연막상에 리셋트 트랜지스터용 게이트 전극을 형성하고 상기 제 3 게이트 절연막 상에 전달 트랜지스터용 게이트 전극을 형성하는 스텝을 더 구비함을 특징으로 하는 씨모스 이미지 센서를 제조하는 방법.2. The method of claim 1, further comprising: forming a gate electrode material on the formed gate insulating films; Patterning the formed gate electrode material through a photo process and an etching process to form a reset transistor gate electrode on the first gate insulating film, and forming a gate electrode for a transfer transistor on the third gate insulating film. The method of manufacturing a CMOS image sensor characterized in that it further comprises.
KR1020070139765A 2007-12-28 2007-12-28 Method of manufacturing a cmos image sensor KR20090071847A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070139765A KR20090071847A (en) 2007-12-28 2007-12-28 Method of manufacturing a cmos image sensor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070139765A KR20090071847A (en) 2007-12-28 2007-12-28 Method of manufacturing a cmos image sensor

Publications (1)

Publication Number Publication Date
KR20090071847A true KR20090071847A (en) 2009-07-02

Family

ID=41329136

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070139765A KR20090071847A (en) 2007-12-28 2007-12-28 Method of manufacturing a cmos image sensor

Country Status (1)

Country Link
KR (1) KR20090071847A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190028663A1 (en) * 2009-12-02 2019-01-24 Canon Kabushiki Kaisha Solid-state image pickup device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190028663A1 (en) * 2009-12-02 2019-01-24 Canon Kabushiki Kaisha Solid-state image pickup device
US11064140B2 (en) * 2009-12-02 2021-07-13 Canon Kabushiki Kaisha Solid-state image pickup device having buffers connected to gates of transistors with first gate insulating film thicker than second gate insulating film

Similar Documents

Publication Publication Date Title
US8268662B2 (en) Fabricating method of complementary metal-oxide-semiconductor (CMOS) image sensor
US20080057612A1 (en) Method for adding an implant at the shallow trench isolation corner in a semiconductor substrate
US20060276014A1 (en) Self-aligned high-energy implantation for deep junction structure
KR20050070938A (en) Cmos image sensor and its fabricating method
KR20100025107A (en) Shallow trench isolation with an air gap, a cmos image sensor using the same, and manufacturing method thereof
TW201501243A (en) Thin-film transistor, active matrix organic light emitting diode assembly, and manufacturing method thereof
KR20050029431A (en) Cmos image sensor and its fabricating method
JP2007300084A (en) Method of fabricating cmos image sensor for protecting photodiode from plasma damage
US8679884B2 (en) Methods for manufacturing semiconductor apparatus and CMOS image sensor
KR20090071847A (en) Method of manufacturing a cmos image sensor
KR100658168B1 (en) Method for fabricating cmos image sensor
US6982187B2 (en) Methods of making shallow trench-type pixels for CMOS image sensors
KR100466207B1 (en) Method for manufacturing a semiconductor device
KR20060079542A (en) Method for improving the gate oxidation quality of high voltage device area
KR100685879B1 (en) Semiconductor Device and Fabricating Method Thereof
KR100694471B1 (en) Method for fabrication of image sensor for improving optical property
KR100651578B1 (en) Forming method of field oxide in image sensor using double pad
KR100521790B1 (en) Method of forming narrow thermal silicon dioxide side isolation regions in a semiconductor substrate and mos semiconductor device fabricated by this method
KR100459932B1 (en) Method for fabricating semiconductor device
KR100613341B1 (en) Semiconductor device and method of manufacturing the same
JP2008235567A (en) Manufacturing method of semiconductor device and semiconductor device
KR100379534B1 (en) Method for Fabrication Semiconductor Device
KR100529449B1 (en) Method for manufacturing mos transistor of the semiconductor device
KR100788368B1 (en) Method for manufacturing of semiconductor device
KR100679833B1 (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application