KR20090068000A - Method for fabricating flash memory device using high-k dielectric as inter-poly dielectric - Google Patents

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Abstract

A method for manufacturing a flash memory device is provided to improve characteristic of the flash memory device by allowing a high-k dielectric film to be etched easily. A tunnel insulating film(210) is formed on a semiconductor substrate(200). A floating gate having a positive slope is formed on the tunnel insulating film. An inter-gate insulating film(250) containing a high-k material film is formed on an entire surface of a resultant structure on which the floating gate is formed. A conductive film for a control gate(260) is formed on the inter-gate insulating film. A gate stack is formed by patterning the conductive film for the control gate, the inter-gate insulating film, the floating gate and the tunnel insulating film.

Description

하이-케이 유전막을 게이트간 절연막으로 사용하는 플래시 메모리소자의 제조방법{Method for fabricating flash memory device using high-k dielectric as inter-poly dielectric}Method for fabricating flash memory device using high-k dielectric as inter-poly dielectric}

본 발명은 플래시 메모리소자의 제조방법에 관한 것으로서, 특히 하이-케이(high-k) 유전막을 게이트간 절연막으로 사용하는 플래시 메모리소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a flash memory device using a high-k dielectric film as an inter-gate insulating film.

일반적으로, 데이터를 저장하기 위해 사용되는 반도체 메모리소자는 휘발성(volatile) 메모리소자와 불휘발성(non-volatile) 메모리소자로 구별될 수 있다. 휘발성 메모리소자는 전원 공급이 중단됨에 따라 저장된 데이터를 소실하지만, 불휘발성 메모리소자는 전원 공급이 중단되더라도 저장된 데이터를 유지한다. 따라서 이동전화시스템, 음악 및/또는 영상 데이터를 저장하기 위한 메모리카드 및 그 밖의 다른 응용 장치에서와 같이, 전원을 항상 사용할 수 없거나 종종 중단되거나, 또는 낮은 파워 사용이 요구되는 상황에서는 불휘발성 메모리소자가 폭넓게 사용된 다. 이와 같은 불휘발성 메모리소자의 대표적인 예가 일괄 소거가 가능한 플래시(flash) 메모리소자이다.In general, semiconductor memory devices used to store data can be classified into volatile memory devices and non-volatile memory devices. Volatile memory devices lose their stored data when their power supplies are interrupted, while nonvolatile memory devices retain their stored data even when their power supplies are interrupted. Thus, such as in mobile phone systems, memory cards and other applications for storing music and / or video data, nonvolatile memory devices in situations where power is not always available, often interrupted, or where low power usage is required. Is widely used. A typical example of such a nonvolatile memory device is a flash memory device capable of batch erasing.

플래시 메모리소자는, 일반적인 불휘발성 메모리소자와 마찬가지로, 적층된 게이트(stacked gate) 구조를 갖는 셀 트랜지스터들로 이루어진다. 적층된 게이트 구조는, 터널산화막, 플로팅게이트, 게이트간 절연막(IPD; Inter-Poly Dielectric) 및 컨트롤 게이트가 셀 트랜지스터의 채널영역 위에서 순차적으로 적층되는 구조를 의미한다. 이와 같은 적층 게이트 구조의 플래시 메모리소자는 컨트롤 게이트에 소정 크기의 전압을 인가함으로써 게이트간 절연막을 거쳐서 플로팅 게이트에 전압이 인가되는 커플링비(coupling ratio)를 이용한다.The flash memory device, like a general nonvolatile memory device, is composed of cell transistors having a stacked gate structure. The stacked gate structure refers to a structure in which a tunnel oxide film, a floating gate, an inter-poly dielectric (IPD), and a control gate are sequentially stacked on a channel region of a cell transistor. The flash memory device having the stacked gate structure uses a coupling ratio in which a voltage is applied to the floating gate through an inter-gate insulating film by applying a voltage having a predetermined magnitude to the control gate.

이러한 적층 게이트 구조를 갖는 플래시 메모리소자에서 게이트간 절연막(IPD)은 ONO(Oxide-Nitride-Oxide) 구조로 이루어진다. 즉 플로팅게이트 위에 하부산화막이 배치되고, 그 위에 질화막이 배치되며, 그리고 질화막 위에 상부산화막이 배치된다. 이와 같은 ONO 구조의 게이트간 절연막(IPD)은 단일 산화막으로 이루어진 게이트간 절연막(IPD)에 비하여 플래시 메모리소자의 커플링비 증대에 더 큰 기여를 하는 것으로 알려져 있다. 그러나 최근 소자의 집적도와 높은 성능 요구 추세에 따라, ONO 구조의 게이트간 절연막(IPD)으로는, 프로그램 문턱전압 저하 한계를 극복하고, 간섭에 의한 문턱전압 변동의 상한치 유지가 점점 어려워지고 있는 실정이다.In the flash memory device having the stacked gate structure, the inter-gate insulating layer IPD has an oxide-nitride-oxide (ONO) structure. That is, a lower oxide film is disposed on the floating gate, a nitride film is disposed thereon, and an upper oxide film is disposed on the nitride film. Such an inter-gate insulating film (IPD) having an ONO structure is known to contribute more to an increase in the coupling ratio of a flash memory device as compared to the inter-gate insulating film (IPD) formed of a single oxide film. However, with the recent trend of device integration and high performance, the on-gate interlayer insulating film (IPD) has become increasingly difficult to overcome the program threshold voltage limit and maintain the upper limit of the threshold voltage fluctuation caused by interference. .

이에, ONO 구조의 게이트간 절연막(IPD)에서 질화막 대신에 유전율이 높은 물질, 예를 들어 알루미늄옥사이드(Al2O3)와 같은 이른바 하이-케이(high-K) 유전막을 사용하는 기술이 제안되었다. 즉, 반도체기판 상에 터널절연막, 플로팅게이트용 도전층, 그리고 하부산화막을 형성한 다음, 하부산화막 위에 하이-케이 유전막을 형성하고 상부산화막을 형성하는 것이다.Accordingly, a technique of using a so-called high-K dielectric film such as aluminum oxide (Al 2 O 3 ) instead of a nitride film in an inter-gate insulating film (IPD) having an ONO structure has been proposed. . That is, after forming the tunnel insulating film, the floating gate conductive layer, and the lower oxide film on the semiconductor substrate, a high-k dielectric film is formed on the lower oxide film and the upper oxide film is formed.

도 1은 하이-케이 유전막을 게이트간 절연막으로 사용하는 플래시 메모리소자를 나타낸 전자현미경(SEM) 사진이다.1 is an electron micrograph (SEM) of a flash memory device using a high-k dielectric film as an inter-gate insulating film.

하이-케이 유전막을 사용하여 게이트간 절연막을 형성한 다음에는, 컨트롤게이트용 도전층을 증착하고, 사진식각 공정으로 패터닝하여 셀 트랜지스터를 형성하게 된다. 그런데, 도 1에 도시된 바와 같이, 하이-케이 유전막은 패터닝된 플로팅게이트용 도전층의 프로파일을 따라 경사를 이루며 증착된다. 따라서, 후속 게이트 패터닝 단계에서 하이-케이 유전막이 플로팅게이트의 측벽에 펜스(fence) 형태의 잔류물로 남게 된다. 이러한 하이-케이 유전막의 잔류물을 제거하기 위하여 과도한 식각을 수행하게 되면, 반도체기판이 손상을 받거나 플로팅게이트가 손상되는 심각한 문제가 발생하게 된다.After forming the inter-gate insulating film using the high-k dielectric film, the conductive layer for the control gate is deposited and patterned by a photolithography process to form a cell transistor. However, as shown in FIG. 1, the high-k dielectric film is deposited at an angle along the profile of the patterned conductive layer for floating gate. Thus, in a subsequent gate patterning step, the high-k dielectric film remains as a fence-type residue on the sidewall of the floating gate. If excessive etching is performed to remove the residues of the high-k dielectric film, serious problems may occur such that the semiconductor substrate is damaged or the floating gate is damaged.

본 발명이 이루고자 하는 기술적 과제는, 하이-케이 유전막의 식각을 용이하게 하여 하이-케이 유전막을 게이트간 절연막으로 사용하는 플래시 메모리소자의 특성을 향상시킬 수 있는 플래시 메모리소자의 제조방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing a flash memory device capable of improving the characteristics of a flash memory device using the high-k dielectric film as an inter-gate insulating film by facilitating the etching of the high-k dielectric film. have.

상기 기술적 과제를 이루기 위하여 본 발명에 따른 플래시 메모리소자의 제조방법은, 반도체기판 상에 터널절연막을 형성하는 단계와, 터널절연막 상에 포지티브 슬로프(positive slope)를 갖는 플로팅게이트를 형성하는 단계와, 플로팅게이트가 형성된 결과물의 전면에 하이-케이 물질막을 포함하는 게이트간절연막을 형성하는 단계와, 게이트간절연막 상에 컨트롤게이트용 도전막을 형성하는 단계, 및 컨트롤게이트용 도전막, 게이트간 절연막, 플로팅게이트 및 터널절연막을 패터닝하여 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a flash memory device, the method including: forming a tunnel insulating film on a semiconductor substrate, forming a floating gate having a positive slope on the tunnel insulating film; Forming an inter-gate insulating film including a high-k material film on the entire surface of the resulting floating gate; forming a control gate conductive film on the inter-gate insulating film; and a conductive film for the control gate, an inter-gate insulating film, and floating Patterning the gate and the tunnel insulating layer to form a gate stack.

본 발명에 있어서, 상기 플로팅게이트는 45˚ ∼ 80˚의 각도로 포지티브 슬로프(positive slope)를 갖도록 형성할 수 있다.In the present invention, the floating gate may be formed to have a positive slope at an angle of 45 ° to 80 °.

상기 게이트간 절연막을 형성하는 단계 전에, 노출된 플로팅게이트의 표면에 반구 형상의 그레인(HSG) 실리콘층을 형성하는 단계를 포함할 수 있다.Before forming the inter-gate insulating layer, the method may include forming a hemispherical grain (HSG) silicon layer on the exposed surface of the floating gate.

상기 하이-케이 물질막은 금속산화물을 포함할 수 있다.The high-k material film may include a metal oxide.

상기 게이트간 절연막을 패터닝하는 단계에서 육불화탄소(C2F6)와 메탄(CH4)을 식각제로 사용할 수 있다.In the step of patterning the inter-gate insulating film, carbon hexafluoride (C 2 F 6 ) and methane (CH 4 ) may be used as an etchant.

본 발명에 따르면, 플로팅게이트를 포지티브 슬로프를 갖도록 형성함으로써 하이-케이 유전막을 식각할 때 플로팅게이트의 측벽에 잔류물이 발생하지 않도록 하며, 플로팅게이트의 표면에 반구형상의 그레인(HSG) 실리콘층을 형성함으로써 플로팅게이트의 포지티브 슬로프로 인한 캐패시턴스의 감소를 보상할 수 있다. 따라서, 하이-케이 유전막을 게이트간 절연막으로 사용하는 고집적화된 플래시 메모리소자를 용이하게 제조할 수 있다.According to the present invention, the floating gate is formed to have a positive slope so that no residue is generated on the sidewall of the floating gate when the high-k dielectric film is etched, and a hemispherical grain (HSG) silicon layer is formed on the surface of the floating gate. This can compensate for the reduction in capacitance due to the positive slope of the floating gate. Therefore, a highly integrated flash memory device using a high-k dielectric film as an inter-gate insulating film can be easily manufactured.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 2 내지 도 5는 본 발명의 일 실시예에 따른 플래시 메모리소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.2 to 5 are cross-sectional views illustrating a method of manufacturing a flash memory device according to an embodiment of the present invention.

도 2를 참조하면, 반도체기판(200) 상에 터널절연막(210), 플로팅게이트용 도전막(220) 및 하드마스크층(도시되지 않음)을 차례로 형성한다.Referring to FIG. 2, a tunnel insulating film 210, a floating gate conductive film 220, and a hard mask layer (not shown) are sequentially formed on the semiconductor substrate 200.

터널절연막(210)은 반도체기판의 채널영역으로부터 플로팅게이트로의 전하의 터널링을 위한 것으로, 예컨대 얇은 산화막을 성장시켜 형성한다. 플로팅게이트용 도전막(220)은 불순물이 도핑된 폴리실리콘막을 화학기상증착(CVD) 방법으로 증착하여 형성할 수 있다. 그리고, 하드마스크층(도시되지 않음)은 후속 공정에서 트렌치에 매립된 소자분리막을 화학기계적연마(Chemical Mechanical Polishing; CMP) 공정으로 평탄화할 때 하부 막질을 보호하는 역할을 하며, CMP 공정의 식각 종료층으로 사용된다. 상기 하드마스크층은 예컨대 실리콘나이트라이드를 화학기상증착(CVD) 방법으로 형성할 수 있다.The tunnel insulating film 210 is for tunneling charges from the channel region of the semiconductor substrate to the floating gate, and is formed by, for example, growing a thin oxide film. The floating gate conductive film 220 may be formed by depositing a polysilicon film doped with impurities by a chemical vapor deposition (CVD) method. In addition, the hard mask layer (not shown) serves to protect the lower film quality when the device isolation film embedded in the trench is planarized by a chemical mechanical polishing (CMP) process in a subsequent process, and the etching of the CMP process is terminated. Used as a layer. The hard mask layer may be formed of, for example, silicon nitride by chemical vapor deposition (CVD).

다음에, 하드마스크층 상에 소자분리영역을 정의하기 위한 포토레지스트 패턴(도시되지 않음)을 형성하고, 이 포토레지스트 패턴을 식각 마스크로 사용하여 노출된 영역의 하드마스크층, 플로팅게이트용 도전막(220) 및 터널절연막(210)을 이방성 식각함으로써 트렌치가 형성될 영역의 반도체기판(200)을 노출시킨다. 이때, 플로팅게이트용 도전막(220)을 패터닝할 때, 후속 게이트 패터닝 단계에서 플로팅게이트 측벽에 하이-케이 유전막의 잔류물이 발생하는 것을 방지하기 위하여 플로팅게이트용 도전막(204) 패턴이 포지티브 슬로프(positive slope)를 갖도록, 예컨대 플로팅게이트용 도전막(220) 패턴이 45 ∼ 80˚ 정도의 슬로프를 갖도록 식각한다.Next, a photoresist pattern (not shown) is formed on the hard mask layer to define the device isolation region, and the photoresist pattern is used as an etching mask to expose the hard mask layer and the conductive film for the floating gate. Anisotropic etching of the 220 and the tunnel insulating layer 210 exposes the semiconductor substrate 200 in the region where the trench is to be formed. At this time, when the conductive film 220 for floating gate is patterned, the floating gate conductive film 204 pattern has a positive slope in order to prevent the residue of the high-k dielectric film from occurring on the sidewall of the floating gate in a subsequent gate patterning step. In order to have a positive slope, for example, the floating gate conductive film 220 is etched to have a slope of about 45 to 80 degrees.

다음에, 노출된 반도체기판(200)을 소정 깊이 이방성식각하여 소자분리영역에 트렌치를 형성한다.Next, the exposed semiconductor substrate 200 is anisotropically etched to a predetermined depth to form trenches in the device isolation region.

도 3을 참조하면, 트렌치가 형성된 반도체기판 상에 절연물질, 예컨대 고밀도플라즈마(High Density Plasma; HDP) 산화막 또는 SOD(Spin On Dielectric)와 같은 절연막을 상기 트렌치가 충분히 매립되도록 증착한다. 도시되지는 않았지만, 상기 트렌치를 절연막으로 매립하기 전에, 트렌치 형성을 위한 이방성 식각공정에서 발생된 반도체기판의 손상을 보상하기 위한 내벽 산화막(도시되지 않음)과, 라이너 절연막(도시되지 않음)을 형성할 수 있다. 상기 내벽 산화막은 열산화막으로 형성할 수 있고, 라이너 절연막은 실리콘질화막을 화학기상증착(CVD)과 같은 잘 알려진 증착방법으로 형성할 수 있다. Referring to FIG. 3, an insulating material, such as a high density plasma (HDP) oxide film or an SOD (Spin On Dielectric) film, is deposited on the trenched semiconductor substrate so that the trench is sufficiently buried. Although not shown, before filling the trench with an insulating film, an inner wall oxide film (not shown) and a liner insulating film (not shown) are formed to compensate for damage of the semiconductor substrate generated in the anisotropic etching process for forming the trench. can do. The inner wall oxide layer may be formed of a thermal oxide layer, and the liner insulating layer may be formed of a silicon nitride layer by a well-known deposition method such as chemical vapor deposition (CVD).

다음에, 상기 하드마스크층이 노출되도록 증착된 절연막에 대해 화학기계적연마(CMP)를 실시하여 소자분리막(230)을 형성한다. 상기 소자분리막(230)을 일정 두께 리세스시켜 유효 소자분리막 높이(EFH)를 맞추기 위하여 소자분리막(230)을 식각한다. 상기 소자분리막(230)에 대한 식각은 습식 또는 건식 식각 방법으로 수행할 수 있다. 이때, 후속 하이-케이 유전막에 대한 식각공정에서 식각 타겟(target)을 증가시키기 위하여 소자의 특성을 저하시키지 않는 유효 소자분리막 높이(EFH) 범위 내에서 가능한 소자분리막(230)의 높이(A)를 높게 한다. 이렇게 소자분리막(230)의 높이(A)를 높게 할 경우 유효 캐패시터 면적이 줄어들게 되는데, 줄어든 캐패시터 면적을 보상하기 위하여 다음의 공정을 진행한다.Next, a chemical mechanical polishing (CMP) is performed on the insulating film deposited to expose the hard mask layer to form the device isolation layer 230. The device isolation layer 230 is etched to recess the device isolation layer 230 to a predetermined thickness so as to match the effective device isolation height EFH. Etching the device isolation layer 230 may be performed by a wet or dry etching method. At this time, in order to increase the etching target in the subsequent etching process for the high-k dielectric layer, the height A of the device isolation layer 230 is possible within the effective device isolation layer height EFH that does not degrade the device characteristics. Raise it. When the height A of the device isolation layer 230 is increased in this manner, the effective capacitor area is reduced. In order to compensate for the reduced capacitor area, the following process is performed.

도 4를 참조하면, 줄어든 캐패시터 면적을 보상하기 위하여, 예컨대 노출되어 있는 플로팅게이트용 도전층(220)의 표면에 반구 형상의 그레인(Hemi-Spherical Grain; HSG) 실리콘층(240)을 형성함으로써 플로팅게이트의 표면적을 증가시킨다. 상기 반구 형상의 그레인(HSG) 실리콘층(240)은 반도체 제조분야에서 널리 알려져 있는 방법이므로 그 구체적인 공정에 대한 설명은 생략하기로 한다. 상기 반구 형상의 그레인(HSG) 실리콘층(240)의 크기나 밀도 등은 소자분리막 높이(EFH)의 증가로 인한 캐패시터 면적 감소분을 충분히 상쇄할 수 있을 정도로 적절히 조절한다.Referring to FIG. 4, in order to compensate for the reduced capacitor area, for example, floating is formed by forming a hemispherical grain (HSG) silicon layer 240 on the exposed surface of the conductive layer 220 for floating gate. Increase the surface area of the gate. Since the hemispherical grain (HSG) silicon layer 240 is a method widely known in the semiconductor manufacturing field, a description of the specific process will be omitted. The size, density, etc. of the hemispherical grain (HSG) silicon layer 240 are appropriately adjusted to sufficiently offset the reduction of the capacitor area due to the increase in the height of the isolation layer height (EFH).

다음에, HSG층(240)이 형성된 결과물 상에 게이트간 절연막을 구성하는 하부 산화막(251)을 형성한다. 하부 산화막(251)은 실란(SiH4) 또는 디클로로실란(DCS; SiH2Cl2)과 질산(N2O) 가스를 반응가스로 하여 화학기상증착(CVD) 방법으로 형성할 수 있다. 이 하부 산화막(251) 위에 하이-케이 유전체막(252)을 형성한다. 하이-케이 유전체막(252)은 통상적으로 알려져 있는 고유전 물질로서, 예를 들어 알루미늄옥사이드(Al2O3) 또는 하프늄알루미늄옥사이드(HfAl2O3) 등과 같은 금속산화물을, 화학기상증착(CVD) 또는 원자층증착(ALD) 등의 방법으로 형성할 수 있다.Next, a lower oxide film 251 constituting an inter-gate insulating film is formed on the resultant product on which the HSG layer 240 is formed. The lower oxide layer 251 may be formed by chemical vapor deposition (CVD) using silane (SiH 4 ) or dichlorosilane (DCS; SiH 2 Cl 2 ) and nitric acid (N 2 O) gas as reaction gases. A high-k dielectric film 252 is formed on the lower oxide film 251. The high-k dielectric film 252 is a commonly known high-k dielectric material, for example, a metal oxide such as aluminum oxide (Al 2 O 3 ) or hafnium aluminum oxide (HfAl 2 O 3 ), or the like, may be formed by chemical vapor deposition (CVD). Or atomic layer deposition (ALD).

다음에, 하이-케이 유전체막(252) 위에 상부 산화막(253)을 형성한다. 상기 상부 산화막(253)은 하이-케이 유전체막(252) 위에 산화막을 직접 증착하거나, 하이-케이 유전체막(252)의 표면을 일정 두께 라디컬 산화(radical oxidation)시키는 방법으로 형성할 수 있다. 이로써 하부 산화막(251), 하이-케이 유전체막(252) 및 상부 산화막(253)으로 구성된 게이트간 절연막(250)이 형성된다.Next, an upper oxide film 253 is formed over the high-k dielectric film 252. The upper oxide layer 253 may be formed by directly depositing an oxide layer on the high-k dielectric layer 252 or by performing radical oxidation on a surface of the high-k dielectric layer 252. As a result, an inter-gate insulating film 250 including the lower oxide film 251, the high-k dielectric film 252, and the upper oxide film 253 is formed.

도 5를 참조하면, 게이트간 절연막(250)이 형성된 결과물 상에, 예를 들어 도핑된 폴리실리콘막을 증착하여 컨트롤게이트용 도전막(260)을 형성한다. 사진식각 공정을 실시하여 컨트롤게이트가 형성될 영역을 한정한 다음, 컨트롤게이트용 도전막(260)을 패터닝한 다음, 게이트간 절연막(250)에 대한 식각공정을 진행한다. Referring to FIG. 5, for example, a doped polysilicon film is deposited on a resultant on which the inter-gate insulating film 250 is formed to form a control gate conductive film 260. After performing a photolithography process to define a region where a control gate is to be formed, patterning the control gate conductive layer 260, and then etching the inter-gate insulating layer 250.

컨트롤게이트용 도전막(260) 식각시 폴리실리콘막과 하이-케이 유전체막의 식각 선택비가 크기 때문에 컨트롤게이트용 도전막(260)을 충분히 과도식각(over etch)하여 제거한다. 그리고, 하이-케이 유전체막(250)을 식각할 때는, 폴리실리콘막과의 식각 선택비를 향상시키기 위하여 기존의 염소(Cl2)/염화붕소(BCl3) 가스 대신 불화탄소(C2F6)/메탄(CH4)을 베이스로 하는 식각제를 사용하는 것이 바람직하다. 이는 하이-케이 유전체막(250)을 과도식각할 때 플로팅게이트용 도전막(220)과 반도체기판(200)이 식각되어 손상되는 것을 방지하기 위함이다.Since the etching selectivity of the polysilicon film and the high-k dielectric film is large when the control gate conductive film 260 is etched, the control gate conductive film 260 is sufficiently overetched and removed. When the high-k dielectric film 250 is etched, carbon fluoride (C 2 F 6 ) is used instead of the conventional chlorine (Cl 2 ) / boron chloride (BCl 3 ) gas to improve the etching selectivity with the polysilicon film. Preference is given to using etchant based on) / methane (CH 4 ). This is to prevent the floating gate conductive layer 220 and the semiconductor substrate 200 from being etched and damaged when the high-k dielectric layer 250 is excessively etched.

이후, 남아 있는 컨트롤게이트용 도전막(260)을 HBr을 베이스로 하는 플라즈마를 이용하여 반도체기판의 손상없이 식각한다.Thereafter, the remaining control gate conductive film 260 is etched using HBr-based plasma without damaging the semiconductor substrate.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

도 1은 하이-케이 유전막을 게이트간 절연막으로 사용하는 플래시 메모리소자를 나타낸 전자현미경(SEM) 사진이다.1 is an electron micrograph (SEM) of a flash memory device using a high-k dielectric film as an inter-gate insulating film.

도 2 내지 도 5는 본 발명의 일 실시예에 따른 플래시 메모리소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.2 to 5 are cross-sectional views illustrating a method of manufacturing a flash memory device according to an embodiment of the present invention.

Claims (5)

반도체기판 상에 터널절연막을 형성하는 단계;Forming a tunnel insulating film on the semiconductor substrate; 상기 터널절연막 상에 포지티브 슬로프(positive slope)를 갖는 플로팅게이트를 형성하는 단계;Forming a floating gate having a positive slope on the tunnel insulating film; 플로팅게이트가 형성된 결과물의 전면에 하이-케이(high-k) 물질막을 포함하는 게이트간절연막을 형성하는 단계;Forming an inter-gate insulating film including a high-k material film on the entire surface of the resultant floating gate; 상기 게이트간절연막 상에 컨트롤게이트용 도전막을 형성하는 단계; 및Forming a control gate conductive film on the inter-gate insulating film; And 상기 컨트롤게이트용 도전막, 게이트간 절연막, 플로팅게이트 및 터널절연막을 패터닝하여 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.And patterning the control gate conductive film, the inter-gate insulating film, the floating gate, and the tunnel insulating film to form a gate stack. 제1항에 있어서,The method of claim 1, 상기 플로팅게이트는 45˚ ∼ 80˚의 각도로 포지티브 슬로프(positive slope)를 갖도록 형성하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.The floating gate is a method of manufacturing a flash memory device, characterized in that formed to have a positive slope (positive slope) at an angle of 45 ° to 80 °. 제1항에 있어서,The method of claim 1, 상기 게이트간 절연막을 형성하는 단계 전에,Before forming the inter-gate insulating film, 노출된 플로팅게이트의 표면에 반구 형상의 그레인(HSG) 실리콘층을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.And forming a hemispherical grain (HSG) silicon layer on the exposed surface of the floating gate. 제1항에 있어서,The method of claim 1, 상기 하이-케이 물질막은 금속산화물을 포함하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.And the high-k material film comprises a metal oxide. 제1항에 있어서,The method of claim 1, 상기 게이트간 절연막을 패터닝하는 단계에서,In the step of patterning the inter-gate insulating film, 육불화탄소(C2F6)와 메탄(CH4)을 식각제로 사용하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.A method of manufacturing a flash memory device comprising using carbon hexafluoride (C 2 F 6 ) and methane (CH 4 ) as an etchant.
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