KR20090064884A - 시간 지연 보상 장치 - Google Patents

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KR20090064884A
KR20090064884A KR1020070132254A KR20070132254A KR20090064884A KR 20090064884 A KR20090064884 A KR 20090064884A KR 1020070132254 A KR1020070132254 A KR 1020070132254A KR 20070132254 A KR20070132254 A KR 20070132254A KR 20090064884 A KR20090064884 A KR 20090064884A
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오세욱
엄재현
최인호
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황영호
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엘지전자 주식회사
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Abstract

본 발명은 시간 지연 보상 장치에 관한 것으로서, 신호 송신부로부터 입력되는 신호의 시종(始終)에 따라, 인에이블(Enabel) 신호 또는 디스에이블(Disable) 신호를 발생하는 신호 시종(始終) 감지부와, 신호 시종 감지부로부터 인에이블 신호가 발생하면, 입력되는 신호의 순서에 따라 각 신호의 딜레이(Delay)를 위한 딜레이 제어 신호를 발생하는 딜레이 제어부와, 입력되는 각 신호를 딜레이 제어 신호에 따라 일정한 시간 동안 딜레이시키는 복수 개의 딜레이 셀로 이루어져 모든 입력 신호를 동일한 시점에 출력되도록 하는 딜레이부와, 딜레이부에서 지연된 신호의 슬루 레잇(Slew Rate)을 높여주는 버퍼부를 포함하여 이루어지는 것을 특징으로 한다.
본 발명에 의하면, 회로 기판상에서 전송 선로의 길이가 최소화하도록 설계하여 설계 시간을 단축할 수 있고, 전자파 방사량을 감소시킬 수 있으며, 각 전송 선로의 길이 차이에 의해 발생하는 신호 간 시간 지연을 자동으로 보상해 줄 수 있다.
Figure P1020070132254
LVDS, 전송 선로, 스큐, 지연, 보상, 회로 기판, 전자파 장애

Description

시간 지연 보상 장치{ Apparatus for compensating time delay }
본 발명은 시간 지연 보상 장치에 관한 것으로, 보다 상세하게는 회로 기판상에서 전송 선로의 길이 차에 따른 신호 지연을 자동으로 보상해주는 시간 지연 보상 장치에 관한 것이다.
최근 고속 데이터 생성 및 처리에 대한 요구가 증대됨에 따라, 한 지점에서 다른 지점으로 데이터를 전송하는 능력이 전체 시스템 성능을 판가름하는 척도가 되고 있으며, 이러한 고속 데이터 전송을 위한 솔루션으로 저전압 차동 신호(Low Voltage Differential Signal : LVDS) 인터페이스가 각광받고 있다.
저전압 차동 신호(LVDS) 방식은 기존의 싱글 엔드 신호(Single-Ended Signal)를 이용한 방법보다 잡음에 강하고, pECL(pseudo-Emitter Coupled Logic) 신호를 이용한 방법보다 신호 종단 처리(Signal Termiantion)가 쉽고, Gbps 이상의 초고속 송수신이 가능한 직렬 통신(Serial Communication) 방법이다.
저전압 차동 신호(LVDS) 방식은 낮은 전압을 사용하기 때문에 전자파 장애(Electro Magnetic Interference : EMI)가 줄어들고, 소비 전력이 감소한다는 장 점이 있다.
이러한 장점으로 인하여 상기 저전압 차동 신호(LVDS) 방식은 칩(Chip) 간 데이터 전송뿐만 아니라, 보드(Board) 간 데이터 전송 등 다양한 분야에 적용되고 있다.
한편, 회로 기판상에 실장된 두 소자 사이의 데이터 송수신이나 통신 장치 사이의 디지털 송수신에 있어서, 직렬로 데이터를 송수신하는 경우, 데이터의 압축이 용이하고, 소자의 핀(Pin) 개수를 줄일 수 있으며, 회로 보드를 간단하게 할 수 있고, 병렬 신호 사이에 발생할 수 있는 신호 간섭을 방지할 수 있는 등 여러 이점이 있다.
보통 직렬-링크(Serial-Link)라 불리는 칩들은 송신 단과 수신 단이 하나의 쌍을 이루어 동작하며, 두 칩 사이는 전송 케이블로 연결된다.
직렬-링크 계열 종류로서 영상 신호 전송용으로 많이 사용되고 있는 저전압 차동 신호(LVDS) 송수신 칩의 경우, 송수신 칩 사이의 데이터 전송과 클록 전송이 서로 다른 채널을 통해 이루어지는 특성이 있다.
일반적으로 송신 칩에서 출력되는 데이터는 출력시 클록에 동기시켜 보내더라도 여러 원인으로 인해 수신 단에 도착시에는 클록과 데이터 사이에 스큐(Skew)가 발생하게 된다.
여기서, 스큐(Skew)란 각 데이터 비트들이 종단 장치에 도달할 때 시간적인 차이가 발생하는 현상을 말하며, 주로 케이블이나 보드 라인 길이의 불일치로 인해 발생한다. 도 1은 신호 전송 라인의 길이 차이로 인해 발생하는 스큐 현상을 나타낸 도면이다.
특히, 저전압 차동 신호(LVDS) 방식은 매우 고속으로 동작하기 때문에 시간 영역에서 조금의 지연만 생기더라도 신호를 저장하지 못해 오류가 발생하게 된다.
즉, 각각의 차동 데이터(Differential Data)들이 차동 클록(Differential Clock)에 비해 도착시간의 차이가 발생할 경우, 저전압 차동 신호(LVDS) 리시버는 데이터를 제대로 받아들이지 못하게 된다.
이때, 각 신호들의 도착시간 차이가 수십 피코(Pico) 초만 되어도 저전압 차동 신호(LVDS) 리시버는 데이터를 제대로 읽어내지 못하게 된다.
이러한 신호 지연이 발생하면, 신호가 왜곡되고 클럭 신호를 기준으로 데이터 전송에 필요한 시간 확보가 되지 않아 잘못된 신호가 전송될 가능성이 높아지게 된다.
다시 말하면, 신호 지연이 발생하는 경우, 저전압 차동 신호(LVDS) 리시버가 데이터를 받아들일 준비가 되지 않은 상황 또는 데이터를 받아들이는 동작이 끝난 상황에서 데이터가 도착하므로 정확한 데이터를 저전압 차동 신호(LVDS) 리시버에 전달하지 못하는 심각한 문제가 발생하게 된다.
따라서, 회로 기판을 설계함에 있어서 이러한 신호들의 전송 시간 차가 발생하지 않도록 하기 위해, 각 전송 선로의 길이를 정확히 맞추어 주어야 한다.
그러나, 각 전송 선로의 길이를 똑같이 맞출 때, 다음과 같은 문제점이 발생 하게 된다.
즉, 상대적으로 짧은 전송 선로의 길이를 상대적으로 길이가 긴 전송 선로의 길이에 맞추려면, 길이가 짧은 전송 선로를 꼬아주거나 우회시켜서 그 길이를 늘려주어야 하는데, 이 경우, 도 2에서 도시하는 바와 같이 회로 기판의 면적을 많이 차지하게 되고, 회로 설계에 많은 시간이 소모되는 문제점이 있다.
그리고, 전송 선로의 길이가 늘어남으로써 고속 디지털 회로에서 심각한 문제가 되고 있는 전자파 장애(EMI)가 증가한다는 문제점이 있다.
따라서, 최소의 길이로 전송 선로를 설계하여 전자파 방사량을 감소시킴과 더불어, 신호 전송 선로의 길이 차이로 인해 발생하는 신호들 간의 전송 속도 차이를 보상해 주어야 할 필요가 있다.
본 발명의 목적은 회로 기판상에서 각 전송 선로의 길이를 최소화하여 전자파 방사량을 감소시키는 시간 지연 보상 장치를 제공하는 데 있다.
본 발명의 다른 목적은 회로 기판상에서 각 전송 선로의 길이 차이에 따른 신호 지연을 자동으로 보상해주는 시간 지연 보상 장치를 제공하는 데 있다.
상기 문제점을 해결하기 위해 고안된 본 발명의 시간 지연 보상 장치의 바람직한 실시예는, 신호 송신부로부터 입력되는 신호의 시종(始終)에 따라, 인에이블(Enabel) 신호 또는 디스에이블(Disable) 신호를 발생하는 신호 시종(始終) 감지부와, 상기 신호 시종 감지부로부터 인에이블 신호가 발생하면, 입력되는 신호의 순서에 따라 각 신호의 딜레이(Delay)를 위한 딜레이 제어 신호를 발생하는 딜레이 제어부와, 상기 딜레이 제어 신호에 따라, 입력되는 각 신호를 일정한 시간 동안 딜레이시키는 복수 개의 딜레이 셀로 이루어져 상기 모든 입력 신호를 동일한 시점에 출력하는 딜레이부를 포함하여 이루어지는 것을 특징으로 한다.
또한, 상기 딜레이부에서 지연된 신호의 슬루 레잇(Slew Rate)을 높여주는 버퍼부를 더 포함하여 이루어지며, 상기 버퍼부는 상기 신호 송신부와 연결된 채널의 개수에 따라 복수 개의 버퍼로 이루어지고, 상기 각 버퍼는 직렬로 연결된 두 개의 인버터로 이루어지는 것을 특징으로 한다.
여기서, 상기 신호 송신부로부터 입력되는 신호는 저전압 차동 신호(Low Voltage Differential Signal)인 것을 특징으로 한다.
그리고 상기 신호 시종 감지부는, 상기 신호 송신부로부터 첫 번째 신호가 입력되면 인에이블 신호를 발생하는 NOR 게이트와, 상기 신호 송신부로부터 마지막 신호가 입력되면 디스에이블 신호를 발생하는 NAND 게이트를 포함하여 이루어지는 것을 특징으로 한다.
상기 딜레이 제어부는, 상기 신호 송신부와 연결된 채널의 개수에 따라 복수 개의 딜레이 제어 회로로 이루어지며, 상기 각 딜레이 제어 회로는 상기 딜레이 셀의 딜레이 시간 및 상기 신호 송신부로부터 입력되는 첫 번째 신호와 마지막 신호의 도달 시간 차에 따라 그 수가 결정되는 복수 개의 딜레이 셀을 제어하는 것을 특징으로 한다.
또한, 상기 딜레이 제어부의 각 딜레이 제어 회로는, 상기 딜레이 제어 신호를 기록하는 레지스터(Register)를 구비하고, 상기 신호 시종 감지부로부터 디스에이블 신호가 발생하면, 상기 레지스터에 기록된 값을 고정시키는 것을 특징으로 한다.
그리고 상기 각 딜레이 제어 회로는, 상기 신호 시종 감지부로부터 인에이블 신호가 발생하면, 일정한 시간 단위로 복수 개의 딜레이 셀에 순차적으로 딜레이 제어 신호를 출력하는 것을 특징으로 한다.
본 발명에 의하면, 회로 기판상에서 전송 선로의 길이가 최소화하도록 설계하여 설계 시간을 단축할 수 있고, 전자파 방사량을 감소시킬 수 있다.
그리고, 각 전송 선로의 길이 차이에 의해 발생하는 신호 간 시간 지연을 자동으로 보상해 줄 수 있다.
이하, 도 3 내지 도 을 참조하여 본 발명의 시간 지연 보상 장치에 대해서 상세히 설명한다.
본 발명을 설명함에 있어서, 본 발명과 관련된 공지기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 3은 본 발명의 시간 지연 보상 장치의 구성을 나타낸 도면이다.
이에 도시된 바와 같이, 신호 시종(始終) 감지부(100), 딜레이(Delay) 제어부(200), 딜레이(Delay)부(300), 버퍼부(400)를 포함하여 이루어진다.
상기 신호 시종(始終) 감지부(100)는 저전압 차동 신호(LVDS) 드라이버로부터 첫 번째 신호가 도달하면, 인에이블(Enable) 신호를 딜레이 제어부(200)에 발생 시키고, 상기 저전압 차동 신호(LVDS) 드라이버로부터 마지막 신호가 도달하면, 디스에이블(Disable) 신호를 딜레이 제어부(200)에 발생시킨다.
상기 신호 시종 감지부(100)는 저전압 차동 신호(LVDS) 드라이버로부터 첫 번째 신호가 도달할 때, 인에이블 신호를 발생하는 NOR 게이트(110)와 저전압 차동 신호(LVDS) 드라이버로부터 마지막 신호가 도달할 때, 디스에이블 신호를 발생하는 NAND 게이트(120)로 구성할 수 있다.
즉, 상기 NOR 게이트(110)는 입력 신호가 없을 때 하이(High) 신호를 출력하다가, 첫 번째 신호가 들어오면 로우(Low) 신호를 출력하는데, 이것이 인에이블 신호가 된다.
그리고 상기 NAND 게이트(120)는 첫 번째 신호가 들어온 이후 하이(High) 신호를 출력하다가, 마지막 신호가 들어오면 로우(Low) 신호를 출력하는데, 이것이 디스에이블 신호가 된다.
상기 딜레이(Delay) 제어부(200)는 채널의 개수에 따라 복수 개의 딜레이 제어 회로로 이루어지며, 상기 각 딜레이 제어 회로는 카운트 시간 단위 및 지연시키고자 하는 총 시간에 따라 복수 개의 딜레이 셀을 제어하게 된다.
일반적으로 회로 기판상에서 전송 선로 길이 1mm 당 8 pico sec의 시간 지연이 일어나는데, 회로 설계시 만약 전송 선로 간의 길이 차가 20mm가 발생한다면, 지연시켜야 하는 총 시간은 160 pico sec가 된다.
그리고, 딜레이 제어 회로에서 카운트하는 시간 단위를 10 pico sec로 하면, 각 딜레이 제어 회로에서 필요로 하는 딜레이 셀은 16개가 된다.
여기서, 상기 딜레이 제어부(200)의 각 딜레이 제어 회로는 상기 신호 시종 감지부(100)로부터 인에이블 신호가 입력되면, 일정한 시간 단위에 따라 순차적으로 각 딜레이 셀에 딜레이 제어 신호를 발생시킨다.
그리고, 상기 딜레이 제어부(200)의 각 딜레이 제어 회로는 상기 신호 시종 감지부(100)로부터 디스에이블 신호가 입력되면, 딜레이 제어 회로 내의 레지스터에 기록된 값을 고정시킨다.
즉, 딜레이 제어 회로의 출력단에 레지스터를 구비하여 각 딜레이 셀로 출력하는 딜레이 제어 신호를 기록하여 두고, 상기 신호 시종 감지부(100)로부터 디스에이블 신호가 입력되면, 상기 레지스터에 기록된 값을 세팅(Setting)하여 고정시킨다.
상기 딜레이(Delay)부(300)는 상기 딜레이 제어 신호에 따라, 각 채널로부터 입력되는 저전압 차동 신호(LVDS)를 지연시켜 동시에 출력되도록 한다.
즉, 딜레이부(300)의 각 딜레이 셀은 해당 딜레이 제어 회로의 딜레이 제어 신호에 따라, 입력되는 신호를 패스시키거나 또는 지연시킴으로써 먼저 도착한 신호는 더 많은 시간을 지연시키고 늦게 도착한 신호는 적은 시간을 지연시켜 각 채널의 신호가 출력단에서 동시에 출력되도록 한다.
상기 버퍼부(400)는 채널 개수에 따라 복수 개의 버퍼로 이루어지며, 상기 딜레이부(300)를 통해 지연된 신호의 슬루 레잇(Slew Rate)을 높여주는 역할을 한다.
여기서, 슬루 레잇(Slew Rate)은 단위 시간당 출력 전압의 최대 변화량을 말하는데, 상기 딜레이부(300)를 통해 지연된 신호는 낮은 슬루 레잇(Slew Rate)을 갖게 되므로, 상기 버퍼부(400)를 통해 낮아진 슬루 레잇(Slew Rate)을 높여준다.
상기 각 버퍼는 직렬로 연결된 두 개의 인버터(Inverter)로 구성할 수 있다.
도 4는 본 발명의 딜레이 제어 회로 및 딜레이 셀의 구성을 나타낸 회로도이다.
이에 도시된 바와 같이, 각 딜레이 셀(310)은 제1 딜레이 회로(311) 및 제2 딜레이 회로(315)로 이루어지고, 상기 제1 딜레이 회로(311) 및 제2 딜레이 회로(315)는 각각 제1 딜레이 스위치(312-1) 및 제2 딜레이 스위치(312-2)와 RC 회로(313)로 이루어진다.
저전압 차동 신호(LVDS)는 한 채널에 극성이 반대인 두 신호가 전송되므로, 각각의 신호를 지연시킬 수 있도록 하나의 딜레이 셀(310)에 제1 딜레이 회로(311) 및 제2 딜레이 회로(315)를 둔다.
여기서, 딜레이 제어 회로가 상기 딜레이 셀(310)에서 신호를 지연시키고자 한다면, 상기 제1 딜레이 스위치(312-1)는 오프(Off) 시키고, 상기 제2 딜레이 스위치(312-2)는 온(On)시키는 딜레이 제어 신호를 발생하면 된다.
이 경우, 딜레이 셀(310)로 입력되는 신호는 RC 회로(313)에서 시간 지연이 이루어진다.
그리고, 딜레이 제어 회로가 상기 딜레이 셀(310)에서 신호를 통과시키고자 한다면, 상기 제1 딜레이 스위치(312-1)는 온(On)시키고, 상기 제2 딜레이 스위치(312-2)는 오프(Off) 시키는 딜레이 제어 신호를 발생하면 된다.
이 경우, 딜레이 셀(310)로 입력되는 신호는 상기 딜레이 셀(310)을 통과하여 다음 딜레이 셀로 이동하게 된다.
도 5는 본 발명의 시간 지연 보상 장치의 동작을 설명하기 위한 도면이다. 여기서, 딜레이 제어 회로의 카운트 단위는 5 pico sec로 하고, 각 딜레이 회로는 오프(Off)로 세팅되어 있다.
이에 도시된 바와 같이, CH 2에서 첫 번째 신호가 입력되면 신호 시종 감지부(미도시)는 인에이블 신호를 제1 딜레이 제어 회로 내지 제N 딜레이 제어 회로(210, 220, 230)에 발생시킨다.
그러면, 제1 딜레이 제어 회로 내지 제N 딜레이 제어 회로(210, 220, 230)는 내장된 카운터를 통하여 5 pico sec 단위로 카운트하기 시작한다.
그리고, 상기 제2 딜레이 제어 회로(220)는 CH 2로부터 저전압 차동 신호(LVDS)가 입력되면, 제2-1 딜레이 회로(221)를 온(On)시키고, 이후 5 pico sec 단위로 제2-2 딜레이 회로 내지 제2-4 딜레이 회로(222, 223, 224)를 순차적으로 온(On)시킨다.
이때, 상기 제2-2 딜레이 회로(222)가 온(On)될 때까지 CH 1과 CH N에서는 아직 저전압 차동 신호(LVDS)가 입력되지 않고 있으므로, 제1 딜레이 제어 회로(210) 및 제N 딜레이 제어 회로(230)는 각각 제1-1 딜레이 회로(211) 및 제1-2 딜레이 회로(212)와 제N-1 딜레이 회로(231) 및 제N-2 딜레이 회로(232)를 오프(Off)시키는 딜레이 제어 신호를 발생시킨다.
여기서, 딜레이 회로를 온(On) 시킨다는 의미는 도 4를 참조하면, 제1 딜레이 스위치(312-1)는 오프시키고, 제2 딜레이 스위치(312-2)는 온시켜 저전압 차동 신호(LVDS)가 RC 회로(313)를 거쳐가 신호가 지연되도록 하는 것을 말한다.
또한, 딜레이 회로를 오프(Off) 시킨다는 의미는 제1 딜레이 스위치(312-1)는 온시키고, 제2 딜레이 스위치(312-2)는 오프시켜 저전압 차동 신호(LVDS)가 RC 회로(313)를 거치지 않고 그대로 통과하도록 하는 것을 말한다.
CH 2로부터 저전압 차동 신호(LVDS)가 입력된 후 10 pico sec가 지나 CH 1로부터 저전압 차동 신호(LVDS)가 입력되면, 제1 딜레이 제어 회로(210)는 제1-3 딜레이 회로(213)를 온(On)시키고, 5 pico sec 후에 제1-4 딜레이 회로(214)를 온(On)시킨다.
이때, CH N에서는 아직 저전압 차동 신호(LVDS)가 입력되지 않고 있으므로, 제N 딜레이 제어 회로(230)는 제N-3 딜레이 회로(233)를 오프(Off)시키는 딜레이 제어 신호를 발생시킨다.
그리고, CH 2로부터 저전압 차동 신호(LVDS)가 입력된 후 15 pico sec가 지나 CH N으로부터 저전압 차동 신호(LVDS)가 마지막으로 입력되면, 제N 딜레이 제어 회로(230)는 제N-4 딜레이 회로(234)를 온(On)시킨다.
이렇게 하면, CH 1을 통해 입력된 저전압 차동 신호(LVDS)는 제1 딜레이 제어 회로(210)에 의해 10 pico sec 지연되고, CH 2를 통해 입력된 저전압 차동 신호(LVDS)는 제2 딜레이 제어 회로(220)에 의해 20 pico sec 지연되며, CH N을 통해 입력된 저전압 차동 신호(LVDS)는 제N 딜레이 제어 회로(230)에 의해 5 pico sec 지연된다.
이와 같이 본 발명에 의하면, 저전압 차동 신호(LVDS)들은 먼저 도착한 순서대로 더 많은 딜레이 시간을 가지게 되고, 시간 지연 보상 장치의 출력단에서 저전압 차동 신호(LVDS)들이 동시에 출력된다.
한편, CH N으로부터 저전압 차동 신호(LVDS)가 마지막으로 입력되면, 신호 시종 감지부(미도시)는 디스에이블 신호를 제1 딜레이 제어 회로 내지 제N 딜레이 제어 회로(210, 220, 230)에 발생시킨다.
상기 신호 시종 감지부(미도시)로부터 디스에이블 신호가 발생되면, 상기 제1 딜레이 제어 회로 내지 제N 딜레이 제어 회로(210, 220, 230)는 상기 각 딜레이 회로들을 현재의 온(On) 또는 오프(Off)된 상태로 세팅(Setting)한다.
즉, 상기 제1 딜레이 제어 회로 내지 제N 딜레이 제어 회로(210, 220, 230)는 그 출력단에 각각 레지스터(Register)를 구비하여, 각각의 딜레이 회로로 출력되는 딜레이 제어 신호를 기록한다.
그리고, CH N으로부터 저전압 차동 신호(LVDS)가 마지막으로 입력되어 상기 신호 시종 감지부(미도시)로부터 디스에이블 신호를 입력받으면, 상기 레지스터에 기록되어 있는 레지스터 값을 고정시키고 더 이상의 입력에 대해서 동작하지 않도록 한다.
이에 대해 도 3을 참조하여 좀더 자세히 살펴보면, 신호 시종 감지부(100)의 NAND 게이트(120)는 저전압 차동 신호(LVDS)가 처음 입력된 이후 하이(High) 신호를 출력하다가, 마지막 신호가 들어오면 로우(Low) 신호를 출력하므로, NAND 게이트(120)의 출력이 로우(Low) 신호가 되는 시점을 레지스터 세팅(Register Setting) 시기로 하고, 그 이후에 들어오는 입력 신호들은 모두 무시하도록 한다.
즉, 제1 딜레이 제어 회로 내지 제N 딜레이 제어 회로(210, 220, 230)가 NAND 게이트(120)로부터 로우(Low) 신호를 입력받는 시점에 각 딜레이 제어 회로로 들어오는 입력을 스위치화하여 차단한다.
이와 같이, 각 딜레이 제어 회로들의 기록된 레지스터 값을 고정시키면, 이후에 들어오는 저전압 차동 신호(LVDS)에 대해서도 자동으로 시간 지연을 보상해 줄 수 있게 된다.
즉, 각 채널의 전송 선로 길이는 정해져 있으므로, 이후에 들어오는 저전압 차동 신호(LVDS)들의 도착하는 순서도 동일 할 것이며, 이때 상기 각 딜레이 제어 회로들의 고정된 레지스터 값을 이용하여 각 딜레이 회로들을 제어하면, 전송 선로 길이 차에 따른 시간 지연을 자동으로 보상할 수 있다.
도 6은 본 발명의 시간 지연 보상 장치의 전체 회로도를 나타낸 도면이다.
이에 도시된 바와 같이, 본 발명은 저전압 차동 신호(LVDS) 드라이버로부터 입력되는 신호의 시종(始終)에 따라, 인에이블(Enabel) 신호 또는 디스에이블(Disable) 신호를 발생하는 신호 시종 감지부(100)와, 상기 신호 시종 감지부(100)로부터 인에이블 신호가 발생하면, 입력되는 신호의 순서에 따라 각 신호의 딜레이(Delay)를 위한 딜레이 제어 신호를 발생하는 딜레이 제어부(200)와, 상기 딜레이 제어 신호에 따라, 입력되는 각 신호를 일정한 시간 동안 딜레이시키는 복수 개의 딜레이 셀로 이루어져 상기 모든 입력 신호를 동일한 시점에 출력하는 딜레이부(300)와, 상기 딜레이부(300)에서 지연된 신호의 슬루 레잇(Slew Rate)을 높여주는 버퍼부(400)로 이루어진다.
이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다.
그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 신호 전송 라인의 길이 차이로 인해 발생하는 스큐 현상을 나타낸 도면.
도 2는 각 전송 선로의 길이를 동일하게 맞추어 설계한 회로 기판을 나타낸 도면.
도 3은 본 발명의 시간 지연 보상 장치의 구성을 나타낸 도면.
도 4는 본 발명의 딜레이 제어 회로 및 딜레이 셀의 구성을 나타낸 회로도.
도 5는 본 발명의 시간 지연 보상 장치의 동작을 설명하기 위한 도면.
도 6은 본 발명의 시간 지연 보상 장치의 전체 회로도를 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 신호 시종(始終) 감지부 110 : NOR 게이트
120 : NAND 게이트 200 : 딜레이 제어부
300 : 딜레이부 310 : 딜레이 셀
311 : 제1 딜레이 회로 315 : 제2 딜레이 회로
312-1 : 제1 딜레이 스위치 312-2 : 제2 딜레이 스위치
313 : RC 회로 400 : 버퍼부

Claims (10)

  1. 신호 송신부로부터 입력되는 신호의 시종(始終)에 따라, 인에이블(Enabel) 신호 또는 디스에이블(Disable) 신호를 발생하는 신호 시종(始終) 감지부;
    상기 신호 시종 감지부로부터 인에이블 신호가 발생하면, 입력되는 신호의 순서에 따라 각 신호의 딜레이(Delay)를 위한 딜레이 제어 신호를 발생하는 딜레이 제어부; 및
    상기 딜레이 제어 신호에 따라, 입력되는 각 신호를 일정한 시간 동안 딜레이시키는 복수 개의 딜레이 셀로 이루어져 상기 모든 입력 신호를 동일한 시점에 출력하는 딜레이부를 포함하여 이루어지는 시간 지연 보상 장치.
  2. 제1항에 있어서,
    상기 딜레이부에서 지연된 신호의 슬루 레잇(Slew Rate)을 높여주는 버퍼부를 더 포함하여 이루어지는 것을 특징으로 하는 시간 지연 보상 장치.
  3. 제2항에 있어서,
    상기 버퍼부는,
    상기 신호 송신부와 연결된 채널의 개수에 따라 복수 개의 버퍼로 이루어지 며, 상기 각 버퍼는 직렬로 연결된 두 개의 인버터로 이루어지는 것을 특징으로 하는 시간 지연 보상 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 신호 송신부로부터 입력되는 신호는 저전압 차동 신호(Low Voltage Differential Signal)인 것을 특징으로 하는 시간 지연 보상 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 딜레이 제어부는,
    상기 입력되는 신호의 순서에 따라, 딜레이되는 횟수를 조절하여 상기 딜레이부에서 동일한 시점에 모든 입력 신호가 출력되도록 딜레이 제어 신호를 발생하는 것을 특징으로 하는 시간 지연 보상 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 신호 시종 감지부는,
    상기 신호 송신부로부터 첫 번째 신호가 입력되면 인에이블 신호를 발생하는 NOR 게이트와, 상기 신호 송신부로부터 마지막 신호가 입력되면 디스에이블 신호를 발생하는 NAND 게이트를 포함하여 이루어지는 것을 특징으로 하는 시간 지연 보상 장치.
  7. 제6항에 있어서,
    상기 딜레이 제어부는,
    상기 신호 송신부와 연결된 채널의 개수에 따라 복수 개의 딜레이 제어 회로로 이루어지며,
    상기 각 딜레이 제어 회로는 상기 딜레이 셀의 딜레이 시간 및 상기 신호 송신부로부터 입력되는 첫 번째 신호와 마지막 신호의 도달 시간 차에 따라 그 수가 결정되는 복수 개의 딜레이 셀을 제어하는 것을 특징으로 하는 시간 지연 보상 장치.
  8. 제7항에 있어서,
    상기 각 딜레이 제어 회로는,
    상기 딜레이 제어 신호를 기록하는 레지스터(Register)를 구비하는 것을 특징으로 하는 시간 지연 보상 장치.
  9. 제8항에 있어서,
    상기 각 딜레이 제어 회로는,
    상기 신호 시종 감지부로부터 디스에이블 신호가 발생하면, 상기 레지스터에 기록된 값을 고정시키는 것을 특징으로 하는 시간 지연 보상 장치.
  10. 제7항에 있어서,
    상기 각 딜레이 제어 회로는,
    상기 신호 시종 감지부로부터 인에이블 신호가 발생하면,
    일정한 시간 단위로 복수 개의 딜레이 셀에 순차적으로 딜레이 제어 신호를 출력하는 것을 특징으로 하는 시간 지연 보상 장치.
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