KR20090062483A - 광 감지 소자 및 그 형성 방법 - Google Patents

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Abstract

광 감지 소자 및 그 형성 방법을 제공한다. 이 소자는 반도체 기판 내에 형성되고, 상부면의 중앙부에 리세스된 영역을 갖는 제1 도핑된 반도체층을 포함한다. 리세스 영역의 내면 상에 제1 진성 반도체층 및 다중 양자 우물층이 차례로 적층된다. 다중 양자 우물층 상에 제2 진성 반도체층이 배치되고, 제2 진성 반도체층 상에 제2 도핑된 반도체층이 배치된다. 제2 도핑된 반도체층은 제1 도핑된 반도체층과 다른 타입의 도펀트로 도핑된다.

Description

광 감지 소자 및 그 형성 방법{PHOTO-DETECTING DEVICES AND METHODS OF FORMING THE SAME}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 광신호를 전기적 신호로 변환시키는 광 감지 소자 및 그 형성 방법에 관한 것이다.
본 발명은 정보통신부 및 정보통신연구진흥원의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2006-S-004-02, 과제명: 실리콘 기반 초고속 광인터커넥션 IC].
광 감지 소자는 외부 광신호를 전기적 신호로 변환시키는 소자이다. 최근 들어, 광을 사용하는 여러 기술분야들이 눈부시게 발전되고 있다. 예를 들면, 광을 정보의 매체로 사용하는 광통신 분야, 사물로부터 반사되는 광을 받아들여 전기적 신호로 변환시키는 이미지 센서 분야등이 눈부시게 발전되고 있다. 이러한 광을 사용하는 여러 기술분야에서 광신호를 전기적 신호로 변환시키는 광 감지 소자는 중요한 요소들 중에 하나이다.
통상적으로, 광 감지 소자는 광신호를 전기적 신호로 변환시키는 포토 다이오드(photo diode)를 주로 채택하고 있다. 외부광이 포토 다이오드의 공핍 영역내 에 입사되어 전자-홀 쌍들을 생성시키고, 생성된 전자들(또는 홀들)들을 추출함으로써, 광 신호를 전기적 신호로 변환시킬 수 있다. 이때, 흡수되는 광의 강도에 따라 전자-홀 쌍들의 생성량이 달라질수 있다. 즉, 흡수광의 강도가 증가할수록 전자-홀 쌍들의 생성량이 증가될 수 있다. 이로써, 광의 강도에 대응되는 전기적 신호를 출력할 수 있다.
반도체 산업이 고도로 발전함에 따라, 광 감지 소자의 특성 향상에 대한 요구들이 증가되고 있다. 예컨대, 광 감지 소자의 빠른 응답 속도, 광흡수율의 증가 및/또는 낮은 노이즈등에 대한 요구가 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 광 감지 소자의 특성 향상을 위한 많은 연구들이 활발히 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 우수하고 안정된 특성을 갖는 광 감지 소자 및 그 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 광흡수율을 향상시킬 수 있는 광 감지 소자 및 그 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 생산성을 향상시킬 수 있는 광 감지 소자 및 그 형성 방법을 제공하는 데 있다.
상술한 기술적 과제들을 해결하기 위한 광 감지 소자를 제공한다. 이 소자는 반도체 기판 내에 형성되고, 상부면의 중앙부에 리세스된 영역을 갖는 제1 도핑된 반도체층; 상기 리세스 영역의 내면 상에 형성된 제1 진성 반도체층; 상기 리세스 영역 내 및 상기 제1 진성 반도체층 상에 배치된 다중 양자 우물층; 상기 다중 양자 우물층 상에 배치된 제2 진성 반도체층; 및 상기 제2 진성 반도체층 상에 배치되고 상기 제1 도핑된 반도체층과 다른 타입의 도펀트로 도핑된 제2 도핑된 반도체층을 포함한다.
구체적으로, 상기 다중 양자 우물층은 서로 다른 에너지 밴드 갭을 갖는 제1 반도체층 및 제2 반도체층이 복수번 교대로 적층된 다층 구조물인 것이 바람직하다. 상기 다중 양자 우물층은 진성 상태(intrinsic state)인 것이 바람직하다. 상기 제1 반도체층은 실리콘층이고, 상기 제2 반도체층은 실리콘-게르마늄층 일 수 있다. 상기 제1 도핑된 반도체층, 상기 제2 도핑된 반도체층, 상기 제1 진성 반도체층 및 제2 진성 반도체층의 각각은 단일 종의 반도체로 형성될 수 있다.
일 실시예에 따르면, 상기 소자는 상기 제1 도핑된 반도체층에 접속된 제1 전극; 상기 제1 전극 및 상기 제1 도핑된 반도체층 사이에 개재된 제1 오믹층; 상기 제2 도핑된 반도체층에 접속된 제2 전극; 및 상기 제2 전극 및 상기 제2 도핑된 반도체층 사이에 개재된 제2 오믹층을 더 포함할 수 있다. 상기 제1 및 제2 오믹층들은 플레티늄-니켈-반도체 화합물을 포함할 수 있다.
일 실시예에 따르면, 상기 소자는 상기 반도체 기판 상에 배치된 절연막을 더 포함할 수 있다. 상기 절연막은 상기 리세스된 영역 상에 배치된 개구부를 갖고, 상기 리세스된 영역의 상부폭은 상기 개구부의 폭에 비하여 클 수 있다.
일 실시예에 따르면, 상기 제2 진성 반도체층은 상기 다중 양자 우물층 위의 상기 리세스된 영역을 채우고, 상기 제2 도핑된 반도체층의 상부면은 상기 반도체 기판의 상부면 보다 높게 배치될 수 있다.
일 실시예에 따르면, 상기 제2 진성 반도체층 및 제2 도핑된 반도체층은 상기 리세스된 영역 내에 배치될 수 있다.
일 실시예에 따르면, 상기 제1 전극 및 제2 전극의 바닥면들은 동일한 높이일 수 있다. 이 경우에, 상기 소자는 상기 제1 전극 및 제2 전극 사이의 상기 반도체 기판에 형성된 얕은 트렌치형 소자분리 패턴을 더 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위하여 광 감지 소자의 형성 방법을 제공한다. 이 방법은 반도체 기판 내에 예비 제1 도핑된 반도체층을 형성하는 단계; 상 기 반도체 기판 상에 개구부를 갖는 절연막을 형성하는 단계; 상기 개구부 아래의 상기 예비 제1 도핑된 반도체층을 식각하여 리세스된 영역을 갖는 제1 도핑된 반도체층을 형성하는 단계; 상기 리세스된 영역 내에 제1 진성 반도체층 및 다중 양자 우물층을 차례로 형성하는 단계; 상기 다중 양자 우물층 상에 제2 진성 반도체층을 형성하는 단계; 및 상기 제2 진성 반도체층 상에 상기 제1 도핑된 반도체층과 다른 도펀트로 도핑된 제2 도핑된 반도체층을 형성하는 단계를 포함한다.
일 실시예에 따르면, 상기 리세스된 영역을 형성하는 단계는, 상기 예비 제1 도핑된 반도체층의 상부면의 중앙부를 통하여 희생 도핑된 영역을 형성하는 단계; 및 상기 개구부를 통하여 상기 희생 도핑된 영역을 제거하여 리세스된 영역을 갖는 제1 도핑된 반도체층을 형성하는 단계를 포함할 수 있다. 상기 희생 도핑된 영역의 바닥면은 상기 제1 도핑된 반도체층의 바닥면 보다 높고, 상기 희생 도핑된 영역내 도펀트는 상기 제1 도핑된 반도체층내 도펀트와 서로 다른 타입인 것이 바람직하다. 예컨대, 상기 제1 도핑된 반도체층은 n형 도펀트로 도핑되고, 상기 희생 도핑된 영역은 p형 도펀트로 도핑되고, 상기 희생 도핑된 영역은 전기화학 습식 식각 공정(electrochemical wet etch process)으로 제거할 수 있다. 상기 전기화학 습식 식각 공정시, 적어도 상기 희생 도핑된 영역에 자외선을 조사할 수 있다.
일 실시예에 따르면, 상기 다중 양자 우물층은 서로 다른 밴드 갭을 갖는 제1 반도체층 및 제2 반도체층을 복수번 교대로 적층된 구조물로 형성될 수 있다. 상기 제1 및 제2 반도체층들은 선택적 에피택시얼 성장 공정으로 형성될 수 있다.
본 발명에 따르면, 제1 및 제2 진성 반도체층들 사이에 다중 양자 우물층이 개재된다. 이에 따라, 광흡수율을 최대화시킬 수 있는 광 감지 소자를 구현할 수 있다. 또한, 광 감지 소자는 상기 제1 및 제2 진성 반도체층들과 다중 양자 우물층으로 인하여 넓은 공핍 영역을 갖는다. 이에 따라, 빠른 응답 속도 및/또는 낮은 노이즈등의 우수한 특성을 갖는 광 감지 소자를 구현할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 광 감지 소자를 나타내는 단면도이다.
도 1을 참조하면, 반도체 기판(100)에 활성영역을 한정하는 소자분리 패턴(102)이 배치된다. 상기 활성영역은 상기 소자분리 패턴(102)으로 둘러싸인 반도체 기판(100)의 일부분에 해당한다. 상기 반도체 기판(100)은 실리콘 기판, 게르 마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 소자분리 패턴(102)은 깊은 트렌치형 소자분리 패턴일 수 있다. 제1 도핑된 반도체층(105)이 상기 활성영역 내에 배치된다. 상기 제1 도핑된 반도체층(105)은 제1 도전형의 도펀트로 도핑된다. 상기 제1 도핑된 반도체층(105)은 상기 반도체 기판(100)에 상기 제1 도전형의 도펀트로 도핑된 부분일 수 있다.
개구부(108)를 갖는 절연막(107)이 상기 기판(100) 상에 배치된다. 상기 개구부(108)는 상기 제1 도핑된 반도체층(105) 상에 배치된다. 상기 절연막(107)은 산화물로 형성될 수 있다. 상기 제1 도핑된 반도층(105)은 리세스된 영역(112)을 갖는다. 상기 리세스된 영역(112)은 상기 제1 도핑된 반도체층(105)의 상부면의 중앙부가 상기 반도체 기판(100)의 상부면으로부터 소정 깊이로 리세스되어 형성된 것이다. 상기 리세스된 영역(112)의 내면은 상기 제1 도핑된 반도체층(105)으로 이루어져 있다. 따라서, 상기 제1 도핑된 반도체층(105)은 바울(bowl-shaped) 형태를 갖는다. 상기 제1 도핑된 반도체층(105)의 상부면의 가장자리는 상기 반도체 기판(100)의 상부면과 동일하다. 상기 개구부(108)는 상기 리세스된 영역(112) 상부에 배치된다. 상기 리세스된 영역(112)의 폭은 상기 개구부(108)의 폭에 비하여 큰 것이 바람직하다.
상기 리세스된 영역(112) 내에 제1 진성 반도체층(115, intrinsic semiconductor layer)이 배치된다. 상기 제1 진성 반도체층(115)은 상기 리세스된 영역(112)의 내면을 따라 실질적으로 균일한 두께로 형성될 수 있다. 따라서, 상기 제1 진성 반도체층(115)은 바울(bowl) 형태일 수 있다. 상기 제1 진성 반도체층(115)은 상기 제1 도핑된 반도체층(105)과 접촉할 수 있다. 상기 제1 진성 반도체층(115)은 단일 종류의 반도체로 형성되는 것이 바람직하다. 예컨대, 상기 제1 진성 반도체층(115)은 실리콘, 게르마늄 또는 게르마늄 농도가 균일한 실리콘-게르마늄으로 형성될 수 있다.
상기 리세스된 영역(112) 내 및 상기 제1 진성 반도체층(115) 상에 다중 양자 우물층(120, multi quantum well layer)이 배치된다. 상기 다중 양자 우물층(120)은 상기 리세스된 영역(112)의 내면을 따라 실질적으로 균일한 두께로 형성될 수 있다. 상기 다중 양자 우물층(120)은 서로 다른 에너지 밴드 갭을 갖는 제1 반도체층(117) 및 제2 반도체층(118)이 복수번 교대로 적층된 다층 구조물로 형성되는 것이 바람직하다. 예컨대, 상기 제1 및 제2 반도체층들(117,118) 중에서 어느 하나는 실리콘으로 형성되고, 다른 하나는 실리콘-게르마늄으로 형성될 수 있다. 상기 다중 양자 우물층(120)은 진성 상태(intrinsic state)인 것이 바람직하다.
상기 다중 양자 우물층(120) 상에 제2 진성 반도체층(125)이 배치된다. 상기 제2 진성 반도체층(125)은 단일종류의 반도체로 형성될 수 있다. 예컨대, 상기 제2 진성 반도체층(125)은 실리콘, 게르마늄 또는 균일한 게르마늄 농도의 실리콘-게르마늄등으로 형성될 수 있다. 상기 제2 진성 반도체층(125)은 상기 다중 양자 우물층(120)과 접촉할 수 있다. 상기 제2 진성 반도체층(125)은 상기 다중 양자 우물층(120) 위의 상기 리세스된 영역(112)을 채울 수 있다. 이에 더하여, 상기 제2 진성 반도체층(125)은 상기 개구부(108)를 통하여 상기 반도체 기판(100)의 상 부면 보다 높게 연장될 수 있다. 상기 제2 진성 반도체층(125)의 연장된 부분은 상기 개구부(108)를 채우고, 상기 개구부(108)에 인접한 상기 절연막(107)의 일부분 상에 배치될 수 있다.
상기 제2 진성 반도체층(125) 상에 제2 도핑된 반도체층(130)이 배치된다. 상기 제2 도핑된 반도체층(130)은 제2 도전형의 도펀트로 도핑된다. 즉, 상기 제1 도핑된 반도체층(105) 및 제2 도핑된 반도체층(130)은 서로 다른 타입의 도펀트들로 도핑된다. 예컨대, 상기 제1 도핑된 반도체층(105)이 n형 도펀트로 도핑되고, 상기 제2 도핑된 반도체층(130)이 p형 도펀트로 도핑될 수 있다. 이와는 반대로, 상기 제1 도핑된 반도체층(105)이 p형 도펀트로 도핑되고, 상기 제2 도핑된 반도체층(130)이 n형 도펀트로 도핑될 수도 있다.
상기 제1 도핑된 반도체층(105), 제1 진성 반도체층(115), 다중 양자 우물층(120), 제2 진성 반도체층(125) 및 제2 도핑된 반도체층(130)은 PIN 다이오드를 구성한다. 상기 제1 및 제2 도핑된 반도체층들(105,130) 중에서 어느 하나가 p형 반도체에 해당하고, 다른 하나가 n형 반도체에 해당한다. 상기 제1 진성 반도체층(115), 다중 양자 우물층(120) 및 제2 진성 반도체층(125)은 PIN 다이오드에서 진성 영역에 해당한다. 상기 진성 반도체층들(115,125)과 다중 양자 우물층(120)이 상기 진성 영역으로 사용됨으로써, 상기 PIN 다이오드는 넓은 공핍 영역을 가질 수 있다. 이에 따라, 외부로 부터 입사되는 광은 넓은 영역에 걸쳐 흡수된다. 상기 입사광에 의하여 발생된 전자들 및 정공들은 빠르게 제1 및 제2 도핑된 반도체층들(105,130)으로 드리프트(drift)될 수 있다. 이때, 넓은 진성 영역으로 인해 전자들 및 정공들의 재결합율을 최소화할 수 있다. 이에 따라, 상기 PIN 다이오드의 응답 속도가 빨라지며, 또한, 입사광이 전기적 신호로 전환되는 효율이 증가된다. 이에 더하여, 상기 다중 양자 우물층(120)에 의하여 상기 입사광의 흡수효율은 더욱 향상된다. 구체적으로, 상기 다중 양자 우물층(120)은 좁은 에너지 밴드 갭의 층들을 다수 포함한다. 에너지 밴드 갭이 좁을수록 입사광의 흡수율이 높아질 수 있다. 또한, 상기 제1 및 제2 반도체층들(117,118)간 경계면은 반사면으로 작용될 수 있다. 이에 따라, 상기 좁은 에너지 밴드 갭의 층을 투과하는 광은 상기 경계면에 반사되어 상기 좁은 에너지 밴드 갭의 층에서 흡수될 수 있다. 그 결과, 상기 다중 양자 우물층(120)으로 인하여 입사광의 흡수효율이 극대화될 수 있다.
결과적으로, 상기 제1 및 제2 진성 반도체층들(115,130) 및 이들 사이에 개재된 다중 양자 우물층(120)으로 인하여, 빠른 응답 속도 및/또는 높은 효율성등을 갖는 광 감지 소자를 구현할 수 있다.
층간 절연막(132)이 반도체 기판(100) 전면 상에 배치된다. 상기 층간 절연막(132)은 상기 절연막(107) 및 상기 제2 도핑된 반도체층(130)을 덮는다. 상기 층간 절연막(132)은 산화물, 질화물 및 산화질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
제1 전극(140a)이 상기 층간 절연막(132) 및 절연막(107)을 연속적으로 관통하여 제1 전극홀(134)을 경유하여 상기 제1 도핑된 반도체층(105)과 전기적으로 접속된다. 복수의 상기 제1 전극(140a)이 상기 제1 도핑된 반도체층(105)과 접속될 수 있다. 제2 전극(140b)이 상기 층간 절연막(132)을 관통하는 제2 전극홀(135)을 경유하여 상기 제2 도핑된 반도체층(130)과 전기적으로 접속된다. 복수의 상기 제2 전극(140b)이 상기 제2 도핑된 반도체층(130)과 접속될 수 있다. 상기 제2 전극홀(135)은 상기 절연막(107) 상에 배치된 제2 도핑된 반도체층(130)을 노출시킬 수 있다. 상기 제1 및 제2 전극(140a)은 텅스텐 또는 알루미늄등과 같은 금속을 포함할 수 있다.
상기 제1 전극(140a) 및 제1 도핑된 반도체층(105) 사이에 제1 오믹층(137a)이 개재되고, 상기 제2 전극(140b) 및 제2 도핑된 반도체층(130) 사이에 제2 오믹층(137b)이 개재된다. 상기 제1 및 제2 오믹층들(137a,137b)은 상기 제1 및 제2 전극들(140a,140b)과 상기 제1 및 제2 도핑된 반도체층들(105,130)을 오믹 콘택(ohmic contact)시킨다. 상기 제1 오믹층(137a)은 상기 제1 도핑된 반도체층(105)의 상기 반도체 기판(100)의 상부면과 동일한 높이를 갖는 상부면 상에 접촉된다. 상기 제1 및 제2 오믹층들(137a,137b)은 플래티늄(Pt)-니켈(Ni)-반도체 화합물로 형성되는 것이 바람직하다. 상기 제1 및 제2 오믹층들(137a,137b)내 플래티늄(Pt)은 소량일 수 있다. 플래티늄은 상기 제1 및 제2 오믹층들(137a,137b)의 열적 안정성을 향상시키며, 또한, 상기 제1 및 제2 도핑된 반도체층들(105,130)내 도펀트들의 외확산(outdiffusion)을 억제한다. 이에 더하여, 상기 제1 및 제2 오믹층들(137a,137b)이 게르마늄을 포함하는 경우에, 플래티늄은 상기 제1 및 제2 오믹층들(137a,137b)내 게르마늄의 외확산도 억제시킨다. 결과적으로, 상기 제1 및 제2 오믹층들(137a,137b)에 의하여 안정적이고 우수한 특성의 광 감지 소자를 구현할 수 있다.
상술한 광 감지 소자에서 상기 제2 진성 반도체층(125)은 상기 리세스된 영역(112) 외부로 연장된다. 이와는 다르게, 상기 제2 진성 반도체층(125)은 다른 형태를 가질 수도 있다. 이를 도면을 참조하여 설명한다.
도 2는 도 1의 광 감지 소자의 일 변형예를 나타내는 단면도이다.
도 2를 참조하면, 제2 진성 반도체층(125')은 다중 양자 우물층(120) 상의 리세스된 영역(112)을 채운다. 상기 제2 진성 반도체층(125')의 상부면은 상기 반도체 기판(100)의 상부면과 실질적으로 동일한 높이를 가질 수 있다. 제2 도핑된 반도체층(130')이 절연막(107)의 개구부(108)를 채우고, 절연막(107) 보다 높게 연장될 수 있다. 상기 제2 도핑된 반도체층(130')은 상기 개구부(108)에 인접한 절연막(107)의 일부분 상으로 연장될 수 있다. 상기 제2 진성 반도체층(125') 및 제2 도핑된 반도체층(130')은 각각 도 1의 제2 진성 반도체층(125) 및 제2 도핑된 반도체층(130)과 동일한 물질로 형성될 수 있다.
상기 제2 진성 반도체층(125')이 상기 리세스된 영역(112) 내에 한정적으로 배치됨으로써, 광 감지 소자의 표면 단차를 줄여 생산성을 향상시킬 수 있다.
한편, 본 발명의 다른 실시예에 따르면, 제2 진성 반도체층 및 제2 도핑된 반도체층이 모두 리세스된 영역 내에 배치될 수도 있다. 이를 도면을 참조하여 설명한다.
도 3은 도 1의 광 감지 소자의 다른 변형예를 나타내는 단면도이다.
도 3을 참조하면, 리세스된 영역(112) 내 및 다중 양자 우물층(120) 상에 제2 진성 반도체층(125a)이 배치된다. 상기 제2 진성 반도체층(125a)은 상기 리세 스된 영역(112)의 내면을 따라 실질적으로 균일한 두께로 형성될 수 있다. 상기 제2 진성 반도체층(125a)은 도 1의 제2 진성 반도체층(125)과 동일한 물질로 형성될 수 있다. 상기 리세스된 영역(112) 내 및 상기 제2 진성 반도체층(125a) 상에 제2 도핑된 반도체층(130a)이 배치된다. 상기 제2 도핑된 반도체층(130a)은 상기 리세스된 영역(112)의 내면을 따라 실질적으로 균일한 두께를 가질 수 있다. 이로써, 상기 제2 도핑된 반도체층(130a)은 바울 형태(bowl-shaped)일 수 있다. 입사광은 공핍 영역이 형성되는 제1 및 제2 진성 반도체층들(115,125a) 및 다중 양자 우물층(120) 내에서 흡수된다. 도시된 바와 같이, 상기 제2 도핑된 반도체층(130a)을 상기 리세스된 영역(112)의 내면을 따라 실질적으로 균일한 두께로 형성함으로써, 입사광이 투과하는 제2 도핑된 반도체층(130a)의 두께를 얇게 구현할 수 있다. 상기 제2 도핑된 반도체층(130a)은 도 1의 제2 도핑된 반도체층(130)과 동일한 물질로 형성될 수 있다. 물론, 제1 도핑된 반도체층(105)은 제1 도전형의 도펀트로 도핑되고, 상기 제2 도핑된 반도체층(130a)은 제2 도전형의 도펀트로 도핑된다.
제1 전극(140a')이 적어도 절연막(107)을 관통하는 제1 전극홀(134')을 경유하여 제1 도핑된 반도체층(105)과 전기적으로 접속하고, 제2 전극(140b')이 적어도 절연막(107)을 관통하는 제2 전극홀(135')을 경유하여 제2 도핑된 반도체층(130a)과 접속한다. 제1 오믹층(137a')이 제1 전극(140a')과 제1 도핑된 반도체층(105) 사이에 개재되고, 제2 오믹층(137b')이 제2 전극(140a')과 제2 도핑된 반도체층(130a) 사이에 개재된다. 상기 제1 전극(140a'), 제2 전극(140b'), 제1 오믹층(137a') 및 제2 오믹층(137b')은 각각 도 1의 제1 전극(140a), 제2 전극(140b), 제1 오믹층(137a) 및 제2 오믹층(137b)과 동일한 물질로 형성될 수 있다. 상기 제1 및 제2 전극들(140a',140b')의 바닥면들은 동일한 높이에 배치된다. 이에 따라, 광 감지 소자의 표면 단차를 완화시킬 수 있다.
상기 제1 전극(140a') 및 상기 제2 전극(140b') 사이의 제1 진성 반도체층(115), 다중 양자 우물층(120) 및 제2 진성 반도체층(125a) 중에서 적어도 일부에 소자분리 패턴(153)이 형성된다. 상기 소자분리 패턴(153)은 얕은 트렌치형 소자분리 패턴으로 형성될 수 있다. 즉, 상기 소자분리 패턴(153)의 하부면은 제1 도핑된 반도체층(105)을 둘러싸는 소자분리 패턴(102)에 비하여 얕을 수 있다. 상기 소자분리 패턴(153)으로 인하여, 입사광에 의해 생성된 전자들 및 정공들은 상기 반도체 기판(100)의 상부면에 대하여 수직한 방향으로 흐르게 할 수 있다. 이로써, 광 감지 다이오드들간의 간섭 현상을 최소화할 수 있다. 깊은 상기 소자분리 패턴(102) 및 얕은 상기 소자분리 패턴(153)이 이중적으로 광 감지 다이오드들 간의 간섭 현상을 억제할 수 있다. 또한, 상기 소자분리 패턴(153)은 상기 제1 전극(140a') 및 제2 전극(140b')간의 거리를 증가시켜 펀치특성을 향상시키는 기능도 수행할 수 있다.
다음으로, 본 발명의 실시예에 따른 광 감지 소자의 형성 방법을 도면들을 참조하여 설명한다.
도 4 내지 도 9는 본 발명의 실시예에 따른 광 감지 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 반도체 기판(100)에 소자분리 패턴(102)을 형성하여 활성 영역을 한정한다. 상기 활성영역은 상기 소자분리 패턴(102)으로 둘러싸인 반도체 기판(100)의 일부분에 해당한다. 상기 반도체 기판(100)에 제1 도전형의 도펀트를 주입하여 예비 제1 도핑된 반도체층(104)을 형성한다. 상기 예비 제1 도핑된 반도체층(104)은 상기 활성영역 내에 형성된다. 상기 예비 제1 도핑된 반도체층(104)의 상부면은 상기 반도체 기판(100)의 상부면과 동일한 높이일 수 있다. 상기 소자분리 패턴(102)을 형성한 후에, 상기 예비 제1 도핑된 반도체층(104)을 형성할 수 있다. 이와는 다르게, 상기 반도체 기판(100) 내에 상기 예비 제1 도핑된 반도체층(104)을 형성한 후에, 상기 소자분리 패턴(102)을 형성할 수도 있다.
상기 반도체 기판(100) 상에 절연막(107)을 형성한다. 상기 절연막(107)을 형성한 후에, 상기 예비 제1 도핑된 반도체층(104)을 형성할 수도 있다. 상기 절연막(107)은 산화막으로 형성될 수 있다.
도 5를 참조하면, 상기 예비 제1 도핑된 반도체층(104)의 상부면의 중앙부를 통하여 제2 도전형의 도펀트들을 도핑하여 희생 도핑된 영역(110)을 형성한다. 이때, 상기 희생 도핑된 영역(110) 아래에는 제1 도핑된 반도체층(105)이 형성된다. 상기 제1 도핑된 반도체층(105)은 상기 희생 도핑된 영역(110) 아래에 잔존하는 상기 예비 제1 도핑된 반도체층(104)의 일부분이다. 상기 제1 도핑된 반도체층(105)은 상기 희생 도핑된 영역(110)을 바닥면 및 측벽을 둘러싸는 바울 형태로 형성될 수 있다. 상기 제1 도핑된 반도체층(105) 및 희생 도핑된 영역(110)은 서로 다른 타입의 도펀트들로 도핑된다.
상기 절연막(107)을 패터닝하여 상기 희생 도핑된 영역(110)을 노출시키는 개구부(108)를 형성한다. 상기 개구부(108)의 폭은 상기 희생 도핑된 영역(110)의 상부면의 폭 보다 작은 것이 바람직하다.
도 6을 참조하면, 상기 개구부(108)를 통하여 상기 희생 도핑된 영역(110)을 제거하여 리세스된 영역(112)을 형성한다. 상기 리세스된 영역(112)은 상기 제1 도핑된 반도체층(105)에 의하여 둘러싸인 영역이다. 상기 희생 도핑된 영역(110)은 전기화학 습식 식각 공정(electrochemical wet etch process)으로 제거할 수 있다.
상기 전기화학 습식 식각 공정으로 상기 희생 도핑된 영역(110)을 제거할 때, 상기 제1 도핑된 반도체층(105)은 n형 도펀트로 도핑되고, 상기 희생 도펀트 영역(110)은 p형 도펀트로 도핑되는 것이 바람직하다. 상기 전기화학 습식 식각 공정의 식각 용액은 NH4OH, KOH 및 H2O2 등을 포함할 수 있다. 상기 희생 도펀트 영역(110)내 다수 캐리어들인 정공들은 상기 NH4OH, KOH 및 H2O2 등을 포함하는 식각 용액 내에서 반도체 원소를 이온화시킨다. 이에 따라, p형 도펀트로 도핑된 희생 도펀트 영역(110)은 n형 도펀트로 도핑된 제1 도핑된 반도체층(105)에 보다 빠르게 식각된다. 상기 전기화학 습식 식각 공정시, 상기 반도체 기판(100)에 역바이어스를 인가하는 것이 바람직하다. 이로써, 상기 희생 도펀트 영역(110)의 식각을 가속시킬 수 있다. 상기 전기화학 습식 식각 공정시, 적어도 상기 p형 도펀트로 도핑된 희생 도펀트 영역(110)에 자외선을 조사하는 것이 바람직하다. 높은 에너지의 자외선을 상기 희생 도펀트 영역(110)에 조사함으로써, 전자 및 정공들이 생성되어 상기 희생 도펀트 영역(110)의 식각속도를 더욱 증가시킬 수 있다.
한편, 상기 리세스된 영역(112)을 갖는 제1 도핑된 반도체층(105)은 다른 방법으로 형성될 수도 있다. 이 방법에서는 상기 희생 도펀트 영역(110)이 요구되지 않는다. 상기 절연막(107)을 패터닝하여 상기 예비 제1 도핑된 반도체층(104)의 상부면의 중앙부를 노출시킨다. 상기 노출된 예비 제1 도핑된 반도체층(104)을 습식 식각하여 상기 리세스된 영역(112)을 갖는 제1 도핑된 반도체층(105)을 형성한다. 이때, 습식 식각은 공정 시간을 조절하여 상기 제1 도핑된 반도체층(105)의 두께를 제어할 수 있다.
도 7을 참조하면, 상기 리세스된 영역(112)을 갖는 반도체 기판(100)에 제1 선택적 에피택시얼 성장 공정을 수행하여 제1 진성 반도체층(115)을 형성한다. 상기 제1 진성 반도체층(115)은 상기 리세스된 영역(112) 내에 형성된다. 특히, 상기 리세스된 영역(112)의 내면을 따라 실질적으로 균일한 두께로 형성될 수 있다. 상기 제1 진성 반도체층(115)은 상술한 바와 같이, 실리콘, 게르마늄 및 실리콘-게르마늄등의 단일 종류의 반도체로 형성될 수 있다.
상기 제1 진성 반도체층(115)이 실리콘으로 형성되는 경우에, 상기 제1 선택적 에피택시얼 성장 공정에 사용되는 실리콘 소스 가스는 실레인(SiH4), 다이실레인(Si2H6) 및 다이클로로실레인(SiCl2H2) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 제1 선택적 에피택시얼 성장 공정은 APCVD, RPCVD, UHVCVD, LPCVD 및 Cyclic CVD등의 방법으로 수행될 수 있다. 상기 제1 진성 반도체층(115)을 저온에서 성장하는 경우에, HC1 가스 및/또는 H2 가스를 추가적으로 사용할 수 있다. Cyclic CVD로 상기 제1 선택적 에피택시얼 성장 공정을 수행하는 경우에, 상기 진성 반도체층(115)는 저온에서 충분한 두께를 갖도록 형성될 수 있다.
도 8을 참조하면, 상기 리세스된 영역(112) 내 및 상기 제1 진성 반도체층(115) 상에 다중 양자 우물층(120)을 형성한다. 상기 다중 양자 우물층(120)은 서로 다른 에너지 밴드 갭을 갖는 제1 반도체층(117) 및 제2 반도체층(118)을 복수번 교대로 적층된 구조물로 형성한다. 예컨대, 상기 제1 및 제2 반도체층들(117,118) 중에서 어느 하나는 실리콘으로 형성하고, 다른 하나는 실리콘-게르마늄으로 형성할 수 있다. 실리콘-게르마늄은 게르마늄 농도에 따라 에너지 밴드 갭이 달라진다. 예컨대, 게르마늄 농도가 증가될수록 실리콘-게르마늄의 에너지 밴드 갭은 감소될 수 있다. 외부로부터 입사되는 광의 파장에 따라, 실리콘-게르마늄내 게르마늄 농도를 조절할 수 있다. 상기 제1 반도체층(117)은 선택적 에피택시얼 성장 공정으로 형성하는 것이 바람직하다. 이와 마찬가지로, 상기 제2 반도체층(118)도 선택적 에피택시얼 성장 공정으로 형성하는 것이 바람직하다. 상기 다중 양자 우물층(120)은 진성 상태로 형성하는 것이 바람직하다. 상기 다중 양자 우물층(120)도 상기 리세스된 영역(112)의 내면을 따라 실질적으로 균일한 두께로 형성될 수 있다. 이로써, 상기 다중 양자 우물층(120)은 바울 형태(bowl-shaped)로 형성될 수 있다.
도 9를 참조하면, 제2 선택적 에피택시얼 성장 공정을 수행하여 상기 다중 양자 우물층(120) 상에 제2 진성 반도체층(125)을 형성한다. 상기 제2 진성 반도체층(125)은 실리콘, 게르마늄 및 실리콘-게르마늄 중에서 선택된 어느 하나로 형성 될 수 있다. 상기 제2 진성 반도체층(125)이 실리콘으로 형성되는 경우에, 상기 제2 선택적 에피택시얼 성장 공정에 사용되는 실리콘 소스 가스는 상기 제1 선택적 에피택시얼 성장 공정에서 사용한 것과 동일할 수 있다. 상기 제2 선택적 에피택시얼 성장 공정의 증착 방식도 상기 제1 선택적 에피택시얼 성장 공정과 동일할 수 있다.
상기 제2 진성 반도체층(125)은 상기 다중 양자 우물층(120) 상의 상기 리세스된 영역(112)을 채우고, 상기 절연막(107) 보다 높게 형성될 수 있다. 상기 제2 진성 반도체층(125)은 상기 개구부(108)에 인접한 상기 절연막(107)의 일부분 상에도 형성될 수 있다.
이어서, 제3 선택적 에피택시얼 성장 공정을 수행하여 상기 제2 진성 반도체층(125) 상에 제2 도펀트로 도핑된 제2 도핑된 반도체층(130)을 형성한다. 상기 제2 도핑된 반도체층(130)은 실리콘, 게르마늄 및 실리콘-게르마늄 중에서 어느 하나로 형성될 수 있다. 상기 제2 도핑된 반도체층(130)이 실리콘으로 형성되는 경우에, 상기 제2 진성 반도체층(125)과 하나의 증착 챔버 내에서 연속적으로 형성될 수 있다. 구체적으로, 상기 증착 챔버내에 실리콘 소스 가스를 제공하여 상기 제2 진성 반도체층(125)을 형성한다. 이어서, 상기 상기 실리콘 소스 가스를 계속 공급한 채로, 추가적으로, 제2 도전형의 도펀트를 포함하는 소스 가스를 공급한다. 이로써, 상기 제2 진성 반도체층(125) 상에 상기 제2 도핑된 반도체층(130)을 연속적으로 형성할 수 있다.
상기 제2 진성 반도체층(125)을 갖는 반도체 기판(100) 상에 층간 절연막(132)을 형성한다. 상기 층간 절연막(132)은 산화물, 질화물 및 산화질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 층간 절연막(132) 및 절연막(107)을 연속적으로 패터닝하여 상기 제1 도핑된 반도체층(105)을 노출시키는 적어도 하나의 제1 전극홀(134)을 형성한다. 상기 층간 절연막(132)을 패터닝하여 상기 제2 도핑된 반도체층(130)을 노출시키는 적어도 하나의 제2 전극홀(135)을 형성한다. 상기 제1 및 제2 전극홀들(134,135)은 동시에 형성되는 것이 바람직하다.
이어서, 상기 제1 및 제2 전극홀들(134,135)을 갖는 반도체 기판(100) 상에 플래티늄막(Pt) 및 니켈막(Ni)을 차례로 증착한다. 이때, 상기 플래티늄막(Pt)은 상기 니켈막에 비하여 얇게 형성하는 것이 바람직하다. 예컨대, 상기 플래티늄막은 약 10 Å의 두께로 형성하고, 상기 니켈막은 약 300 Å의 두께로 형성할 수 있다. 상기 플래티늄막 및 니켈막은 전자빔 증착기 또는 스퍼터링 증착 시스템등으로 형성할 수 있다. 상기 플래티늄막 및 니켈막을 갖는 반도체 기판(100)에 어닐링 공정을 수행한다. 상기 어닐링 공정에 의하여 상기 플래티늄막의 플래티늄 및 니켈막의 니켈은 상기 제1 및 제2 전극홀들(134,135)에 노출된 제1 및 제2 도핑된 반도체층들(105,130)과 반응하여 도 1의 제1 오믹층(137a) 및 제2 오믹층(137b)이 형성된다. 상기 제1 및 제2 오믹층들(137a,137b)은 플래티늄-니켈-반도체 화합물로 형성된다. 상기 어닐링 공정은 약 400 ℃ 내지 약 500 ℃의 공정온도에서 수행될 수 있다. 상기 어닐링 공정은 상기 플래티늄막 및 니켈막을 증착하는 챔버내에서 인시츄(in-situ)로 수행될 수 있다.
상기 플래티늄은 열적 안정성이 매우 우수하다. 이로써, 상기 플래티늄은 상기 제1 및 제2 오믹층(137a,137b)의 열적 안정성을 향상시킨다. 이로써, 상기 제1 및 제2 오믹층들(137a,137b)의 저항이 낮은 채로 유지되어 광 감지 소자는 우수한 특성을 유지할 수 있다.
상기 제1 및 제2 오믹층들(137a,137b)을 형성한 후에, 미반응된 플래티늄막 및 니켈막을 제거할 수 있다.
이어서, 상기 제1 및 제2 전극홀들(134,135)을 각각 경유하여 상기 제1 및 제2 오믹층들(137a,137b)을 접속된 도 1의 제1 및 제2 전극들(140a,140b)을 형성한다. 이로써, 도 1의 광 감지 소자를 구현할 수 있다.
한편, 도 2에 도시된 광 감지 소자의 형성 방법은 상술한 도 1의 광 감지 소자의 형성 방법과 유사하다. 도 2에 도시된 광 감지 소자의 형성 방법은 제2 진성 반도체층을 형성하는 방법 이외는 상술한 방법과 동일하게 수행할 수 있다. 즉, ㅅ상술한 방법에서, 제2 진성 반도체층을 리세스된 영역(112)을 채우고 반도체 기판(100)의 상부면과 동일한 높이가 되도록 형성함으로써, 도 2에 개시된 광 감지 소자를 구현할 수 있다.
다음으로, 도 3에 개시된 광 감지 소자의 형성 방법을 도면들을 참조하여 설명한다. 이 방법은 도 4 내지 도 8을 참조하여 설명한 방법들을 포함할 수 있다.
도 10 내지 도 도 13은 도 3에 도시된 광 감지 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 10을 참조하면, 다중 양자 우물층(120) 상에 제2 진성 반도체층(125a)을 선택적 에피택시얼 성장 공정으로 형성한다. 이때, 상기 제2 진성 반도체층(125a)은 리세스된 영역(112)의 내면을 따라 균일한 두께로 형성되고 상기 리세스된 영역(112) 내에 형성된다. 상기 제2 진성 반도체층(125a)은 도 7의 제2 진성 반도체층(125)과 동일한 물질로 형성될 수 있다. 이어서, 상기 제2 진성 반도체층(125a) 상 및 상기 리세스된 영역(112) 내에 제2 도핑된 반도체층(130a)을 형성한다. 상기 제2 도핑된 반도체층(130a)은 선택적 에피택시얼 성장 공정으로 형성하는 것이 바람직하다. 상기 제2 도핑된 반도체층(130a)은 상기 리세스된 영역(112)의 내면을 따라 균일한 두께로 형성된다. 이로써, 상기 제2 도핑된 반도체층(130a)은 바울 형태(bowl-shaped)로 형성된다. 상기 제2 도핑된 반도체층(130a)은 도 9의 제2 도핑된 반도체층(130)과 동일한 물질로 형성될 수 있다.
이어서, 반도체 기판(100) 전면 상에 보호 절연막(150)을 형성할 수 있다. 상기 보호 절연막(150)은 상기 제2 도핑된 반도체층(130)을 덮는다. 상기 보호 절연막(150)은 상기 제2 도핑된 반도체층(130) 상에 후속에 수행되는 오믹층이 형성되는 것을 방지할 수 있다. 상기 보호 절연막(150)은 산화물로 형성될 수 있다. 경우에 따라, 상기 보호 절연막(150)의 형성은 생략될 수도 있다.
도 11을 참조하면, 상기 제1 및 제2 반도체층들(105,130a) 사이의 제1 진성 반도체층(115), 다중 양자 우물층(120) 및 제2 진성 반도체층(125a) 중에서 적어도 일부에 트렌치를 형성하고, 상기 트렌치를 채우는 필드 절연막(field insulation layer)을 반도체 기판 상에 형성하고, 상기 필드 절연막을 평탄화하여 소자분리 패 턴(153)을 형성한다. 상기 소자분리 패턴(153)은 제1 도핑된 반도체층(105)을 둘러싸는 소자분리 패턴(102)에 비하여 얕게 형성되는 것이 바람직하다. 상기 소자분리 패턴(153)을 형성할 때, 상기 리세스된 영역(112)을 채우는 희생 절연 패턴(153')이 형성될 수 있다. 상기 희생 절연 패턴(153')은 상기 소자분리 패턴(153)과 동일한 물질을 포함한다. 상기 필드 절연막을 평탄화할 때, 절연막(107) 상의 보호 절연막(150)이 제거되어, 보호 절연막(150)이 상기 리세스된 영역(112) 내에만 잔존될 수 있다.
도 12를 참조하면, 상기 절연막(107)을 패터닝하여 상기 제1 및 제2 도핑된 반도체층들(105,130a)을 각각 노출시키는 제1 및 제2 전극홀들(134',135')을 형성한다. 상기 제1 및 제2 전극홀들(134',135')은 동일한 높이에 형성될 수 있다.
도 13을 참조하면, 상기 제1 및 제2 전극홀들(134',135')을 갖는 반도체 기판(100) 상에 플래티늄막 및 니켈막을 차례로 형성하고, 어닐링 공정을 수행하여 상기 제1 및 제2 전극홀들(134',135')에 노출된 제1 및 제2 도핑된 반도체층들(105,130a) 상에 제1 및 제2 오믹층들(137a',137b')을 각각 형성한다. 상기 플래티늄막 및 니켈막을 형성하는 방법 및 상기 어닐링 공정은 도 9 및 도 1을 참조하여 설명한 것과 동일하다.
상기 제1 및 제2 전극홀들(134',135')을 경유하여 상기 제1 및 제2 오믹층들(137a',137b')에 각각 접속된 제1 전극(140a',140b')을 형성한다. 이어서, 마스크 패턴을 이용하여 상기 리세스된 영역(112) 내의 희생 절연 패턴(153') 및 보호 절연막(150)을 제거하여 도 3에 도시된 광 감지 소자를 구현할 수 있다. 상기 희생 절연 패턴(153') 및 보호 절연막(150)이 후속에 형성되는 층간 절연막과 동일한 물질(예컨대, 실리콘산화물등)로 형성되는 경우에, 상기 희생 절연 패턴(153') 및 보호 절연막(150)을 제거하는 공정은 생략될 수도 있다.
도 1은 본 발명의 실시예에 따른 광 감지 소자를 나타내는 단면도.
도 2는 도 1의 광 감지 소자의 일 변형예를 나타내는 단면도.
도 3은 도 1의 광 감지 소자의 다른 변형예를 나타내는 단면도.
도 4 내지 도 9는 본 발명의 실시예에 따른 광 감지 소자의 형성 방법을 설명하기 위한 단면도들.
도 10 내지 도 도 13은 도 3에 도시된 광 감지 소자의 형성 방법을 설명하기 위한 단면도들.

Claims (18)

  1. 반도체 기판 내에 형성되고, 상부면의 중앙부에 리세스된 영역을 갖는 제1 도핑된 반도체층;
    상기 리세스 영역의 내면 상에 형성된 제1 진성 반도체층;
    상기 리세스 영역 내 및 상기 제1 진성 반도체층 상에 배치된 다중 양자 우물층;
    상기 다중 양자 우물층 상에 배치된 제2 진성 반도체층; 및
    상기 제2 진성 반도체층 상에 배치되고 상기 제1 도핑된 반도체층과 다른 타입의 도펀트로 도핑된 제2 도핑된 반도체층을 포함하는 광 감지 소자.
  2. 청구항 1에 있어서,
    상기 다중 양자 우물층은 서로 다른 에너지 밴드 갭을 갖는 제1 반도체층 및 제2 반도체층이 복수번 교대로 적층된 다층 구조물인 광 감지 소자.
  3. 청구항 2에 있어서,
    상기 다중 양자 우물층은 진성 상태(intrinsic state)인 광 감지 소자.
  4. 청구항 2에 있어서,
    상기 제1 반도체층 및 상기 제2 반도체층 중에서 어느 하나는 실리콘으로 형 성되고, 다른 하나는 실리콘-게르마늄으로 형성된 광 감지 소자.
  5. 청구항 1에 있어서,
    상기 제1 도핑된 반도체층, 상기 제2 도핑된 반도체층, 상기 제1 진성 반도체층 및 제2 진성 반도체층의 각각은 단일 종의 반도체로 형성된 광 감지 소자.
  6. 청구항 1에 있어서,
    상기 제1 도핑된 반도체층에 접속된 제1 전극;
    상기 제1 전극 및 상기 제1 도핑된 반도체층 사이에 개재된 제1 오믹층;
    상기 제2 도핑된 반도체층에 접속된 제2 전극; 및
    상기 제2 전극 및 상기 제2 도핑된 반도체층 사이에 개재된 제2 오믹층을 더 포함하되, 상기 제1 및 제2 오믹층들은 플레티늄-니켈-반도체 화합물을 포함하는 광 감지 소자.
  7. 청구항 1에 있어서,
    상기 반도체 기판 상에 배치된 절연막을 더 포함하되, 상기 절연막은 상기 리세스된 영역 상에 배치된 개구부를 갖고, 상기 리세스된 영역의 상부폭은 상기 개구부의 폭에 비하여 큰 광 감지 소자.
  8. 청구항 7에 있어서,
    상기 제2 진성 반도체층은 상기 다중 양자 우물층 위의 상기 리세스된 영역을 채우고, 상기 제2 도핑된 반도체층의 상부면은 상기 반도체 기판의 상부면 보다 높게 배치된 광 감지 소자.
  9. 청구항 7에 있어서,
    상기 제2 진성 반도체층 및 제2 도핑된 반도체층은 상기 리세스된 영역 내에 배치된 광 감지 소자.
  10. 청구항 9에 있어서,
    상기 제1 도핑된 반도체층에 접속된 제1 전극;
    상기 제2 도핑된 반도체층에 접속되고, 상기 제1 전극의 바닥면과 동일한 높이의 바닥면을 갖는 제2 전극; 및
    상기 제1 전극 및 제2 전극 사이의 제1 진성 반도체층, 다중 양자 우물층 및 제2 진성 반도체층 중에서 적어도 일부에 형성된 소자분리 패턴을 더 포함하는 광 감지 소자.
  11. 반도체 기판 내에 예비 제1 도핑된 반도체층을 형성하는 단계;
    상기 반도체 기판 상에 개구부를 갖는 절연막을 형성하는 단계;
    상기 개구부 아래의 상기 예비 제1 도핑된 반도체층을 식각하여 리세스된 영역을 갖는 제1 도핑된 반도체층을 형성하는 단계;
    상기 리세스된 영역 내에 제1 진성 반도체층 및 다중 양자 우물층을 차례로 형성하는 단계;
    상기 다중 양자 우물층 상에 제2 진성 반도체층을 형성하는 단계; 및
    상기 제2 진성 반도체층 상에 상기 제1 도핑된 반도체층과 다른 도펀트로 도핑된 제2 도핑된 반도체층을 형성하는 단계를 포함하는 광 감지 소자의 형성 방법.
  12. 청구항 11에 있어서,
    상기 리세스된 영역을 형성하는 단계는,
    상기 예비 제1 도핑된 반도체층의 상부면의 중앙부를 통하여 희생 도핑된 영역을 형성하는 단계; 및
    상기 개구부를 통하여 상기 희생 도핑된 영역을 제거하여 리세스된 영역을 갖는 제1 도핑된 반도체층을 형성하는 단계를 포함하되,
    상기 희생 도핑된 영역의 바닥면은 상기 제1 도핑된 반도체층의 바닥면 보다 높고, 상기 희생 도핑된 영역내 도펀트는 상기 제1 도핑된 반도체층내 도펀트와 서로 다른 타입인 광 감지 소자의 형성 방법.
  13. 청구항 12에 있어서,
    상기 제1 도핑된 반도체층은 n형 도펀트로 도핑되고,
    상기 희생 도핑된 영역은 p형 도펀트로 도핑되고,
    상기 희생 도핑된 영역은 전기화학 습식 식각 공정(electrochemical wet etch process)으로 제거하는 광 감지 소자의 형성 방법.
  14. 청구항 13에 있어서,
    상기 전기화학 습식 식각 공정시, 적어도 상기 희생 도핑된 영역에 자외선을 조사하는 광 감지 소자의 형성 방법.
  15. 청구항 11에 있어서,
    상기 다중 양자 우물층은 서로 다른 밴드 갭을 갖는 제1 반도체층 및 제2 반도체층을 복수번 교대로 적층된 구조물로 형성하고,
    상기 제1 및 제2 반도체층들은 선택적 에피택시얼 성장 공정으로 형성되는 광 감지 소자의 형성 방법.
  16. 청구항 11에 있어서,
    상기 제1 진성 반도체층, 상기 제2 진성 반도체층 및 상기 제2 도핑된 반도체층의 각각은 단일 종류의 반도체로 형성되는 광 감지 소자의 형성 방법.
  17. 청구항 11에 있어서,
    상기 제1 도핑된 반도체층과 접속된 제1 오믹층 및 상기 제2 도핑된 반도체층과 접속된 제2 오믹층을 동시에 형성하는 단계; 및
    상기 제1 및 제2 오믹층들과 각각 접속되는 제1 및 제2 전극들을 형성하는 단계를 포함하되, 상기 제1 및 제2 오믹층들은 플레티늄-니켈-반도체 화합물로 형성되는 광 감지 소자의 형성 방법.
  18. 청구항 11에 있어서,
    상기 제2 진성 반도체층 및 상기 제2 도핑된 반도체층은 상기 리세스된 영역내에 형성되고, 상기 제2 진성 반도체층 및 제2 도핑된 반도체층은 상기 리세스된 영역의 내면을 따라 균일한 두께로 형성되되,
    상기 제2 도핑된 반도체층 및 제1 도핑된 반도체층 사이에 소자분리 패턴을 형성하는 단계를 더 포함하는 광 감지 소자의 형성 방법.
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