KR20090049646A - System in package - Google Patents

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Abstract

본 발명은 시스템 인 패키지에 관한 것으로, 반도체 소자가 실장되는 반도체 소자 실장 영역 및 그 주변에 형성되는 제1 회로 배선 패턴과 제1 회로 배선 패턴과 연결되고 하면에 형성되는 복수 개의 볼 랜드를 갖는 배선 기판과, 배선 기판의 반도체 소자 실장 영역에 실장되는 제1 반도체 소자와, 제1 반도체 소자를 덮도록 제1 회로 배선 패턴에 접합되어 설치되며, 표면에 형성된 도금층과 내부에 형성된 제2 회로 배선 패턴을 갖는 MID와, 제2 회로 배선 패턴에 접합되어 MID 내부에 실장되는 제2 반도체 소자와, 볼 랜드에 부착된 솔더 볼을 포함된다. 본 발명에 따르면, MID 내부에 회로 배선 패턴을 형성하여 웨이퍼 레벨 패키지와 같은 반도체 소자를 실장함으로써, 한정된 면적에 많은 부품을 장착할 수 있고, MID 외부에 도금층을 형성하여 전자파 간섭 특성이 향상될 수 있다. 또한, MID가 반도체 소자를 덮도록 설치되어 외부의 물리적 충격으로 발생될 수 있는 반도체 칩의 크랙이 방지될 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a system-in-package, wherein a wiring having a plurality of ball lands connected to a first circuit wiring pattern and a first circuit wiring pattern formed around a semiconductor element mounting region in which the semiconductor element is mounted, and a first circuit wiring pattern is formed on a bottom surface thereof. A substrate, a first semiconductor element mounted in a semiconductor element mounting region of a wiring board, and a first circuit wiring pattern joined to and disposed to cover the first semiconductor element, the plating layer formed on the surface and the second circuit wiring pattern formed therein And a second semiconductor element bonded to the second circuit wiring pattern and mounted inside the MID, and a solder ball attached to the ball land. According to the present invention, by forming a circuit wiring pattern inside the MID to mount a semiconductor device such as a wafer level package, many components can be mounted in a limited area, and a plating layer is formed outside the MID to improve electromagnetic interference characteristics. have. In addition, the MID may be installed to cover the semiconductor device, thereby preventing cracking of the semiconductor chip, which may be generated by an external physical shock.

시스템 인 패키지(SIP; System In Package), MID(Molded Interconnected Device), 차폐(shield), 전자파 간섭(EMI; Electro Migration Interference) System In Package (SIP), Molded Interconnected Device (MID), Shield, Electro Migration Interference (EMI)

Description

시스템 인 패키지{SYSTEM IN PACKAGE}System In Package {SYSTEM IN PACKAGE}

본 발명은 시스템 인 패키지에 관한 것으로, 특히 반도체 소자가 실장된 MID를 배선 기판에 실장하여 한정된 면적에 많은 부품을 실장할 수 있고, MID로 인해 전자파 장해 특성도 향상될 수 있는 시스템 인 패키지에 관한 것이다. The present invention relates to a system-in-package, and more particularly, to a system-in-package in which a large number of components can be mounted in a limited area by mounting a MID mounted with a semiconductor element on a wiring board, and the electromagnetic interference characteristics can be improved due to the MID. will be.

휴대용 전자기기의 수요 증가에 대응하기 위한 기술로서 실장 부품인 반도체 칩 패키지 크기를 줄이는 기술, 복수 개의 개별 반도체 칩들을 원 칩(one chip)화 하는 시스템 온 칩(system on chip; SOC) 기술, 복수 개의 개별 반도체 칩들을 하나의 패키지로 집적하는 시스템 인 패키지(system in package; SIP) 기술 등이 알려져 있다.As a technology for responding to the increasing demand of portable electronic devices, a technology for reducing the size of a semiconductor chip package as a mounting component, a system on chip (SOC) technology for forming one chip into a plurality of individual semiconductor chips, and a plurality of technologies A system in package (SIP) technology for integrating four individual semiconductor chips into one package is known.

그 중에서 시스템 인 패키지 기술은 멀티 칩 모듈(multi-chip module; MCM) 기술의 연장선상에 있는 기술이다. 칩 실장 구조 측면에서 멀티 칩 모듈 기술이 수평적 실장 구조가 주를 이루는 것과 달리, 시스템 인 패키지 기술은 수직적 실장 구조가 주를 이룬다. 그런데 시스템 인 패키지 기술의 경우 복수 개의 반도체 칩을 하나의 패키지 내에 적층하여 실장함에 따른 테스트 수율 저하, 서로 다른 기능을 하는 반도체 칩들에 대한 적합한 테스트 환경 구축 및 반도체 칩의 버전 변화에 따 른 기술 개발 등이 어렵다는 문제가 있다.Among them, the system-in-package technology is an extension of the multi-chip module (MCM) technology. In terms of chip mounting structure, in the case of multi chip module technology, the horizontal mounting structure is mainly used, whereas the system-in-package technology is vertical mounting structure. However, in the case of system-in-package technology, test yields are reduced by stacking and mounting a plurality of semiconductor chips in one package, establishing a suitable test environment for semiconductor chips having different functions, and developing technologies according to changes in the version of semiconductor chips. There is a problem that this is difficult.

그리고 이러한 시스템 인 패키지 구조에서 반도체 칩이 적층되는 경우, 구동 중에 발생되는 열로 인한 패키지 성능 저하의 문제를 해결하는 데에 한계가 있는 문제점이 있다. 또한, 하부 반도체 칩 패키지의 반도체 칩이 차폐(shielding)되지 않아 외부에서의 전자파 간섭(EMI; Electro Migration Interference) 또는 반도체 칩에서 외부로의 전자파 간섭이 발생될 수 있어, 전기적 성능이 저하될 수 있다는 문제점도 있다.In the case of stacking semiconductor chips in such a system-in-package structure, there is a problem in that there is a limit in solving a problem of deterioration of package performance due to heat generated during driving. In addition, since the semiconductor chip of the lower semiconductor chip package is not shielded, external electromagnetic interference (EMI) or electromagnetic interference from the semiconductor chip to the outside may be generated, thereby deteriorating electrical performance. There is also a problem.

따라서, 본 발명의 목적은 한정된 공간에 많은 반도체 소자를 장착할 수 있는 시스템 인 패키지를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a system-in-package capable of mounting many semiconductor devices in a limited space.

본 발명의 다른 목적은 복수 개의 반도체 소자가 적층되는 경우, 하부 반도체 소자가 차폐(shielding)되지 않아 발생되는 전자파 간섭 문제를 해결할 수 있는 시스템 인 패키지를 제공하는 데 있다.Another object of the present invention is to provide a system-in-package that can solve the electromagnetic interference problem caused by the lower semiconductor device is not shielded when a plurality of semiconductor devices are stacked.

상기와 같은 목적을 달성하기 위한 본 발명은 시스템 인 패키지로서, 반도체 소자가 실장되는 반도체 소자 실장 영역 및 그 주변에 형성되는 제1 회로 배선 패턴과 상기 제1 회로 배선 패턴과 연결되고 하면에 형성되는 복수 개의 볼 랜드를 갖는 배선 기판과, 상기 배선 기판의 반도체 소자 실장 영역에 실장되는 제1 반도체 소자와, 상기 제1 반도체 소자를 덮도록 상기 제1 회로 배선 패턴에 접합되어 설치되며, 표면에 형성된 도금층과 내부에 형성된 제2 회로 배선 패턴을 갖는 MID(Molded Interconnected Device)와, 상기 제2 회로 배선 패턴에 접합되어 상기 MID 내부에 실장되는 제2 반도체 소자와, 상기 볼 랜드에 부착된 솔더 볼을 포함한다.The present invention for achieving the above object is a system-in-package, and is connected to the first circuit wiring pattern and the first circuit wiring pattern formed in the semiconductor device mounting region and the periphery in which the semiconductor device is mounted and formed on the bottom surface A wiring board having a plurality of ball lands, a first semiconductor element mounted in a semiconductor element mounting region of the wiring board, and bonded to the first circuit wiring pattern so as to cover the first semiconductor element, and formed on a surface thereof. A MID (Molded Interconnected Device) having a plating layer and a second circuit wiring pattern formed therein, a second semiconductor element bonded to the second circuit wiring pattern and mounted inside the MID, and a solder ball attached to the ball land. Include.

본 발명에 따르면, MID 내부에 회로 배선 패턴을 형성하여 웨이퍼 레벨 패키지와 같은 반도체 소자를 실장함으로써, 한정된 면적에 많은 부품을 장착할 수 있 고, MID 외부에 도금층을 형성하여 전자파 간섭 특성이 향상될 수 있다. 또한, MID가 반도체 소자를 덮도록 설치되어 외부의 물리적 충격으로 발생될 수 있는 반도체 칩의 크랙이 방지될 수 있다.According to the present invention, by forming a circuit wiring pattern inside the MID to mount a semiconductor element such as a wafer level package, many components can be mounted in a limited area, and a plating layer is formed outside the MID to improve electromagnetic interference characteristics. Can be. In addition, the MID may be installed to cover the semiconductor device, thereby preventing cracking of the semiconductor chip, which may be generated by an external physical shock.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art may easily implement the present invention.

실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.In describing the embodiments, descriptions of technical contents which are well known in the technical field to which the present invention belongs and are not directly related to the present invention will be omitted. This is to more clearly communicate without obscure the subject matter of the present invention by omitting unnecessary description.

마찬가지 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 개략적으로 도시되었다. 또한, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다. For the same reason, in the accompanying drawings, some components are exaggerated, omitted or schematically illustrated. In addition, the size of each component does not fully reflect the actual size.

도 1은 본 실시예에 따른 시스템 인 패키지를 개략적으로 나타낸 단면도이고, 도 2는 본 실시예에 따른 시스템 인 패키지의 일부를 개략적으로 나타낸 확대 단면도이다.1 is a cross-sectional view schematically showing a system in package according to the present embodiment, and FIG. 2 is an enlarged cross-sectional view schematically showing a part of the system in package according to the present embodiment.

도 1과 도 2를 참조하면, 본 발명에 따른 시스템 인 패키지(100)는 배선 기판(30)에 실장되는 제1 반도체 소자(20a)와 제1 웨이퍼 레벨 패키지(20a)를 덮도록 형성되고, 내부에 제2 반도체 소자(20b)가 실장된 MID(10)를 포함하여 구성되는 것이 특징이다. 시스템 인 패키지(100)는 배선 기판(30), 제1 반도체 소자(20a), MID(10), 제2 반도체 소자(20b), 솔더 볼(35)을 포함한다. 1 and 2, the system in package 100 according to the present invention is formed to cover the first semiconductor device 20a and the first wafer level package 20a mounted on the wiring board 30. It is characterized in that it comprises a MID (10) mounted therein the second semiconductor element (20b). The system in package 100 includes a wiring board 30, a first semiconductor device 20a, a MID 10, a second semiconductor device 20b, and a solder ball 35.

제1 및 제2 반도체 소자(20a, 20b)는 예컨대, 웨이퍼 레벨 패키지(WLP; Wafer Level Package)이다. 그러나, 제1 및 제2 반도체 소자(20a, 20b)의 형태가 웨이퍼 레벨 패키지에 한정되는 것은 아니다. 이하에서는 반도체 소자가 웨이퍼 레벨 패키지(20)인 것을 예로 들어 설명한다. 웨이퍼 레벨 패키지(20)는 개별 반도체 칩으로 분리된 상태에서 조립이 진행되지 않고, 웨이퍼(wafer) 조립 공정으로 제조된 반도체 웨이퍼 상태에서 재배선 작업과 범프(bump)의 형성 및 개별 반도체 칩 분리 작업을 거쳐 제조되는 패키지 형태이다. 웨이퍼 레벨 패키지(20)는 패키지의 열적, 전기적 특정 및 패키지 소형화에 따르는 이점과 웨이퍼 레벨 테스트 적용에 따른 비용 감소와 파급 효과가 매우 크다는 이점을 갖는다. 더욱이, 웨이퍼 레벨 패키지(20)를 제조하는 데 사용되는 제조 설비나 제조 공정에 기존 웨이퍼 조립 설비와 공정들을 이용할 수 있고, 웨이퍼 레벨 패키지(20)를 제조하기 위하여 추가로 소요되는 원부자재를 최소화할 수 있다.The first and second semiconductor devices 20a and 20b are, for example, wafer level packages (WLPs). However, the shape of the first and second semiconductor elements 20a and 20b is not limited to the wafer level package. Hereinafter, the semiconductor device will be described as an example of the wafer level package 20. The wafer level package 20 does not undergo assembly in the state of being separated into individual semiconductor chips, and redistribution and bump formation and separation of individual semiconductor chips are performed in the state of a semiconductor wafer manufactured by a wafer assembly process. Package form is manufactured through. The wafer level package 20 has the advantages of thermal, electrical specification and package miniaturization of the package, and the cost reduction and ripple effect of the wafer level test application is very large. Moreover, existing wafer assembly equipment and processes can be used in the manufacturing equipment or manufacturing process used to manufacture the wafer level package 20, and the additional raw materials required to manufacture the wafer level package 20 can be minimized. Can be.

웨이퍼 레벨 패키지(20)는 일면에 복수 개의 범프(25)들이 구비되어 있다. 제1 웨이퍼 레벨 패키지(20a)는 범프(25a)에 의해 배선 기판(30)과 전기적으로 연결되고, 동시에 기계적으로 고정된다. 제2 웨이퍼 레벨 패키지(20b)는 범프(25b)에 의해 MID(10)와 전기적으로 연결되며, 동시에 기계적으로 고정된다. 웨이퍼 레벨 패키지(20)와 배선 기판(30) 사이에는 언더필(underfill) 물질이 주입될 수 있다. 언더필 물질은 웨이퍼 레벨 패키지(20)와 배선 기판(30) 사이의 상호 결합 강도를 강화시키고, 범프(25)의 구조적/기계적 안정성을 향상시키며, 범프(25)의 접합 상태를 외부 환경으로부터 보호한다.The wafer level package 20 includes a plurality of bumps 25 on one surface thereof. The first wafer level package 20a is electrically connected to the wiring board 30 by the bumps 25a and simultaneously mechanically fixed. The second wafer level package 20b is electrically connected to the MID 10 by the bumps 25b and simultaneously mechanically fixed. An underfill material may be injected between the wafer level package 20 and the wiring board 30. The underfill material enhances the mutual bond strength between the wafer level package 20 and the wiring board 30, improves the structural / mechanical stability of the bumps 25, and protects the bonding state of the bumps 25 from the external environment. .

배선 기판(30)은 소정의 두께를 가지는 기판 베이스에 제1 회로 배선 패턴(40)이 인쇄된 기판이다. 여기서, 제1 회로 배선 패턴(40)은 복수 개의 층으로 형성될 수도 있고, 배선 기판(30)의 상면과 하면에만 형성될 수도 있다. 배선 기판(30)의 제1 회로 배선 패턴(45)은 패키지 실장 영역에 실장되는 제1 웨이퍼 레벨 패키지(20a)의 범프(25a)와 연결된다. 배선 기판(30)의 하면에는 복수 개의 볼 랜드(33)가 형성된다. 볼 랜드(33)는 비아(via)를 통해 제1 회로 배선 패턴(40)과 연결된다. 볼 랜드(33)에는 복수 개의 외부접속단자의 기능을 수행하는 솔더 볼(35)이 접합된다.The wiring board 30 is a board on which a first circuit wiring pattern 40 is printed on a substrate base having a predetermined thickness. Here, the first circuit wiring pattern 40 may be formed of a plurality of layers, or may be formed only on the upper and lower surfaces of the wiring board 30. The first circuit wiring pattern 45 of the wiring board 30 is connected to the bump 25a of the first wafer level package 20a mounted in the package mounting region. A plurality of ball lands 33 are formed on the bottom surface of the wiring board 30. The ball land 33 is connected to the first circuit wiring pattern 40 through a via. The solder lands 35 that serve as a plurality of external connection terminals are bonded to the ball lands 33.

배선 기판(30)은 웨이퍼 레벨 패키지(20)의 실장 영역 주위에 MID(10)가 설치되어 접합되는 제1 회로 배선 패턴(40) 부분이 형성된다. MID(10)와 접합되는 제1 회로 배선 패턴(40) 부분은 배선 기판(30)의 접지층(41) 또는 신호층(43)일 수 있다.The wiring board 30 is formed with a portion of the first circuit wiring pattern 40 to which the MID 10 is installed and bonded around the mounting area of the wafer level package 20. The portion of the first circuit wiring pattern 40 bonded to the MID 10 may be the ground layer 41 or the signal layer 43 of the wiring board 30.

MID(Molded Interconnected Device; 10)는 배선 기판(30)에 실장된 제1 웨이퍼 레벨 패키지(20a) 위에서 제1 웨이퍼 레벨 패키지(20a)를 덮도록 부착된다. MID(10)는 사출 성형 기판 상에 제2 회로 배선 패턴(15)이 형성되고, 전자 소자의 소형화 및 경량화의 관점과 회로 설계의 자유도 향상 및 고밀도 실장이 가능한 장치이다. MID(10)은 솔더링(soldering)에 의하거나 그 밖에 다른 열전도성이 우수한 접착 부재에 의해 배선 기판(30)에 부착될 수 있다.The MID 10 is attached to cover the first wafer level package 20a on the first wafer level package 20a mounted on the wiring board 30. The MID 10 is a device in which a second circuit wiring pattern 15 is formed on an injection molded substrate, and in terms of miniaturization and weight reduction of electronic elements, freedom of circuit design, and high density mounting. The MID 10 may be attached to the wiring board 30 by soldering or by another adhesive member having excellent thermal conductivity.

MID(10)는 유전체로 형성되는 중심층(11)과 중심층(11)의 표면에 형성되는 도금층(13) 및 중심층(11)의 내부에 형성되는 제2 회로 배선 패턴(15)을 포함한다. MID(10)는 유전체로 형성되는 중심층(11)에 레이저를 조사한 뒤, 표면에 도금층(13)을 형성하고, 내부에는 제2 회로 배선 패턴(15)을 형성한다.The MID 10 includes a center layer 11 formed of a dielectric, a plating layer 13 formed on a surface of the center layer 11, and a second circuit wiring pattern 15 formed in the center layer 11. do. The MID 10 irradiates a center layer 11 formed of a dielectric with a laser, forms a plating layer 13 on a surface thereof, and forms a second circuit wiring pattern 15 therein.

중심층(11)은 FR-4, 폴리이미드(polyimide), 에폭시(epoxy), 페놀(phenol), 폴리에스테르(polyester)와 같은 유전체로 이루어진다. 도금층(13)은 배선 기판(30)의 제1 회로 배선 패턴(40), 예컨대, 접지층(41)과 연결된다. 도금층(13)은 구리 또는 접지층(41)과의 접합이 용이하도록 니켈(Ni), 니켈/금(Ni/Au), 니켈/은(Ni/Ag), 니켈/팔라듐(Ni/Pd) 등의 금속으로 도금된다. 제2 회로 배선 패턴(15)은 배선 기판(30)의 제1 회로 배선 패턴(40), 예컨대 신호층(43)과 연결된다. 제2 회로 배선 패턴(15)은 제1 회로 배선 패턴(40), 볼 랜드(33)와 같은 재질, 예컨대 구리 재질로 형성된다.The center layer 11 is made of a dielectric such as FR-4, polyimide, epoxy, phenol, polyester. The plating layer 13 is connected to the first circuit wiring pattern 40 of the wiring board 30, for example, the ground layer 41. The plating layer 13 may be nickel (Ni), nickel / gold (Ni / Au), nickel / silver (Ni / Ag), nickel / palladium (Ni / Pd), or the like to facilitate bonding with the copper or ground layer 41. Plated with metal. The second circuit wiring pattern 15 is connected to the first circuit wiring pattern 40 of the wiring board 30, for example, the signal layer 43. The second circuit wiring pattern 15 is formed of the same material as the first circuit wiring pattern 40 and the ball land 33, for example, copper.

MID(10)는 시스템 인 패키지(100) 구동 시, 웨이퍼 레벨 패키지(20)에서 발생되는 열을 전달받아 외부로 방출시키는 기능을 수행한다. MID(10)는 웨이퍼 레벨 패키지(20)를 차폐(shield)하여 외부로부터 들어오는 전자파 간섭(EMI; Electro Migration Interference)을 차단하여 전자파 간섭으로 인한 웨이퍼 레벨 패키지(20)의 특성 저하를 방지한다. 더욱이, MID(10)가 배선 기판(10)의 접지층(41) 또는 신호층(43)과 연결되도록 함으로써 시스템 인 패키지(100)의 전기적 특성을 향상시킬 수 있다. The MID 10 receives the heat generated from the wafer level package 20 and discharges it to the outside when the system in package 100 is driven. The MID 10 shields the wafer level package 20 to block electromagnetic migration interference (EMI) from the outside to prevent degradation of the wafer level package 20 due to electromagnetic interference. In addition, the electrical characteristics of the system in package 100 may be improved by connecting the MID 10 to the ground layer 41 or the signal layer 43 of the wiring board 10.

한편, 제1 및 제2 웨이퍼 레벨 패키지(20a, 20b) 사이에는 다른 웨이퍼 레벨 패키지 또는 반도체 칩이 적층될 수 있고, 열 매개 물질(thermal interface material)이 개재될 수도 있다. 열 매개 물질은 열 전도도가 높은 물질로서, 웨이퍼 레벨 패키지(20)에서 발생된 열이 MID(10)로 신속하게 전달되어 열 방출 효과가 향상된다. 열 매개 물질로서는 액상 형태나 시트 형태 등 다양한 형태의 것이 적용될 수 있다.Meanwhile, another wafer level package or semiconductor chip may be stacked between the first and second wafer level packages 20a and 20b, and a thermal interface material may be interposed. The heat medium material is a material having high thermal conductivity, and heat generated in the wafer level package 20 is rapidly transferred to the MID 10 to improve the heat dissipation effect. As the heat medium material, various forms such as liquid form or sheet form can be applied.

그리고 시스템 인 패키지(100)는 외부접속단자로서 솔더 볼(35)이 형성된 구조를 개시하고 있지만 이에 한정되는 것은 아니고, 다양한 종류의 외부접속단자가 적용될 수 있다.The system-in-package 100 discloses a structure in which solder balls 35 are formed as external connection terminals, but is not limited thereto. Various types of external connection terminals may be applied.

한편, 본 발명에 따른 시스템 인 패키지는 전술한 실시예에 한정되지 않고 본 발명의 기술적 중심 사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 이는 본원발명이 속하는 기술 분야에 종사하는 자라면 쉽게 알 수 있을 것이다.On the other hand, the system in the package according to the present invention is not limited to the above-described embodiment may be variously modified within the scope not departing from the technical spirit of the present invention. This will be readily apparent to those skilled in the art.

도 1은 본 실시예에 따른 시스템 인 패키지를 개략적으로 나타낸 단면도이다.1 is a cross-sectional view schematically showing a system in package according to the present embodiment.

도 2는 본 실시예에 따른 시스템 인 패키지의 일부를 개략적으로 나타낸 확대 단면도이다.2 is an enlarged cross-sectional view schematically showing a part of a system in package according to the present embodiment.

Claims (5)

반도체 소자가 실장되는 반도체 소자 실장 영역 및 그 주변에 형성되는 제1 회로 배선 패턴과 상기 제1 회로 배선 패턴과 연결되고 하면에 형성되는 복수 개의 볼 랜드를 갖는 배선 기판과,A wiring board having a semiconductor element mounting region on which the semiconductor element is mounted, a first circuit wiring pattern formed around the semiconductor element, and a plurality of ball lands connected to the first circuit wiring pattern and formed on a lower surface thereof; 상기 배선 기판의 반도체 소자 실장 영역에 실장되는 제1 반도체 소자와,A first semiconductor element mounted in the semiconductor element mounting region of the wiring board; 상기 제1 반도체 소자를 덮도록 상기 제1 회로 배선 패턴에 접합되어 설치되며, 표면에 형성된 도금층과 내부에 형성된 제2 회로 배선 패턴을 갖는 MID(Molded Interconnected Device)와,A MID (Molded Interconnected Device) bonded to the first circuit wiring pattern so as to cover the first semiconductor device, and having a plating layer formed on a surface and a second circuit wiring pattern formed therein; 상기 제2 회로 배선 패턴에 접합되어 상기 MID 내부에 실장되는 제2 반도체 소자와,A second semiconductor element bonded to the second circuit wiring pattern and mounted inside the MID; 상기 볼 랜드에 부착된 솔더 볼을 포함하는 것을 특징으로 하는 시스템 인 패키지.And a solder ball attached to the ball land. 제1 항에 있어서,According to claim 1, 상기 도금층은 상기 배선 기판의 접지층과 연결되고, 상기 제2 회로 배선 패턴은 상기 배선 기판의 신호층과 연결되는 것을 특징으로 하는 시스템 인 패키지.And the plating layer is connected to the ground layer of the wiring board, and the second circuit wiring pattern is connected to the signal layer of the wiring board. 제2 항에 있어서, 상기 제1 및 제2 반도체 소자는,The semiconductor device of claim 2, wherein the first and second semiconductor devices include: 웨이퍼 레벨 패키지(WLP; Wafer Level Package)인 것을 특징으로 하는 시스 템 인 패키지.System-in-package, characterized in that the wafer level package (WLP; Wafer Level Package). 제2 항에 있어서,The method of claim 2, 상기 MID 내부에서 상기 제1 반도체 소자를 덮도록 상기 제1 회로 배선 패턴에 접합되어 설치되는 다른 MID를 더 포함하는 것을 특징으로 하는 시스템 인 패키지.And the other MID bonded to and installed in the first circuit wiring pattern to cover the first semiconductor element inside the MID. 제2 항에 있어서,The method of claim 2, 상기 MID 내부에서 상기 제1 반도체 소자 및/또는 제2 반도체 소자와 연결되도록 적층되는 적어도 하나의 반도체 소자를 더 포함하는 것을 특징으로 하는 시스템 인 패키지.And at least one semiconductor device stacked within the MID to be connected to the first semiconductor device and / or the second semiconductor device.
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