KR20090049630A - 표시 패널 및 표시 기판의 제조 방법 - Google Patents

표시 패널 및 표시 기판의 제조 방법 Download PDF

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Abstract

표시 패널은 n(n은 자연수)개의 게이트 배선들, 데이터 배선, 제1 화소 및 제2 화소를 포함한다. 게이트 배선들은 제1 방향으로 연장된다. 데이터 배선은 제1 방향과 교차하는 제2 방향으로 연장된다. 제1 화소는 1번째 내지 n-1번째 게이트 배선들 중 하나의 게이트 배선과 전기적으로 연결되어 데이터 배선을 통해 데이터 전압이 인가되는 제1 화소 전극을 포함한다. 제2 화소는 마지막 n번째 게이트 배선과 전기적으로 연결되어 데이터 배선을 통해 데이터 전압이 인가되는 제2 화소 전극 및 광을 차단하는 차광부가 제2 화소 전극이 형성된 영역에 형성된다. 이에 따라 구동 특성에 따른 제1 및 제2 화소의 휘도 편차를 제거할 수 있다.
마지막 게이트 배선, 휘도 편차, PVA, CS PVA

Description

표시 패널 및 표시 기판의 제조 방법{DISPLAY PANEL AND METHOD FOR MANUFACTURING A DISPLAY SUBSTRATE OF THE DISPLAY PANEL}
본 발명은 표시 패널에 관한 것으로, 보다 상세하게는 표시 품질을 향상시키 위한 표시 패널에 관한 것이다.
일반적으로 액정표시패널은 하부 기판, 상기 하부 기판과 대향하는 상부 기판 및 상기 하부 기판과 상부 기판 사이에 개재된 액정층을 포함한다. 상기 하부 기판은 게이트 배선, 상기 게이트 배선과 교차되는 데이터 배선, 상기 게이트 및 데이터 배선에 의해 정의된 단위 화소 내에 형성된 화소 전극, 및 상기 게이트 및 데이터 배선과 전기적으로 연결되어 상기 화소 전극에 구동전압을 인가하는 박막 트랜지스터를 포함한다. 상기 상부 기판은 상기 화소 전극이 형성된 영역에 대응하여 형성된 컬러 필터 및 상기 화소 전극과 대향하는 공통 전극을 포함한다.
일반적인 노멀리 화이트 모드의 액정은 전압 오프 상태에서는 화이트가 표시되고, 전압 온 상태에서는 블랙이 표시된다. 전압 온 상태에서는 상기 액정은 복굴절성을 가진다. 광축은 기판에 수직 방향이 되기 때문에 기판의 수직 방향에서 관찰하면 블랙 상태가 된다. 그러나, 비스듬한 각도에서 관찰하면 액정의 복굴절성에 의해 완전한 블랙 상태로 관찰되지 않는다.
이러한 액정의 시야각 특성을 개선하기 위한 방안으로 상기 공통 전극 및 화소 전극을 패터닝하여 전기장이 왜곡되는 특성을 이용해 멀티 도메인을 구현하는 PVA(Patterned Vertical Alignment) 모드가 개발되었다. 상기 PVA 모드에서 한 단계 발전된 기술이 S-PVA(Super Patterned Vertical Alignment) 모드이다. S-PVA 모드는 나누어진 서브 화소들간의 커플링 커패시터를 이용하여 액정을 제어하는 CC-TYPE과 감마 전압을 이용해 서브 화소들의 액정을 각각 제어하는 TT-TYPE이 개발되고 있다.
또한, 최근에는 CC-TYPE에서 서브 화소의 방전 경로 부재로 인한 잔류 직류 성분에 의한 잔상을 해결하기 위해 CS-TYPE이 개발되었다. 상기 CS-TYPE은 다음 단의 게이트 신호를 이용하여 메인 화소의 충전 용량을 크게 하고 서브 화소의 충전 용량은 상대적으로 작게 하는 것이다. 상기 CS-TYPE에서는 마지막 수평 라인의 화소들은 다음 단의 게이트 신호가 존재하지 않으므로 마지막 수평 라인에 포함된 화소들의 서브 화소는 다른 화소들의 서브 화소에 비해 상대적으로 밝은 휘도를 갖는다. 이에 따라 상기 액정표시패널의 표시 품질이 저하되는 문제점이 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 표시 품질을 향상시키기 위한 표시 패널 및 표시 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 실시예에 따른 표시 패널은 n(n은 자연수)개의 게이트 배선들, 데이터 배선, 제1 화소 및 제2 화소를 포함한다. 상기 게이트 배선들은 제1 방향으로 연장된다. 상기 데이터 배선은 상기 제1 방향과 교차하는 제2 방향으로 연장된다. 상기 제1 화소는 1번째 내지 n-1번째 게이트 배선들 중 하나의 게이트 배선과 전기적으로 연결되어 상기 데이터 배선을 통해 데이터 전압이 인가되는 제1 화소 전극을 포함한다. 상기 제2 화소는 마지막 n번째 게이트 배선과 전기적으로 연결되어 상기 데이터 배선을 통해 데이터 전압이 인가되는 제2 화소 전극 및 광을 차단하는 차광부가 상기 제2 화소 전극이 형성된 영역에 형성된다. 상기 제1 및 제2 화소 전극은 각각은 서로 이격된 메인 전극 및 서브 전극을 포함한다. 상기 표시 패널은 제1 베이스 기판 상에 상기 게이트 배선들, 상기 데이터 배선들 및 상기 화소 전극들이 형성된 제1 표시 기판, 및 상기 제1 표시 기판과 결합하여 액정층을 수용하는 제2 표시 기판을 더 포함한다.
상기 차광부는 상기 게이트 배선들과 동일한 금속층으로 상기 제1 베이스 기판 상에 형성된 게이트 금속패턴이거나, 상기 데이터 배선들과 동일한 금속층으로 상기 제1 베이스 기판 상에 형성된 소스 금속패턴이다. 바람직하게 상기 차광부는 상기 제2 화소 전극의 서브 전극이 형성된 상기 제1 베이스 기판 상에 형성된다.
상기 제1 화소는 상기 n-1번째 게이트 배선과 상기 데이터 배선 및 상기 제1 화소 전극의 메인 전극에 연결된 제1 스위칭 소자; 상기 n-1번째 게이트 배선과 상기 데이터 배선 및 상기 제1 화소 전극의 서브 전극에 연결된 제2 스위칭 소자; 상 기 n번째 게이트 배선과 상기 제1 화소 전극의 서브 전극에 연결된 제3 스위칭 소자; 및 상기 제3 스위칭 소자의 출력단과 상기 출력단과 중첩되는 상기 제1 화소 전극의 메인 전극에 의해 형성된 업 커패시터를 더 포함한다.
상기 제2 화소는 상기 n번째 게이트 배선과 상기 데이터 배선 및 상기 제2 화소 전극의 메인 전극에 연결된 제1 스위칭 소자; 상기 n번째 게이트 배선과 상기 데이터 배선 및 상기 제2 화소 전극의 서브 전극에 연결된 제2 스위칭 소자; 및 전기적으로 플로팅 된 제3 스위칭 소자 더 포함한다.
상기 제2 표시 기판은 제2 베이스 기판 상에 형성되고, 상기 게이트 배선들 및 상기 데이터 배선이 형성된 영역에 형성된 차광 패턴; 상기 화소 전극들에 대응하여 상기 제2 베이스 기판 상에 형성된 컬러 필터층; 및 상기 컬러 필터층 상에 형성되고, 상기 메인 전극이 형성된 메인 영역 및 상기 서브 전극이 형성된 서브 영역을 복수의 도메인들로 분할하는 복수의 개구부들이 형성된 공통 전극을 더 포함한다.
상기 차광부는 상기 제2 베이스 기판 상에 형성되고, 복수의 홀들을 포함한다. 예를 들면, 상기 각 홀은 원 형상이며, 상기 복수의 도메인들에 균일하게 분포된다. 상기 복수의 홀들은 사선 형상의 홀이 마주하는 갈메기 형상이며, 상기 사선 형상은 상기 복수의 도메인들에 균일한 사이즈로 각각 형성된다. 상기 복수의 홀들은 상기 제1 방향으로 연장된 제1 선 형상의 홀들과 상기 제2 방향으로 연장된 제2 선 형상의 홀들을 포함하는 체크 형상이다. 상기 차광부는 상기 차광 패턴과 동일한 물질로 형성된다.
상기한 본 발명의 다른 목적을 달성하기 위한 일 실시예에 따른 표시 기판의 제조 방법은 베이스 기판 위에 제1 방향으로 연장된 n개의 게이트 배선들, 상기 제1 방향과 교차하는 데이터 배선들, 및 마지막 n번째 게이트 배선과 인접한 화소 영역들 각각에 차광부를 형성하는 단계; 및상기 차광부가 형성된 상기 화소 영역에 서로 이격된 메인 전극 및 서브 전극을 포함하는 화소 전극을 형성하는 단계를 포함한다.
상기한 본 발명의 다른 목적을 달성하기 위한 다른 실시예에 따른 표시 기판의 제조 방법은 n × m(n, m은 자연수 임)개의 화소 영역들을 가지는 베이스 기판 위의 마지막 상기 n번째 수평 라인에 포함된 각각의 화소 영역들에 복수의 홀들이 형성된 차광부를 형성하는 단계; 상기 차광부가 형성된 베이스 기판 위에 컬러 필터층을 형성하는 단계; 및 상기 컬러 필터층이 형성된 베이스 기판 위에 형성되고, 상기 화소 영역을 복수의 도메인들로 분할하기 위한 복수의 개구부들이 형성된 공통 전극을 형성하는 단계를 포함한다.
이러한 표시 패널 및 표시 기판의 제조 방법에 의하면, 마지막 게이트 배선과 연결된 화소에 차광부를 형성함으로써 다른 게이트 배선과 연결된 화소와의 휘도 편차를 제거할 수 있다.
도 1은 본 발명의 실시예에 따른 표시 장치의 평면도이다.
도 2a는 도 1에 도시된 표시 패널의 제1 번째 내지 n-1번째 수평 화소 라인 들에 포함된 제1 화소의 등가회로도이고, 도 2b는 도 1에 도시된 표시 패널의 마지막(n번째) 수평 화소 라인들에 포함된 제2 화소의 등가회로도이다.
도 1, 2a 및 도 2b를 참조하면, 상기 표시 장치는 표시 패널(100) 및 구동회로(500)를 포함한다.
상기 표시 패널(100)은 복수의 게이트 배선들(GL) 및 상기 게이트 배선들(GL)과 교차하는 데이터 배선(DL)을 포함하고, 상기 게이트 배선들(GL) 및 데이터 배선(DL)에 의해 제공되는 게이트 신호 및 데이터 신호에 의해 구동하는 복수의 화소들을 포함한다.
상기 구동회로(500)는 인쇄회로기판(510), 소스 구동회로(530) 및 게이트 구동회로(550)를 포함한다. 상기 인쇄회로기판(510)은 외부장치로부터 제공된 구동신호를 상기 소스 및 게이트 구동회로(530, 550)에 전달한다. 상기 소스 구동회로(530)는 연성인쇄회로기판에 실장된 소스 구동칩을 포함하며, 상기 인쇄회로기판(510)과 상기 표시 패널(100)을 전기적으로 연결한다. 상기 소스 구동회로(530)는 상기 인쇄회로기판(510)으로부터 전달된 소스 구동신호를 이용해 데이터 신호를 생성하여 상기 데이터 배선(DL)에 출력한다. 상기 게이트 구동회로(550)는 연성인쇄회로기판에 실장된 게이트 구동칩을 포함한다. 상기 게이트 구동회로(550)는 상기 인쇄회로기판(510)으로부터 전달된 게이트 구동신호를 이용해 게이트 신호를 생성하여 상기 게이트 배선(GL)에 출력한다.
예를 들면, 상기 표시 패널(100)은 n개의 게이트 배선들(GL)과 m개의 데이터 배선들(DL)을 포함하고, n×m 개의 화소들을 포함하는 경우, 상기 소스 구동회 로(530)는 m개의 데이터 배선들(DL)에 데이터 신호를 출력하고, 상기 게이트 구동회로(550)는 n개의 게이트 배선들(GL)에 게이트 신호를 출력한다. 상기 n 및 m은 자연수이다.
상기 표시 패널(100)은 상기 n개의 게이트 배선들(GL) 각각에 대응하여 구동되는 n개의 수평 화소 라인들을 포함한다. 각 수평 화소 라인은 상기 m개의 데이터 배선들(DL)로부터 데이터 신호를 제공받는 m개의 화소들을 포함한다.
제1 수평 화소 라인(HL1) 내지 제n-1 수평 화소 라인(HLn-1)에 포함된 제1 화소(Pu1)는 도 2a에 도시된 등가회로도를 가지며, 마지막 수평 화소 라인(HLn)에 포함된 제2 화소(Pu2)는 도 2b에 도시된 등가회로도를 가진다.
상기 제1 화소(Pu1)는 메인 화소(Pm), 서브 화소(Ps), 제3 스위칭 소자(TR3), 다운 커패시터(Cdwon) 및 업 커패시터(Cup)를 포함한다. 상기 메인 화소(Pm)는 제1 스위칭 소자(TR1), 제1 액정 커패시터(CLCH) 및 제1 스토리지 커패시터(CSTH)를 포함한다. 상기 서브 화소(Ps)는 제2 스위칭 소자(TR2), 제2 액정 커패시터(CLCL) 및 제2 스토리지 커패시터(CSTL)를 포함한다. 상기 제1 액정 커패시터(CLCH)는 제1 화소 전극의 메인 전극, 액정층 및 공통 전극을 포함하고, 상기 제2 액정 커패시터(CLCL)는 제1 화소 전극의 서브 전극, 액정층 및 공통 전극을 포함한다.
상기 제1 스위칭 소자(TR1)의 제1 게이트 전극(G1)은 k번째 게이트 배 선(GLk)에 연결되고, 제1 소스 전극(S1)은 데이터 배선(DL)에 연결되고, 제1 드레인 전극(D1)의 상기 제1 액정 커패시터(CLCH)의 일단(예컨대, 제1 화소 전극의 메인 전극)에 연결된다. 상기 제1 스토리지 커패시터(CSTH)의 일단은 상기 제1 액정 커패시터(CLCH)의 일단에 연결된다. 상기 제1 액정 커패시터(CLCH)의 타단(예컨대, 공통 전극)은 제1 공통 전압(VCOM)이 인가되고 상기 제1 스토리지 커패시터(CSTH)의 타단은 제2 공통 전압(VST)이 인가된다. 상기 k는 n > k인 자연수이다.
상기 제2 스위칭 소자(TR2)의 제2 게이트 전극(G2)은 k번째 게이트 배선(GLk)에 연결되고, 제2 소스 전극(S2)은 상기 데이터 배선(DL)에 연결되고, 제2 드레인 전극(D2)의 상기 제2 액정 커패시터(CLCL)의 일단(예컨대, 제1 화소 전극의 메서브 전극)에 연결된다. 상기 제2 스토리지 커패시터(CSTL)의 일단은 상기 제2 액정 커패시터(CLCL)의 일단에 연결된다. 상기 제2 액정 커패시터(CLCL)의 타단(예컨대, 공통 전극)은 제1 공통 전압(VCOM)이 인가되고 상기 제2 스토리지 커패시터(CSTL)의 타단은 제2 공통 전압(VST)이 인가된다.
상기 제3 스위칭 소자(TR3)의 제3 게이트 전극(G3)은 k+1번째 게이트 배선(GLk+1)에 연결되고, 제3 소스 전극(S3)은 상기 제2 스위칭 소자(TR2)의 제2 드레인 전극(D2)과 연결되고, 제3 드레인 전극(D3)은 상기 업 커패시터(Cup)의 일단에 연결된다. 상기 업 커패시터(Cup)의 타단은 상기 제1 스위칭 소자(TR1)의 제1 드레인 전극(D1)과 연결된다. 상기 다운 커패시터(Cdown)의 일단은 상기 제3 드레 인 전극(D3)에 연결되고, 타단은 상기 제2 공통 전압(VST)에 연결된다.
상기 제1 화소(Pu1)의 구동 방식은 다음과 같다.
먼저, 상기 k번째 게이트 배선(GLk)에 게이트 신호가 인가되면, 상기 제1 및 제2 스위칭 소자들(TR1, TR2)이 턴-온 되어 상기 데이터 배선(DL)으로부터 전달된 데이터 전압(예컨대, 5V)이 상기 제1 액정 커패시터(CLCH) 및 제1 스토리지 커패시터(CSTH)에 인가된다. 이에 따라서, 상기 제1 액정 커패시터(CLCH) 및 제2 스토리지 커패시터(CSTH)에는 상기 데이터 전압(5V)이 충전된다. 여기서, 제1 및 제2 공통 전압(VCOM, VST)은 0V로 가정한다.
이때, 상기 제2 스위칭 소자(TR2)의 제2 드레인 전극, 제1 노드(N1)에 연결된 상기 업 커패시터(Cup)에는 상기 제1 노드(N1)와 제2 노드(N2) 간의 전압 차만큼 충전된다. 상기 다운 커패시터(Cdown)에는 상기 제2 노드와 상기 제2 공통 전압(VST) 간의 전압 차만큼 충전된다.
이 후, 상기 k+1번째 게이트 배선(GLk+1)에 게이트 신호가 인가되면, 상기 제3 스위칭 소자(TR3)가 턴-온 된다. 이에 따라 상기 제2 드레인 전극(D3), 즉 상기 제1 노드(N1)의 전압(5V)이 상기 제3 스위칭 소자(TR3)를 통해 상기 업 커패시터(Cup)의 일단에 인가된다.
상기 업 커패시터(Cup)의 일단에 상기 제1 노드의 전압(5V)이 인가됨에 따라서, 상기 업 커패시터(Cup)의 충전 전압은 상승된다. 이에 따라서, 상기 업 커패시터(Cup)의 타단에 연결된 상기 제1 액정 커패시터(CLCH) 및 제1 스토리지 커패시 터(CSTH)에 각각 충전된 전압 역시 승압 된다. 이에 따라서, 상기 제1 액정 커패시터(CLCH) 및 제1 스토리지 커패시터(CSTH)에는 상기 제2 액정 커패시터(CLCL) 및 제2 스토리지 커패시터(CSTL)에 충전된 데이터 전압(5V) 보다 높은 데이터 전압이 충전된다. 상기 다운 커패시터(Cdwon)에 충전된 전압은 제2 공통 전압(0V)이 인가되는 타단을 통해 하강한다. 결과적으로 상기 메인 화소(Pm)에 충전된 데이터 전압이 상기 서브 화소(Ps)에 충전된 데이터 전압 보다 높게 된다.
한편, 상기 제2 화소(Pu2)는 메인 화소(Pm), 서브 화소(Ps), 제3 스위칭 소자(TR3), 다운 커패시터(Cdwon) 및 업 커패시터(Cup)를 포함한다. 상기 메인 화소(Pm)는 제1 스위칭 소자(TR1), 제1 액정 커패시터(CLCH) 및 제1 스토리지 커패시터(CSTH)를 포함한다. 상기 서브 화소(Ps)는 제2 스위칭 소자(TR2), 제2 액정 커패시터(CLCL) 및 제2 스토리지 커패시터(CSTL)를 포함한다. 상기 제1 액정 커패시터(CLCH)는 제2 화소 전극의 메인 전극, 액정층 및 공통 전극을 포함하고, 상기 제2 액정 커패시터(CLCL)는 제2 화소 전극의 서브 전극, 액정층 및 공통 전극을 포함한다.
상기 제1 스위칭 소자(TR1)의 제1 게이트 전극(G1)은 n번째 게이트 배선(GLn)에 연결되고, 제1 소스 전극(S1)은 데이터 배선(DL)에 연결되고, 제1 드레인 전극(D1)의 상기 제1 액정 커패시터(CLCH)의 일단(예컨대, 제2 화소 전극의 메인 전극)에 연결된다. 상기 제1 스토리지 커패시터(CSTH)의 일단은 상기 제1 액정 커패시터(CLCH)의 일단에 연결된다. 상기 제1 액정 커패시터(CLCH)의 타단(예컨대, 공통 전극)은 제1 공통 전압(VCOM)이 인가되고 상기 제1 스토리지 커패시터(CSTH)의 타단은 제2 공통 전압(VST)이 인가된다.
상기 제2 스위칭 소자(TR2)의 제2 게이트 전극(G2)은 n번째 게이트 배선(GLn)에 연결되고, 제2 소스 전극(S2)은 상기 데이터 배선(DL)에 연결되고, 제2 드레인 전극(D2)의 상기 제2 액정 커패시터(CLCL)의 일단(예컨대, 제2 화소 전극의 서브 전극)에 연결된다. 상기 제2 스토리지 커패시터(CSTL)의 일단은 상기 제2 액정 커패시터(CLCL)의 일단에 연결된다. 상기 제2 액정 커패시터(CLCL)의 타단(예컨대, 공통 전극)은 제1 공통 전압(VCOM)이 인가되고 상기 제2 스토리지 커패시터(CSTL)의 타단은 제2 공통 전압(VST)이 인가된다.
상기 제3 스위칭 소자(TR3)의 제3 게이트 전극(G3)은 전기적으로 플로팅 되고, 제3 소스 전극(S3)은 상기 제2 스위칭 소자(TR2)의 제2 드레인 전극(D2)과 연결되고, 제3 드레인 전극(D3)은 상기 업 커패시터(Cup)의 일단에 연결된다. 상기 업 커패시터(Cup)의 타단은 상기 제1 스위칭 소자(TR1)의 제1 드레인 전극(D1)과 연결된다. 상기 다운 커패시터(Cdown)의 일단은 상기 제3 드레인 전극(D3)에 연결되고, 타단은 상기 제2 공통 전압(VST)에 연결된다.
상기 제3 게이트 전극(G3)은 n+1번째 게이트 배선과 전기적으로 연결되어야 한다. 그러나, 상기 제2 화소(Pu2)가 마지막 수평 화소 라인(HLn)에 포함됨에 따라서, 상기 제3 게이트 전극(G3)은 전기적으로 플로팅 된다. 이에 따라서, 상기 제3 스위칭 소자(TR3)는 구동되지 않으며 이에 따라 상기 업 커패시터(Cup)는 상기 제1 액정 커패시터(CLCH)에 충전된 전압을 승압 시키지 못한다.
상대적으로 상기 제2 화소(Pu2)의 제2 액정 커패시터(CLCL)에 충전된 전압은 상기 제1 화소(Pu1)의 제2 액정 커패시터(CLCH)에 충전된 전압 보다 크다. 이에 따라서 상기 마지막 수평 화소 라인(HLn)이 나머지 수평 화소 라인들(HL1,..,HLn-1) 보다 상대적으로 밝게 시인된다.
이러한 구동 특성에 따른 휘도 편차를 제거하기 위해 본 발명의 실시예에서는 마지막 수평 화소 라인(HLn)에 포함된 제2 화소들의 각 투과 영역에 차광부를 형성하여 투광량을 제어함으로써 상기 나머지 수평 화소 라인들(HL1,..,HLn-1)과의 휘도 편차를 막을 수 있다.
도 3은 도 2b에 도시된 제2 화소의 실시예 1에 따른 평면도이다. 도 4는 도 3의 I-I'선을 따라 절단한 단면도이다.
도 3 및 도 4를 참조하면, 표시 패널(400a)의 마지막 수평 화소 라인에 포함된 제2 화소(Pu2)는 제1 표시 기판(100a), 제2 표시 기판(200) 및 액정층(300)을 포함한다.
상기 제1 표시 기판(100a)은 화소 영역이 정의된 제1 베이스 기판(101)을 포함하고, 상기 제1 베이스 기판(101) 위에 형성된 게이트 배선들(GLn, GLn+1), 데이 터 배선(DL), 화소 전극(PE), 제1 스위칭 소자(TR1), 제2 스위칭 소자(TR2), 제3 스위칭 소자(TR3), 스토리지 배선(STL) 및 차광부(110)를 포함한다.
상기 게이트 배선들(GLn, GLn+1)은 게이트 금속층이 패터닝된 게이트 금속패턴으로 제1 방향으로 연장되어 형성된다. 상기 데이터 배선(DL)은 소스 금속층이 패터닝 된 소스 금속패턴으로 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성된다. 상기 n+1번째 게이트 배선(GLn+1)은 전기적으로 플로팅 되거나, 형성되지 않을 수 있다. 즉, 상기 n+1번째 게이트 배선(GLn+1)의 일 단부는 게이트 구동회로와 차단되어 게이트 신호가 인가되지 않는다.
상기 화소 전극(PE)은 상기 화소 영역에 서로 이격되어 형성된 메인 전극(ME) 및 서브 전극(SE)을 포함한다. 상기 메인 전극(ME) 및 서브 전극(SE)은 투명한 도전성 물질로 형성되어, 광을 투과한다.
상기 제1 스위칭 소자(TR1)는 입력단들이 n번째 게이트 배선(GLn)과 데이터 배선(DL)에 각각 연결되고, 출력단이 상기 메인 전극(ME)과 전기적으로 연결된다. 즉, 상기 제1 스위칭 소자(TR1)는 n번째 게이트 배선(GLn)과 연결된 제1 게이트 전극(미도시)과 데이터 배선(DL)에 연결된 제1 소스 전극(S1) 및 상기 메인 전극(ME)과 제1 콘택부(H1)를 통해 전기적으로 연결된 제1 드레인 전극(D1)을 포함한다.
상기 제2 스위칭 소자(TR2)는 입력단들이 상기 n번째 게이트 배선(GLn)과 상기 m번째 데이터 배선(DLm)에 각각 연결되고, 출력단이 상기 서브 전극(SE)에 연결된다. 즉, 상기 제2 스위칭 소자(TR2)는 상기 n번째 게이트 배선(GLn)과 연결된 제2 게이트 전극(미도시)과 상기 데이터 배선(DL)에 연결된 제2 소스 전극(미도시) 및 상기 서브 전극(SE)과 전기적으로 연결된 제2 드레인 전극(D2)을 포함한다. 예컨대, 상기 제1 및 제2 스위칭 소자(TR1, TR2)는 입력단들을 공유하는 듀얼 구조를 가진다.
상기 제3 스위칭 소자(TR3)는 입력단들이 n+1번째 게이트 배선(GLn)과 상기 서브 전극(SE)에 각각 연결되고, 출력단이 상기 제1 스위칭 소자(RT1)의 출력단과 연결된다. 즉, 상기 제3 스위칭 소자(TR3)는 n+1번째 게이트 배선(GLn+1)과 연결된 제3 게이트 전극(미도시)과 상기 메인 전극(ME)과 제3 콘택부(H3)를 통해 전기적으로 연결된 제3 소스 전극(S3) 및 상기 메인 전극(ME)과 중첩되는 제3 드레인 전극(D3)을 포함한다. 상기 메인 전극(ME)과 중첩된 제3 드레인 전극(D3)에 의해 상기 업 커패시터(Cup)가 정의된다.
상기 스토리지 배선(STL)은 상기 게이트 금속패턴으로 상기 메인 전극(ME) 및 서브 전극(SE)의 가장자리에 중첩되도록 형성된다. 구체적으로, 상기 스토리지 배선(STL)은 상기 메인 전극(ME)의 외곽과 중첩되는 제1 영역과, 상기 서브 전극(SE)의 외곽과 중첩되는 제2 영역 및 상기 제3 스위칭 소자(TR3)의 출력단과 중첩되는 제3 영역을 포함한다.
상기 스토리지 배선(STL)의 제1 영역과 상기 메인 전극(ME)에 의해 제1 스토리지 커패시터(CSTH)가 정의되고, 상기 스토리지 배선(STL)의 제2 영역과 상기 서브 전극(SE)에 의해 제2 스토리지 커패시터(CSTL)가 정의되고, 상기 스토리지 배선(STL)의 제3 영역과 상기 제3 스위칭 소자(TR3)의 출력단인 제3 드레인 전극(D3) 의 단부에 의해 다운 커패시터(Cdown)가 정의된다.
여기서는 상기 제2 화소(Pu2)가 상기 제3 스위칭 소자(TR3), 업 커패시터(Cup) 및 다운 커패시터(Cdwon)를 포함하도록 설계하였으나, 상기 제3 스위칭 소자(TR3), 업 커패시터(Cup) 및 다운 커패시터(Cdwon)를 생략할 수도 있다.
상기 차광부(110)는 상기 게이트 금속층이 패터닝된 상기 게이트 금속패턴으로 상기 메인 전극(ME) 및 서브 전극(SE)이 형성된 영역에 부분적으로 형성된다. 상기 차광부(110)는 상기 도 2a 및 도 2b에서 설명된 바와 같이, 상기 제1 화소(Pu1)와 제2 화소(Pu2)의 구동 특성에 따른 휘도 편차를 개선한다. 상기 구동 특성에 따라 상대적으로 밝은 휘도를 가지는 상기 제2 화소(Pu2)에 상기 차광부(110)를 부분적으로 형성하여 투과되는 광량을 제어함으로써 상기 제1 화소(Pu1)와 실질적으로 동일하게 할 수 있다.
바람직하게 상기 차광부(110)는 상기 제1 화소(Pu1)의 제3 스위칭 소자(TR3)가 턴-온 됨에 따라서 제1 화소(Pu1)의 메인 전극(ME)이 형성된 영역 보다 서브 전극이 형성된 영역이 상대적으로 어두워지는 특성을 고려하여 상기 제2 화소(Pu2)의 서브 전극이 형성된 영역에만 형성할 수 있다. 이 경우, 상기 제2 화소(Pu2)의 서브 전극(SE)이 형성된 영역을 어둡게 하여 휘도 편차를 제거할 수 있다. 또는 도시된 바와 같이, 메인 전극(ME) 및 서브 전극(SE)이 형성된 영역 모두에 형성하여 휘도 편차를 제거할 수 있다.
더불어, 상기 제1 베이스 기판(101) 위에는 게이트 절연층(130) 및 보호 절연층(150)이 형성된다. 상기 게이트 절연층(130)은 상기 게이트 전극들, 스토리지 배선(STL) 및 게이트 배선들(GLn, GLn+1)을 포함하는 게이트 금속패턴이 형성된 제1 베이스 기판(101) 위에 형성된다. 상기 보호 절연층(150)은 소스 전극들(S1, S3), 드레인 전극들(D1, D2, D3) 및 데이터 배선(DLm)을 포함하는 소스 금속패턴 위에 형성되고, 상기 제1, 제2 및 제3 콘택부들(H1, H2, H3)을 포함한다.
상기 제2 표시 기판(200)은 상기 제1 표시 기판(100a)과 결합하여 상기 액정층(300)을 수용한다. 상기 제2 표시 기판(200)은 상기 제2 베이스 기판(201) 위에 형성된 차광 패턴(210), 컬러 필터(230) 및 공통 전극(CE)을 포함한다. 상기 차광 패턴(210)은 상기 게이트 배선들 및 데이터 배선들에 대응하는 영역에 형성되고, 상기 컬러 필터층(230)은 상기 제1 표시 기판(100a) 위에 형성된 화소 전극(PE)에 대응하는 영역에 형성된다. 상기 컬러 필터층(230)은 적색 필터, 녹색 필터 및 청색 필터를 포함한다.
상기 공통 전극(CE)은 상기 컬러 필터층(230) 위에 형성된다. 상기 공통 전극(CE)은 상기 화소 영역(P)을 다수의 도메인들로 분할하기 위해 패터닝 된 복수의 개구부들(OP)을 포함한다. 상기 개구부들(OP)은 도시된 바와 같이 갈메기(chevron) 형상으로 형성된다.
상기 공통 전극(CE)과 상기 메인 전극(ME) 및 상기 액정층(300)에 의해 메인 영역에 제1 액정 커패시터(CLCH)가 형성되고, 상기 공통 전극(CE)과 상기 서브 전극(SE) 및 상기 액정층(300)에 의해 서브 영역에 제2 액정 커패시터(CLCL)가 형성된다.
또한, 상기 제2 표시 기판(200)은 상기 화소 영역에 대응하여 유기 물질로 돌기를 형성하여 상기 화소 영역을 다수의 도메인들을 분할할 수 있다.
도 5a 내지 도 5c는 도 4에 도시된 제1 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 3 및 도 5a를 참조하면, 상기 제1 베이스 기판(101) 위에 게이트 금속층을 형성한다. 상기 게이트 금속층을 패터닝하여 상기 제1 베이스 기판(101) 위에 게이트 금속패턴을 형성한다. 상기 게이트 금속패턴은 상기 게이트 배선들(GLn, GLn+1), 스토리지 배선(STL) 및 차광부(110)를 포함한다.
상기 게이트 금속패턴이 형성된 제1 베이스 기판(101) 위에 게이트 절연층(130)을 형성한다.
도 3 및 도 5b를 참조하면, 상기 게이트 절연층(130)이 형성된 제1 베이스 기판(101) 위에 채널 패턴(CH)을 형성한다. 상기 채널 패턴(CH)은 제1, 제2 및 제3 스위칭 소자들(TR1, TR2, TR3)의 게이트 전극들 위에 형성된다.
상기 채널 패턴(CH)이 형성된 제1 베이스 기판(101) 위에 소스 금속층을 형성한다. 상기 소스 금속층을 패터닝하여 상기 제1 베이스 기판(101) 위에 소스 금속패턴을 형성한다. 상기 소스 금속패턴은 데이터 배선(DL)과 상기 제1, 제2 및 제3 스위칭 소자들(TR1, TR2, TR3)의 소스 전극들 및 드레인 전극들을 포함한다.
상기 소스 금속패턴이 형성된 제1 베이스 기판(101) 위에 보호 절연층(150)을 형성한다. 상기 보호 절연층(150)을 식각하여 상기 제1, 제2 및 제3 콘택부들(H1, H2, H3)을 형성한다.
도 3 및 도 5c를 참조하면, 상기 제1, 제2 및 제3 콘택홀부(H1, H2, H3)이 형성된 제 베이스 기판(101) 위에 투명 도전층을 형성한다. 상기 투명 도전층을 패터닝하여 화소 전극(PE)을 형성한다. 상기 화소 전극(PE)은 서로 이격된 메인 전극(ME) 및 서브 전극(SE)을 포함하고, 상기 메인 전극(ME)은 상기 제1 콘택부(H1)을 통해 상기 제1 스위칭 소자(TR1)와 전기적으로 연결되고, 상기 서브 전극(ME)은 상기 제2 및 제3 콘택부(H2, H3)를 통해 상기 제2 스위칭 소자(TR2) 및 제3 스위칭 소자(TR3)와 전기적으로 연결된다.
이하에서는 실시예 1과 동일한 구성요소에 대해서는 동일한 도면부호를 부여하고, 반복되는 구성요소의 상세한 설명은 생략한다.
도 6은 도 2b에 도시된 제2 화소의 실시예 2에 따른 단면도이다.
도 6을 참조하면, 표시 패널(400b)의 마지막 수평 화소 라인에 포함된 제2 화소(Pu2)는 제1 표시 기판(100b), 제2 표시 기판(200) 및 액정층(300)을 포함한다.
상기 제1 표시 기판(100b)은 차광부(140)를 포함한다. 상기 차광부(140)는 상기 소스 금속층으로 패터닝된 소스 금속패턴으로 형성된다. 상기 차광부(140)는 상기 메인 전극(ME) 및 서브 전극(SE)이 형성된 영역에 부분적으로 형성된다.
상기 차광부(140)는 도 2a 및 도 2b에서 설명된 바와 같이, 상기 제1 화소(Pu1)와 제2 화소(Pu2)의 구동 특성에 따른 휘도 편차를 개선하기 위해 상기 제2 화소(Pu2)에 형성된다. 상기 차광부(140)에 의해 상기 제2 화소(Pu2)의 투광량을 제어하여 상기 제1 화소(Pu1)의 투광량과 실질적으로 동일하게 한다. 상기 차광 부(140)는 상기 서브 전극(SE)이 형성된 영역에만 형성되거나, 도시된 바와 같이 상기 메인 전극(ME) 및 서브 전극(SE)이 형성된 영역에 모두 형성할 수 있다.
상기 도 6에 도시된 실시예 2에 따른 제1 표시기판(100b)의 제조 방법은 도 5a 내지 도 5c에서 설명된 실시예 1의 제1 표시 기판(100a)의 제조 방법과 유사하다. 단, 도 5a에 도시된 게이트 금속패턴을 형성하는 공정에서 상기 차광부(110)를 제외한 게이트 금속패턴을 형성하고, 도 5b에서 도시된 소스 금속패턴을 형성하는 공정에서 상기 차광부(140)를 더 형성한다. 이에 따라 상세한 제조 공정에 대한 설명은 생략한다.
도 7은 도 2b에 도시된 제2 화소의 실시예 3에 따른 평면도이다. 도 8은 도 7의 II-II'선을 따라 절단한 단면도이다.
도 6 및 도 7을 참조하면, 표시 패널(400c)의 마지막 수평 화소 라인에 포함된 제2 화소(Pu2)는 제1 표시 기판(100), 제2 표시 기판(200a) 및 액정층(300)을 포함한다.
상기 제1 표시 기판(100)은 화소 영역이 정의된 제1 베이스 기판(101)을 포함하고, 상기 제1 베이스 기판(101) 위에 형성된 게이트 배선들(GLn, GLn+1), 데이터 배선(DL), 화소 전극(PE), 제1 스위칭 소자(TR1), 제2 스위칭 소자(TR2), 제3 스위칭 소자(TR3) 및 스토리지 배선(STL)을 포함한다.
상기 화소 전극(PE)은 메인 전극(ME)과, 상기 메인 전극(ME)으로부터 이격된 서브 전극(SE)을 포함한다. 상기 메인 전극(ME)이 형성된 화소 영역은 메인 영역으로 정의되며, 상기 서브 전극(SE)이 형성된 화소 영역은 서브 영역으로 정의된다.
상기 제2 표시 기판(200a)은 상기 제2 베이스 기판(201) 위에 형성된 차광 부(211), 컬러 필터층(230) 및 공통 전극(CE)을 포함한다.
상기 차광부(211)는 상기 게이트 배선들(GLn, GLn+1) 및 데이터 배선(DL)에 대응하는 영역에 형성된 차광 패턴을 포함한다. 또한, 상기 차광부(210a)는 상기 메인 전극(ME) 및 서브 전극(SE)이 형성된 영역에 형성되며, 상기 메인 전극(ME) 및 서브 전극(SE)을 부분적으로 노출시키는 복수의 원 형상의 홀들(210h)을 포함한다.
상기 컬러 필터층(230)은 상기 화소 영역에 대응하여 형성되고, 상기 공통 전극(CE)은 상기 컬러 필터층(230) 위에 형성된다. 상기 공통 전극(CE)은 상기 화소 영역(P)을 다수의 도메인들로 분할하기 위해 패터닝 된 개구부들(OP1, OP2, OP3)을 포함한다.
예를 들면, 제1 및 제2 개구부들(OP1, OP2)은 상기 메인 전극(ME)이 형성된 영역에 각각 형성되어, 상기 메인 영역을 제1, 제2, 제3 및 제4 도메인들(A1, A2, A3, A4)로 분할한다. 상기 제3 개구부(OP3)는 상기 서브 전극(SE)이 형성된 영역에 형성되어, 상기 서브 영역을 제5, 제6, 제7 및 제8 도메인들(A5, A6, A7, A8)로 분할한다.
상기 차광부(211)에 형성된 복수의 원 형상의 홀들(210h)은 상기 제1 내지 제8 도메인들(A1,..,A8)에 균일하게 형성된다. 도시된 바와 같이, 각 도메인에는 3개의 원 형상의 홀들(210h)이 형성된다. 이에 따라 각 도메인 별로 투과되는 광량 을 균일하게 할 수 있다.
이에 따라서, 상기 제2 화소(Pu2)에 형성된 상기 복수의 홀들(210h)을 포함하는 차광부(211)에 의해 상기 제1 화소(Pu1)와의 휘도 편차를 제거할 수 있다.
도 9a 및 도 9b는 도 8에 도시된 제2 표시 기판(200a)의 제조 공정을 설명하기 위한 단면도들이다.
도 7 및 도 9a를 참조하면, 상기 제2 베이스 기판(201) 위에 광을 차단하는 차광층을 형성한다. 상기 차광층을 패터닝하여 상기 차광부(211)를 형성한다. 상기 차광부(211)는 상기 게이트 배선들 및 데이터 배선들에 대응하는 영역에 형성된 차광 패턴(예컨대, Black Matrix : BM)을 포함한다. 상기 차광부(211)는 상기 화소 영역에 대응하여 복수의 홀들(210h)을 포함한다.
도 7 및 도 9b를 참조하면, 상기 차광부(211)가 형성된 제2 베이스 기판(201) 위에 컬러 필터층(230)을 형성한다. 상기 컬러 필터층(230)은 적색 필터층, 녹색 필터층 및 청색 필터층을 포함한다.
상기 컬러 필터층(230)이 형성된 제2 베이스 기판(201) 위에 투명 도전층을 형성한다. 상기 투명 도전층을 패터닝하여 복수의 개구부들(OP1, OP2, OP3)이 형성된 공통 전극(CE)을 형성한다.
도 10은 도 2b에 도시된 제2 화소의 실시예 4에 따른 평면도이다.
도 10을 참조하면, 표시 패널(400d)의 마지막 수평 화소 라인에 포함된 제2 화소(Pu2)는 제1 표시 기판(100), 제2 표시 기판(200a) 및 액정층(300)을 포함한다.
상기 제2 표시 기판(200a)은 상기 제2 베이스 기판(201) 위에 형성된 차광 부(212), 컬러 필터층(230) 및 공통 전극(CE)을 포함한다.
상기 차광부(212)는 상기 게이트 배선들(GLn, GLn+1) 및 데이터 배선(DL)에 대응하는 영역에 형성된 차광 패턴을 포함한다. 또한, 상기 차광부(212)는 상기 메인 전극(ME) 및 서브 전극(SE)이 형성된 영역에 형성되며, 상기 메인 전극(ME) 및 서브 전극(SE)을 부분적으로 노출시키는 복수의 갈메기(chevron) 형상의 홀들(210c)을 포함한다.
상기 공통 전극(CE)은 상기 화소 영역(P)을 다수의 도메인들로 분할하기 위해 패터닝 된 개구부들(OP1, OP2, OP3)을 포함한다. 예를 들면, 제1 및 제2 개구부(OP1, OP2)는 상기 메인 전극(ME)이 형성된 영역에 각각 형성되어, 상기 메인 영역을 제1, 제2, 제3 및 제4 도메인들(A1, A2, A3, A4)로 분할한다. 상기 제3 개구부(OP3)는 상기 서브 전극(SE)이 형성된 영역에 형성되어, 상기 서브 영역을 제5, 제6, 제7 및 제8 도메인들(A5, A6, A7, A8)로 분할한다.
상기 차광부(212)에 형성된 복수의 갈메기 형상의 홀들(210c)은 상기 제1 내지 제8 도메인들(A1,..,A8)에 균일하게 형성된다. 도시된 바와 같이, 상기 차광부(212)는 각 도메인에 형성된 사선 형상의 홀(210c)을 포함한다. 상기 사선 형상의 홀(210c)은 길이(L)에 따라 폭(W)을 조절하여 상기 제1 내지 제8 도메인들(A1,..,A8)에 균일한 사이즈로 형성한다. 예를 들면, 제1 도메인(A1)과 제2 도메인(A2)에 각각 형성된 사선 형상의 홀들(210c)을 비교하면, 상기 제1 도메인(A1)에 형성된 홀(210c)은 상기 제2 도메인(A2)에 형성된 홀(210c)에 비해 상대적으로 길 이(L)는 짧게 형성하고 폭(W)은 넓게 형성한다.
이와 같은 방식으로 상기 제1 내지 제8 도메인들(A1,..,A8)에 상기 갈메기 형상의 홀들(210c)을 균일하게 형성한다.
이에 따라서, 상기 제2 화소(Pu2)에 형성된 상기 복수의 홀들(210c)을 포함하는 차광부(212)에 의해 상기 제1 화소(Pu1)와의 휘도 편차를 제거할 수 있다.
도 11은 도 2b에 도시된 제2 화소의 실시예 5에 따른 평면도이다.
도 11을 참조하면, 표시 패널(400e)의 마지막 수평 화소 라인에 포함된 제2 화소(Pu2)는 제1 표시 기판(100), 제2 표시 기판(200a) 및 액정층(300)을 포함한다.
상기 제2 표시 기판(200a)은 상기 제2 베이스 기판(201) 위에 형성된 차광 부(213), 컬러 필터층(230) 및 공통 전극(CE)을 포함한다.
상기 차광부(213)는 상기 게이트 배선들(GLn, GLn+1) 및 데이터 배선(DL)에 대응하는 영역에 형성된 차광 패턴을 포함한다. 또한, 상기 차광부(213)는 상기 메인 전극(ME) 및 서브 전극(SE)이 형성된 영역에 형성되며, 상기 메인 전극(ME) 및 서브 전극(SE)을 부분적으로 노출시키는 체크(check) 형상의 홀들(210k)을 포함한다.
상기 차광부(213)에 형성된 체크 형상의 홀들(210k)은 상기 메인 전극(ME) 및 서브 전극(SE)을 형성 면적비에 대해 균일하게 노출시킨다. 바람직하게 상기 체크 형상의 홀들(210k)은 상기 게이트 배선들(GLn, GLn+1)과 평행하고 등간격으로 형성된 제1 선 형상의 홀들과 상기 데이터 배선(DL)과 평행하고 등간격으로 형성된 제2 선 형상의 홀들을 포함한다.
이에 따라서, 상기 제2 화소(Pu2)에 형성된 상기 복수의 홀들(210c)을 포함하는 차광부(213)에 의해 상기 제1 화소(Pu1)와의 휘도 편차를 제거할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따르면 CS-TYPE PVA 방식에서 마지막 수평 화소 라인에 포함된 화소에 차광부를 형성함으로써 나머지 수평 화소 라인들과의 휘도 편차를 제거할 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 표시 장치의 평면도이다.
도 2a는 도 1에 도시된 표시 패널의 제1 번째 내지 n-1번째 수평 화소 라인들에 포함된 제1 화소의 등가회로도이다.
도 2b는 도 1에 도시된 표시 패널의 마지막(n번째) 수평 화소 라인들에 포함된 제2 화소의 등가회로도이다.
도 3은 도 2b에 도시된 제2 화소의 실시예 1에 따른 평면도이다.
도 4는 도 3의 I-I'선을 따라 절단한 단면도이다.
도 5a 내지 도 5c는 도 4에 도시된 제1 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 도 2b에 도시된 제2 화소의 실시예 2에 따른 단면도이다.
도 7은 도 2b에 도시된 제2 화소의 실시예 3에 따른 평면도이다.
도 8은 도 6의 II-II'선을 따라 절단한 단면도이다.
도 9a 및 도 9b는 도 8에 도시된 제2 표시 기판(200a)의 제조 공정을 설명하기 위한 단면도들이다.
도 10은 도 2b에 도시된 제2 화소의 실시예 4에 따른 평면도이다.
도 11은 도 2b에 도시된 제2 화소의 실시예 5에 따른 평면도이다.
<도면의 주요부분에 대한 부호의 설명>
PE : 화소 전극 ME : 메인 전극
SE : 서브 전극 STL : 스토리지 배선
Pu1, Pu2 : 제1, 제2 화소 CE : 공통 전극
100, 100a, 100b : 제1 표시 기판
200, 200a : 제2 표시 기판
TR1, TR2, TR3 : 제1, 제2 및 제3 스위칭 소자

Claims (20)

  1. 제1 방향으로 연장된 n(n은 자연수)개의 게이트 배선들;
    상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 배선;
    1번째 내지 n-1번째 게이트 배선들 중 하나의 게이트 배선과 전기적으로 연결되어 상기 데이터 배선을 통해 데이터 전압이 인가되는 제1 화소 전극을 포함하는 제1 화소; 및
    마지막 n번째 게이트 배선과 전기적으로 연결되어 상기 데이터 배선을 통해 데이터 전압이 인가되는 제2 화소 전극 및 상기 제2 화소 전극이 형성된 영역에 광을 차단하는 차광부가 형성된 제2 화소를 포함하는 표시 패널.
  2. 제1항에 있어서, 상기 제1 및 제2 화소 전극 각각은 서로 이격된 메인 전극 및 서브 전극을 포함하는 것을 특징으로 하는 표시 패널
  3. 제2항에 있어서, 제1 베이스 기판 상에 상기 게이트 배선들, 상기 데이터 배선들 및 상기 화소 전극들이 형성된 제1 표시 기판; 및
    상기 제1 표시 기판과 결합하여 액정층을 수용하는 제2 표시 기판을 더 포함하는 표시 패널.
  4. 제3항에 있어서, 상기 차광부는 상기 게이트 배선들과 동일한 금속층을 사용 하여 상기 제1 베이스 기판 상에 형성된 금속패턴인 것을 특징으로 하는 표시 패널.
  5. 제3항에 있어서, 상기 차광부는 상기 데이터 배선들과 동일한 금속층을 사용하여 상기 제1 베이스 기판 상에 형성된 금속패턴인 것을 특징으로 하는 표시 패널.
  6. 제3항에 있어서, 상기 차광부는 상기 제2 화소 전극의 서브 전극이 형성된 상기 제1 베이스 기판 상에 형성된 것을 특징으로 하는 표시 패널.
  7. 제3항에 있어서, 상기 제1 화소는
    상기 n-1번째 게이트 배선과 상기 데이터 배선 및 상기 제1 화소 전극의 메인 전극에 연결된 제1 스위칭 소자;
    상기 n-1번째 게이트 배선과 상기 데이터 배선 및 상기 제1 화소 전극의 서브 전극에 연결된 제2 스위칭 소자;
    상기 n번째 게이트 배선과 상기 제1 화소 전극의 서브 전극에 연결된 제3 스위칭 소자; 및
    상기 제3 스위칭 소자의 출력단과 상기 출력단과 중첩되는 상기 제1 화소 전극의 메인 전극에 의해 형성된 업 커패시터를 더 포함하는 표시 패널.
  8. 제7항에 있어서, 상기 제2 화소는
    상기 n번째 게이트 배선과 상기 데이터 배선 및 상기 제2 화소 전극의 메인 전극에 연결된 제1 스위칭 소자;
    상기 n번째 게이트 배선과 상기 데이터 배선 및 상기 제2 화소 전극의 서브 전극에 연결된 제2 스위칭 소자; 및
    전기적으로 플로팅 된 제3 스위칭 소자 더 포함하는 표시 패널.
  9. 제3항에 있어서, 상기 제2 표시 기판은
    제2 베이스 기판 상에 형성되고, 상기 게이트 배선들 및 상기 데이터 배선이 형성된 영역에 형성된 차광 패턴;
    상기 화소 전극들에 대응하여 상기 제2 베이스 기판 상에 형성된 컬러 필터층; 및
    상기 컬러 필터층 상에 형성되고, 상기 메인 전극이 형성된 메인 영역 및 상기 서브 전극이 형성된 서브 영역을 복수의 도메인들로 분할하는 복수의 개구부들이 형성된 공통 전극을 더 포함하는 표시 패널.
  10. 제9항에 있어서, 상기 차광부는 상기 제2 베이스 기판 상에 형성되고, 복수의 홀들을 포함하는 것을 특징으로 하는 표시 패널.
  11. 제10항에 있어서, 상기 각 홀은 원 형상이며, 상기 복수의 도메인들에 균일 하게 분포된 것을 특징으로 하는 표시 패널.
  12. 제10항에 있어서, 상기 복수의 홀들은 사선 형상의 홀이 마주하는 갈메기 형상이며,
    상기 사선 형상은 상기 복수의 도메인들에 균일한 사이즈로 각각 형성된 것을 특징으로 하는 표시 패널.
  13. 제10항에 있어서, 상기 복수의 홀들은 상기 제1 방향으로 연장된 제1 선 형상의 홀들과 상기 제2 방향으로 연장된 제2 선 형상의 홀들을 포함하는 체크 형상인 것을 특징으로 하는 표시 패널.
  14. 베이스 기판 위에 제1 방향으로 연장된 n개의 게이트 배선들, 상기 제1 방향과 교차하는 데이터 배선들, 및 마지막 n번째 게이트 배선과 인접한 화소 영역들 각각에 차광부를 형성하는 단계; 및
    상기 차광부가 형성된 상기 화소 영역에 서로 이격된 메인 전극 및 서브 전극을 포함하는 화소 전극을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  15. 제14항에 있어서, 상기 차광부는 상기 게이트 배선들과 동일한 금속층을 사용하여 형성된 것을 특징으로 하는 표시 기판의 제조 방법.
  16. 제14항에 있어서, 상기 차광부는 상기 데이터 배선들과 동일한 금속층을 사용하여 형성된 것을 특징으로 하는 표시 기판의 제조 방법.
  17. n × m(n, m은 자연수)개의 화소 영역들을 가지는 베이스 기판 위의 마지막 상기 n번째 수평 라인에 포함된 각각의 화소 영역들에 복수의 홀들이 형성된 차광부를 형성하는 단계;
    상기 차광부가 형성된 베이스 기판 위에 컬러 필터층을 형성하는 단계; 및
    상기 컬러 필터층이 형성된 베이스 기판 위에 형성되고, 상기 화소 영역을 복수의 도메인들로 분할하기 위한 복수의 개구부들이 형성된 공통 전극을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  18. 제17항에 있어서, 상기 각 홀은 원 형상이고, 상기 도메인들에 균일하게 분포된 것을 특징으로 하는 표시 기판의 제조 방법.
  19. 제17항에 있어서, 상기 복수의 홀들은 사선 형상의 홀이 마주하는 갈메기 형상인 것을 특징으로 하는 표시 기판의 제조 방법.
  20. 제17항에 있어서, 상기 복수의 홀들은 서로 교차하는 제1 선 형상의 홀과 제2 선 형상의 홀을 포함하는 체크 형상인 것을 특징으로 하는 표시 기판의 제조 방법.
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