KR20090045050A - 데이터 처리 장치 및 방법 - Google Patents
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Abstract
데이터 처리 장치가 OFDM(orthogonal frequency division multiplexed) 심볼의 기설정된 개수의 서브 캐리어 신호 상에 통신되게 될 입력 심볼들을 매핑한다. 상기 데이터 처리 장치는 상기 기설정된 개수의 데이터 심볼을 상기 OFDM 서브 캐리어 신호상에 매핑하기 위하여 읽어들이는 인터리버 메모리를 포함한다. 상기 인터리버 메모리는 상기 데이터 심볼들을 상기 OFDM 서브 캐리어 상에 읽어내는 것에 의해 상기 매핑을 실시하고, 여기서, 읽어내기는 읽어넣기의 순서와 다르며, 그 순서는 어드레스들의 집합에 의해 결정되며, 그 결과 상기 데이터 심볼들이 상기 서브 캐리어 신호들 상에 인터리브된다. 상기 어드레스들의 집합은 선형 피드백 시프트 레지스터 및 순열 회로를 구비하는 어드레스 생성기로부터 생성된다. 상기 선형 피드백 시프트 레지스터의 생성기 다항식은 R'i[13]=R'i-1[0]
R'i-1[1]
R'i-1[2]
R'i-1[12]와 같이 주어지며, 그 순열 순서는 DVB-T2와 같은 DVB 표준 등의 OFDM 변조 시스템의, 통상의 무선 채널을 통한 통신 성능을 최적화하기 위하여 시뮬레이션 분석에 의해 확립된다.
OFDM, COFDM, DVB, DVB-T2, 32K
Description
본 발명은 OFDM(orthogonal frequency division multiplexed) 심볼의 서브 캐리어 신호에 입력 심볼을 매핑할 수 있는 데이터 처리 장치에 관한 것이다. 본 발명은 또한 인터리버(interleaver) 메모리에 대하여 심볼을 기입/독출(write/read)하는데 사용되는 어드레스 생성기에 관한 것이다.
본 발명의 실시예들은 OFDM 송신기를 제공한다.
DVB-T(digital video broadcasting-terrestrial) 표준에서는 OFDM(직교주파수분할다중) 방식을 이용하여 비디오 화상 및 음성을 나타내는 데이터를 브로드캐스트 무선통신신호를 매개로 수신기에 통신한다. DVD-T 표준에서는 2k 모드와 8k 모드의 2종류의 모드가 있는 것으로 알려져 있다. 2k 모드는 2048개의 서브 캐리어를 제공하는 반면, 8k 모드는 8192개의 서브 캐리어를 제공한다. DVB-H(digital video broadcasting-handheld) 표준에서는, 4k 모드가 제공되며, 이때의 서브 캐리어의 수는 4096이다.
DVB-T 또는 DVB-H 표준을 이용하여 통신된 데이터의 완전성(integrity)을 향상시키기 위하여, 입력데이터 심볼을 인터리브하기 위하여 심볼 인터리버가 제공되 는데, 이것은 이들 심볼은 OFDM 심볼의 서브 캐리어 신호에 매핑되기 때문이다. 이러한 심볼 인터리버는 어드레스 생성기와 함께 인터리버 메모리를 구비한다. 어드레스 생성기는 입력 심볼들 각각에 대한 어드레스를 생성하며, 여기서 각 어드레스는 데이터 심볼이 매핑되게 되는 OFDM 심볼의 서브 캐리어 신호들 중 하나를 나타낸다. 2k 모드 또는 8k 모드에서는, 매핑을 위한 어드레스를 생성하기 위한 구성이 DVB-T 표준에 개시되어 있다. 마찬가지로, DVB-H 표준의 4k 모드에서도, 매핑을 위한 어드레스를 생성하기 위한 구성이 제공되며, 이러한 매핑을 실시하기 위한 어드레스 생성기에 대해서는 유럽특허출원번호 04251667.4에 개시되어 있다. 이 어드레스 생성기는 의사 랜덤 비트시퀀스를 생성하도록 동작하는 선형 피드백 시프트 레지스터와 순열(permutation) 회로를 구비한다. 이 순열회로는 어드레스를 생성하기 위하여 선형 피드백 시프트 레지스터의 컨텐츠의 순서를 변경(permute)한다. 이 어드레스는 입력 심볼들을 OFDM 심볼의 서브 캐리어 신호상에 매핑하기 위하여, 인터리버 메모리내에 저장된 입력데이터 심볼을 운반하기 위한 OFDM 서브 캐리어들 중 하나를 나타내는 표지를 제공한다.
DVB-T2로 알려진 디지털 비디오 방송-지상 방송 표준(Digital Video Broadcasting-Terrestrial broadcasting standard)의 개발에 따라서, 제공될 데이터 통신을 위한 다른 모드가 제안되어있다.
DVB-T2로서 알려진, DVB-T의 개선된 표준에 따르면, 데이터를 통신하기 위한 추가의 모드를 제공할 것을 제안하고 있다.
본 발명의 일 태양에 따르면, 통신하게 될 입력데이터 심볼들을 OFDM 심볼의 기설정된 개수의 서브 캐리어 신호 상에 매핑하도록 동작하는 데이터 처리 장치가 제공된다. 이 데이터 처리 장치는 상기 기설정된 개수의 데이터 심볼을 OFMD 서브 캐리어 신호상에 매핑하기 위하여 메모리에 읽어넣고(read-into) 또한 상기 OFDM 서브 캐리어에 대한 데이터 심볼들을 상기 메모리로부터 읽어내어(read-out) 상기 매핑을 실시하도록 동작하는 인터리버를 구비한다. 여기서, 읽어내기는 상기 읽어넣기의 순서와 다르며, 그 순서는 어드레스들의 집합에 의해 결정되며, 그 결과 데이터 심볼들이 서브 캐리어 신호들 상에 인터리브된다. 상기 어드레스들의 집합은 어드레스 생성기에 의해 결정되며, 여기서 어드레스는 입력 심볼들 각각에 대해 생성되며 데이터 심볼들이 매핑되게 될 서브 캐리어 신호들 중 하나를 나타낸다.
어드레스 생성기는 기설정된 개수의 레지스터 스테이지를 포함하며 생성기 다항식에 따라 의사랜덤 비트시퀀스를 생성하도록 동작하는 선형 피드백 시프트 레지스터와, 순열회로 및 제어 유닛을 구비한다. 순열회로는 시프트 레지스터 스테이지의 컨텐츠을 수신하고 순열 순서에 따라 레지스터 스테이지내에 존재하는 비트들의 순서를 변경하여 OFDM 서브 캐리어들 중의 하나의 어드레스를 형성하도록 동 작한다.
제어 유닛은 어드레스 체크회로와 함께, 생성된 어드레스가 기설정된 최대 유효 어드레스를 초과하는 경우 어드레스를 재생성하도록 동작한다. 상기 데이터 처리 장치는, 상기 기설정된 최대 유효 어드레스는 대략 32000이며, 선형 피드백 시프트 레지스터는 해당 선형 피드백 시프트 레지스터의 생성기 다항식으로서, R'i[13]=R'i-1[0]
R'i-1[1]
R'i-1[2]
R'i-1[12],을 갖는 14개의 레지스터 스테이지를 가지며, 상기 순열 순서는 추가의 비트와 함께, 아래의 표에 따라,
| R'i 비트 위치 | 13 | 12 | 11 | 10 | 9 | 8 | 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| Ri 비트 위치 | 6 | 5 | 0 | 10 | 8 | 1 | 11 | 12 | 2 | 9 | 4 | 3 | 13 | 7 |
n번째 레지스터 스테이지 R'i[n]에 존재하는 비트로부터 i번째 데이터 심볼에 대해 15개의 비트어드레스 Ri[n]를 형성하는 것을 특징으로 한다.
DVB-T 표준에서는 2k 모드 및 8k 모드를 제공하는 반면 DVB-H 표준에서는 4k 모드를 제공하는 것으로 알려져 있지만, DVB-T2 표준에서는 32k 모드를 제공할 것을 제안하고 있다. 8k 모드는 DVB 송신기들 간의 보다 많은 전파지연을 수용하기 위하여 충분한 보호 기간(guard period)을 갖는 단일 주파수망을 확립하기 위한 구성을 제공하는 반면, 2k 모드는 모바일 애플리케이션에서의 장점을 제공하는 것으로 알려져 있다. 이것은 2k 심볼기간은 8k 심볼기간의 1/4이기 때문에 채널평가가 보다 빈번하게 갱신될 수 있고, 따라서, 수신기는 도플러 등의 효과에 기인한 채널 의 시간적 변동을 보다 정확하게 트랙킹할 수 있기 때문이다. 따라서, 2k 모드는 모바일 애플리케이션에 더욱 유리하다.
단일 주파수망내에 보다 저밀도(sparser)로 DVB 송신기를 배치하기 위하여, 32k 모드를 채용하는 것이 제안되고 있다. 32k 모드를 구현하기 위해서는, 심볼 인터리버는 입력 데이터 심볼을 OFDM 심볼의 서브 캐리어 신호 상에 매핑하기 위한 심볼 인터리버가 구비되어야 한다.
본 발명의 실시예들은 통신되게 될 데이터 심볼들을 대략 32000개의 서브 캐리어 신호를 갖는 OFDM 심볼 상에 매핑하기 위한 심볼 인터리버로서 동작가능한 데이터 처리 시스템을 제공한다. 일 실시예에서, 서브 캐리어의 수는 실질적으로 24000과 32768 사이의 수이다. 또한, OFDM 심볼은 파일럿 서브 캐리어를 포함하며, 이것들은 기지의 심볼들을 운반하도록 배열되어 있으며, 상기 기설정된 개수의 최대 유효 어드레스는 OFDM 심볼에 존재하는 파일럿 서브 캐리어의 수에 의존한다. 이러한 32k 모드는 예를 들어, DVB-T2, DVB-T 또는 DVB-H 등의 DVB 표준에 제공될 수 있다.
송신되게 될 데이터 심볼을 서브 캐리어의 수가 대략 32000개인 OFDM 심볼의 서브 캐리어 신호 상에 매핑하는 것은 선형 피드백 시프트 레지스터를 위한 적절한 생성기 다항식과 순열 순서를 확립하기 위한 시뮬레이션 분석과 시험을 요하는 기술적 과제를 포함한다. 이것은, 상기 매핑을 위해서는, 에러정정 코딩 기법의 성능을 최적화하기 위하여, 심볼들이 서브 캐리어 신호들 상에 인터리브됨으로써 입력 데이터 스트림으로부터의 연속한 심볼들이 최대한 주파수적으로 분리되는 결과 를 가져올 필요가 있기 때문이다.
DVB-T2 표준에 있어서 제안된 LDPC/BCH 코딩과 같은 에러정정 코딩 기법은 통신에 기인한 심볼값들의 잡음 및 열화가 서로 상관되어 있지 않은 경우에 우수하게 동작한다. 지상 방송 채널은 시간 및 주파수 도메인에서 상관된 페이딩을 겪게 된다. 따라서, 인코딩된 심볼들은 가능한 한 OFDM 심볼의 서로 다른 서브 캐리어 신호 상에 분리함으로써, 에러정정 코딩 기법의 성능은 증대될 수 있다.
아래에서 설명하겠지만, 시뮬레이션 성능분석결과로부터, 전술한 순열회로의 순열 순서와 함께 한 선형 피드백 시프트 레지스터의 생성기 다항식은 우수한 성능을 제공한다는 사실을 발견하였다. 또한, 선형 피드백 시프트 레지스터의 생성기 다항식의 탭 및 순열 순서를 변경함으로써, 2k 모드, 4k 모드, 및 8k 모드 각각에 대한 어드레스 생성을 가변할 수 있는 구성을 제공함으로써, 32k 모드용의 심볼 인터리버에 대한 비용면에서 효율적인 구현예를 제공할 수 있다. 또한, 상기 생성기 다항식 및 순열 순서를 변경함으로써, 송신기 및 수신기는 2k 모드, 4k 모드, 8k 모드, 및 32k 모드 사이에서 절환될 수 있다. 이것은 소프트웨어(또는 임베디드 시그널링에 의해)로 실행될 수 있기 때문에 유연한 구현이 가능하다. 또한, OFDM 심볼 당 데이터-담지(data-bearing) 서브 캐리어의 수에 따라서 어드레스 생성기내의 최대 유효 어드레스를 단순히 적응시킴으로써 32k 모드용 인터리버를 2k, 4k, 8k, 및 16k 모드에서 사용할 수도 있다.
선형 피드백 시프트 레지스터의 컨텐츠로부터 어드레스를 형성하는데 사용되는 추가 비트는, 각 어드레스마다 1로부터 0으로 변화하여 어드레스가 상기 기설정 된 최대 유효 어드레스를 초과하는 경우, 다음의 어드레스는 유효한 어드레스가 될 가능성을 줄이도록 하는 토글 회로에 의해 생성될 수 있다. 일 실시예에서, 추가 비트는 최상위 비트(most significant bit)이다.
본 발명의 다양한 태양 및 특징은 첨부의 특허청구범위에 정의된다. 본 발명의 또 다른 태양은 OFDM 심볼의 기설정된 개수의 서브 캐리어 신호로부터 수신된 심볼을 출력심볼 스트림에 매핑하도록 동작하는 데이터 처리 장치, 송신기, 및 수신기를 포함한다.
DVB-T2 표준에서 이용할 수 있는 모드의 개수를 1k 모드, 16k 모드, 및 32k 모드를 포함하도록 확장할 필요가 있다고 제안되어 왔다. 이하, 본 기술에 따른 심볼 인터리버의 동작을 설명하지만, 상기 인터리버는 다른 모드에서 이용될 수도 있으며 또한 다른 DVB 표준에서도 이용될 수 있는 것으로 이해되어야 한다.
도 1은 예를 들어 DVB-T2 표준에 따라서 비디오 화상 및 오디오 신호를 송신하는데 사용될 수 있는 COFDM(Coded OFDM) 송신기의 예시적 블록도이다. 도 1에서, 프로그램 소스는 COFDM 송신기에 의해 송신되게 될 데이터를 생성한다. 비디오 코더(2), 오디오 코더(4), 및 데이터 코더(6)는 프로그램 멀티플렉서(10)에 공급, 즉 송신되게 될 비디오, 오디오 및 그 밖의 데이터를 생성한다. 프로그램 멀티플렉서(10)의 출력은 이들 비디오, 오디오 및 그 밖의 데이터를 통신하는데 필요한 그 밖의 정보와 함께 멀티플렉싱된 스트림을 형성한다. 멀티플렉서(10)는 접속 채널(12) 상에 스트림을 제공한다. 다른 브랜치 A, B, 등에 공급되게 될 다수의 이러한 멀티플렉싱된 스트림이 존재할 수 있다. 여기서는, 설명의 편의상, 브랜치 A 만을 설명한다.
도 1에 나타낸 바와 같이, COFDM 송신기(20)는 멀티플렉서 적응 및 에너지 분산 블록(22)에서 상기 스트림을 수신한다. 멀티플렉서 적응 및 에너지 분산 블록(22)은 상기 데이터를 무작위로 추출하고 적절한 데이터를 순방향 에러정정 인코더(24)에 공급하면, 순방향 에러정정 인코더(24)는 해당 스트림에 대해 에러정정 인코딩을 수행한다. 비트 인터리버(26)는 인코딩된 데이터 비트를 인터리브하기 위하여 제공되며, 예를 들어, DVB-T2 표준의 경우, 상기 인코딩된 데이터 비트는 LDCP/BCH 인코더의 출력이다. 비트 인터리버(26)의 출력은 다수의 비트 그룹을, 인코딩된 데이터 비트를 운반하기 위하여 이용되게 될 성상 포인트(constellation point) 상에 매핑하는 비트-성상도 매퍼(bit-into constellation mapper)(28)에 공급된다. 비트-성상도 매퍼(28)의 출력은 실수 및 허수 성분을 표현하는 성상 포인트 라벨이다. 성상 포인트 라벨은 이용된 변조방식에 따라 2개 또는 그 이상의 비트로부터 형성된 데이터 심볼을 나타낸다. 이들 성상 포인트 라벨을 데이터 셀이라고 한다. 이들 데이터 셀은 시간-인터리버(30)에 통과되며, 시간-인터리버(30)의 역할은 다중의 LDPC 코드워드에 기인하는 데이터 셀을 인터리브하는 것이다.
이들 데이터 셀은 다른 채널들(31)을 통하여 도 1의 브랜치 B 등에 의해 생성된 데이터 셀들과 함께 프레임 빌더(32)에 의해 수신된다. 프레임 빌더(32)는 다수의 데이터 셀을 COFDM 심볼 상에 운반되게 될 데이터 셀 시퀀스로 형성하며, 여기서 COFDM 심볼은 서브 캐리어들 중 하나에 각각 매핑되는 다수의 데이터 셀을 포함한다. 서브 캐리어의 개수는 1k, 2k, 4k, 16k, 또는 32k 모드 중의 하나의 모드를 포함하는 시스템의 동작 모드에 의존하며, 각 모드는 예를 들어 아래의 표에 따라서 서로 다른 개수의 서브 캐리어를 제공한다.
DVB-T/H로부터 적응된 서브 캐리어의 개수
| 모드 | 서브 캐리어 |
| 1K | 756 |
| 2K | 1512 |
| 4K | 3024 |
| 8K | 6048 |
| 16K | 12096 |
| 32K | 24192 |
따라서, 일 실시예에서, 32k 모드인 경우의 서브 캐리어의 개수는 24192개이다. DVB=T2 시스템의 경우, OFDM 심볼당 서브 캐리어의 수는 파일럿 캐리어 및 그 밖의 예비 캐리어의 수에 따라 변화한다. 따라서, DVB-T2의 경우는, DVB-T의 경우와 달리, 데이터를 운반하기 위한 서브 캐리어의 수는 고정되어 있지 않다. 따라서, 각 방송사는 1k, 2k, 4k, 8k, 16k, 및 32k 모드로부터 하나의 동작모드를 선택할 수 있다: 여기서, 각 동작모드는 OFDM 심볼당 데이터를 위한 기설정된 개수 범위의 서브 캐리어를 제공하며, 각 동작모드에서의 최대 데이터용 서브 캐리어의 수는 각각 1024, 2048, 4096, 8192, 16384, 및 32768이다. DVB-T2의 경우, 물리층 프레임은 다수의 OFDM 심볼로 구성되어 있다. 일반적으로, 프레임은 하나 또는 그 이상의 프리앰블 또는 P2 OFDM 심볼로 시작하며, 그것에 뒤이어 OFDM 심볼을 운반하는 다수의 페이로드가 존재한다. 물리층 프레임의 끝은 프레임 종료 심볼로 표기되어 있다. 각 동작모드에 있어서, 서브 캐리어의 개수는 심볼의 유형에 따라 상이할 수도 있다. 또한, 서브 캐리어의 개수는 대역폭 확장이 선택되었는지의 여 부, 톤예약(tone reservation)이 가능한지의 여부, 및 어떤 파일럿 서브 캐리어 패턴이 선택되었는지에 따라서 변화할 수 있다. 이와 같이, OFDM 심볼당 서브 캐리어의 수를 특정한 개수로 일반화하기는 곤란한다. 그러나, 각 모드에서의 주파수 인터리버는 서버캐리어의 개수가 주어진 모드에서의 서브 캐리어의 최대 이용가능한 개수보다 작거나 동일한 임의의 심볼을 인터리브할 수 있다. 예를 들어, 1k 모드의 경우, 인터리버는 서브 캐리어의 수가 1024 이하인 심볼을 인터리브할 수 있으며, 16k 모드의 경우, 인터리버는 서브 캐리어의 수가 16384 이하인 심볼을 인터리브할 수 있다.
각 COFDM 심볼에 반송되게 되는 데이터 셀의 시퀀스는 심볼 인터리버(33)에게 전달된다. 그러면, COFDM 심볼이 파일럿 및 임베디드 신호 형성기(36)로부터 공급된 파일럿 및 동기 신호를 도입하는 COFDM 심볼 빌더 블록(37)에 의해 생성된다. 그런 다음, COFDM 변조기(38)가 시간 도메인에서 OFDM 심볼을 형성하고, 생성된 OFDM 심볼은 심볼들 간의 보호 간격을 생성하는 감시시간 삽입 프로세서(40)에 공급된 후, 디지털-아날로그 변환기(42)에 공급된 다음, 최종적으로 RF 프런트엔드(44)내의 RF 증폭기에 공급되어, 안테나(46)를 통해 COFDM 송신기에 의해 브로드캐스트되게 된다.
32k
모드의
제공
새로운 32k 모드를 생성하기 위해서는, 몇가지 요소가 정의되어야 하는데, 그 중의 하나는 32K 심볼 인터리버(33)이다. 비트-성상도 매퍼(28), 심볼 인터리 버(33) 및 프레임 빌더(32)를 도 2에 보다 자세하게 나타내고 있다.
전술한 바와 같이, 본 발명은 데이터 심볼들을 OFDM 서브 캐리어 신호 상에 매핑하는 준최적(quasi-optimal)의 방법을 제공하기 위한 기능을 제공한다. 예시적 기술에 따르면, 심볼 인터리버는, 시뮬레이션 분석에 의해 입증된, 순열 코드 및 생성기 다항식에 따라 입력 데이터 심볼들의 COFDM 서브 캐리어 신호 상으로의 최적의 매핑을 실시하기 위하여 제공된다.
도 2에 나타낸 바와 같이, 본 기술의 예시적 실시예를 예시하기 위하여, 비트-성상도 매퍼(28) 및 프레임 빌더(32)의 보다 자세한 묘사가 제공된다. 채널(62)을 통하여 비트 인터리버(26)로부터 수신된 데이터 비트들은, 변조방식에 의해 제공된 심볼당 비트수에 따라, 데이터 셀상에 매핑되게 될 비트 집합으로 배열된다. 데이터 워드를 형성하는 이들 비트 그룹들은 데이터 채널(64)을 통하여 병렬적으로 매핑 프로세서(66)에게 공급된다. 그러면, 매핑 프로세서(66)는 미리 부여된 매핑에 따라서 데이터 심볼들 중의 하나를 선택한다. 실수 및 허수 성분에 의해 표현되는 성상 포인트는 프레임 빌더(32)에의 입력들 중 하나로서 출력 채널(29)에 제공된다.
프레임 빌더(32)는 다른 채널들(31)로부터의 데이터 셀과 함께, 채널(29)을 통해 비트-성상도 매퍼(28)로부터 데이터 셀들을 수신한다. 다수의 COFDM 셀 시퀀스의 프레임이 구축된 다음, 각 COFDM 심볼의 셀들은 어드레스 생성기(102)에 의해 생성된 기입 어드레스 및 읽기 어드레스에 따라서 인터리버 메모리(100)에 기입되고 인터리버 메모리(100)로부터 읽어내어진다. 데이터 셀의 인터리브는 기입 및 읽어내기 순서에 따라 적절한 어드레스를 생성하는 것에 의해 실현된다. 어드레스 생성기(102) 및 인터리버 메모리(100)의 동작에 대해서는 도 3, 4, 및 5를 참조하여 보다 상세하게 설명하기로 한다. 인터리브된 데이터 셀들은 파일럿 및 임베디드 시그널 형성기(36)로부터 수신된 파일럿 및 동기 심볼들과 결합되어 OFDM 심볼 빌더(37)에 입력되어 COFDM 심볼을 형성하게 되며, 이 COFDM 심볼은 전술한 바와 같이 OFDM 변조기(38)에게 공급된다.
인터리버
도 3은 본 기술에 따른 심볼 인터리브 방법을 설명하는, 심볼 인터리버(33)의 각 부분의 일례를 나타낸다. 도 3에서, 프레임 빌더(32)로부터의 입력 데이터 셀들은 인터리버 메모리(100)에 기입된다. 데이터 셀들은 채널(104)상에서 어드레스 생성기(102)로부터 공급된 기입 어드레스에 따라서 인터리버 메모리(100)에 기입되며 채널(106)상에서 어드레스 생성기(102)로부터 공급된 읽기 어드레스에 따라서 인터리버 메모리(100)로부터 읽어내어진다. 어드레스 생성기(102)는 COFDM 심볼의 홀수인지 짝수인지의 여부(이것은 채널(108)로부터 공급된 신호로부터 식별됨)에 따라서, 그리고 선택된 모드(이것은 채널(110)로부터 공급된 신호로부터 식별됨)에 따라서, 후술하는 바와 같이, 기입 어드레스 및 읽기 어드레스를 생성한다. 전술한 바와 같이, 모드는 1k 모드, 2k 모드, 4k 모드, 8k 모드, 16k 모드, 또는 32k 모드 중 하나이다. 후술하는 바와 같이, 기입 어드레스 및 읽기 어드레스는, 인터리버 메모리(100)의 예시적 구현예를 도시하는 도 4를 참조하여 설명하 는 바와 같이, 홀수 심볼과 짝수 심볼에 대해 상이하게 생성된다.
도 4에 나타낸 예에서, 인터리버 메모리는 그 상부(100)에, 송신기내의 인터리버 메모리의 동작을 나타내며, 그 하부(340)에, 수신기내의 디인터리버 메모리의 동작을 나타내고 있다. 인터리버(100) 및 디인터리버(340)는 그 동작의 이해를 돕기 위하여 도 4에서는 함께 나타내고 있다. 도 4에 나타낸 바와 같이, 다른 장치 및 송신채널을 통한 인터리버(100)와 디인터리버(340) 사이의 통신을 간략화하여 인터리버(100)와 디인터리버(340) 사이의 영역(140)에 나타내고 있다. 인터리버(100)의 동작에 대해서는 아래의 문단에서 설명한다.
도 4에서는 예를 들어 COFDM 심볼의 4개의 서브 캐리어 신호 상에 단지 4개의 입력 데이터 셀이 존재하는 것으로 도시하고 있지만, 도 4에 설명된 기술은 보다 많은 수의 서브 캐리어로 확장될 수 있는 것으로 이해되어야 한다: 예를 들어, 1k 모드의 경우 756개, 2k 모드의 경우 1512개, 4k 모드의 경우 3024개, 8k 모드의 경우 6048개, 16k 모드의 경우 12096개, 32k 모드의 경우 24192개.
도 4에 도시된 인터리버 메모리(100)의 입출력 어드레싱은 홀수 심볼과 짝수 심볼에 대해 도시하고 있다. 짝수 COFDM 심볼의 경우, 데이터 셀들이 입력 채널(77)로부터 취해지며, 어드레스 생성기(102)에 의해 각 COFDM 심볼마다 생성된 일련의 어드레스(120)에 따라서 인터리버 메모리(124.1)에 기입된다. 이 기입 어드레스는 짝수 심볼에 대해 적용되며, 도시된 바와 같이, 기입 어드레스의 섞기(shuffling)에 의해 인터리브가 실시된다. 따라서, 각 인터리브된 심볼에 대해서 y(h(q))=y'(q)이다.
홀수 심볼의 경우에는, 동일한 인터리버 메모리(124.2)가 사용된다. 그러나, 도 4에 도시된 바와 같이, 홀수 심볼의 경우에는, 그 기입순서(132)가 이전의 짝수 심볼(126)을 읽어내는데 사용된 동일한 어드레스 시퀀스로 되어 있다. 이러한 특징은 주어진 어드레스에 대한 읽어내기 동작이 기입 동작보다 앞서 실행된다면, 단지 하나의 인터리버 메모리(100)를 사용하여 홀수 및 짝수 심볼 인터리버를 구현하는 것을 가능케 한다. 홀수 심볼들 중에 인터리버 메모리(124)에 기입된 데이터 셀들은 다음의 짝수 COFDM 심볼에 대해 어드레스 생성기(102)에 의해 생성된 시퀀스(134)로 읽어내어진다. 따라서, 심볼당 단지 하나의 어드레스가 생성되며, 홀수/짝수 COFDM 심볼에 대한 읽기 및 기입은 동시에 수행된다.
요약하면, 도 4에 나타낸 바와 같이, 모든 액티브 서브 캐리어들에 대해 어드레스 집합 H(q)가 계산되고 나면, 입력 벡터 Y'=(y0', y1', y2', ..., yNmax-1')가 처리되어 인터리브된 벡터 Y=(y0, y1, y2, ..., yNmax-1)가 생성된다. 상기 벡터는 아래와 같이 정의된다:
짝수 심볼인 경우, q(q=0, ..., Nmax-1)에 대하여, yH(q)=y'q
홀수 심볼인 경우, q(q=0, ..., Nmax-1)에 대하여, yq=y'H(q)
즉, 짝수 OFDM 심볼인 경우, 입력 워드들은 치환적으로(permutated way) 메모리에 기입되고 순차적으로 읽어내어지는 반면, 홀수 심볼의 경우, 입력 워드들은 순차적으로 기입되고 치환적으로 읽어내어진다. 이 경우, 순열 H(q)는 아래의 표에 의해 정의된다.
표 1: Nmax=4인 간단한 경우의 순열
| q | 0 | 1 | 2 | 3 |
| H(q) | 1 | 3 | 0 | 2 |
도 4에 도시된 바와 같이, 디인터리버(34)는 동등한 어드레스 생성기에 의해 생성되는 동일한 어드레스 집합을 적용하되, 기입 어드레스와 읽기 어드레스를 반대로 적용함으로써, 인터리버(100)에 의해 적용된 인터리브을 역전(reverse)시키도록 동작한다. 따라서, 짝수 심볼의 경우, 기입 어드레스(342)는 순차적인 순서로 되어 있는 반면, 읽기 어드레스(344)는 어드레스 생성기에 의해 제공된다. 이것에 대응하여, 홀수 심볼의 경우, 기입순서(346)는 어드레스 생성기에 의해 생성된 어드레스 집합으로부터 결정되는 반면, 읽기 순서(348)는 순차적인 순서로 되어 있다.
32k 모드에서의 어드레스 생성
32K 모드인 경우에 순열함수 H(q)를 생성하는데 사용된 알고리즘을 도 5에 개략적인 블록도로 나타내고 있다.
32k 모드인 경우의 어드레스 생성기(102)의 구현예를 도 5에 도시하고 있다. 도 5에서, 선형 피드백 시프트 레지스터(102)는 13개의 레지스터 스테이지(200)와 생성기 다항식에 따라서 시프트 레지스터(200)의 각 스테이지에 접속되는 xor-게이트(202)에 의해 구성된다. 따라서, 시프트 레지스터(200)의 컨텐츠에 따라서, 시프트 레지스터의 다음 비트는, 아래의 생성기 다항식에 따라서 시프트 레지스터 R[0], R[1], R[2], R[12]의 컨텐츠를 xor-연산함으로써 xor-게이트(202)의 출력으 로부터 제공된다:
R'i[13]=R'i-1[0]
R'i-1[1]
R'i-1[2]
R'i-1[12]
이 생성기 다항식에 따라서, 시프트 레지스터(200)의 컨텐츠로부터 의사랜덤 비트 시퀀스가 생성된다. 그러나, 도시된 바와 같은 32k 모드에 대한 어드레스를 생성하기 위하여, 시프트 레지스터(200.1)내의 비트들의 순서를 그 출력에서 순서 R'i[n]으로부터 순서 Ri[n]으로 효과적으로 변경되도록 하는 순열회로(210)가 제공된다. 순열회로(210)의 출력으로부터의 14개 비트는 접속 채널(212)에 공급되며, 접속 채널(212)에는 토글 회로(218)에 의해 제공된 최상위 비트가 채널(214)을 통하여 부가된다. 따라서, 채널(212)상에는 15개의 비트 어드레스가 생성된다. 그러나, 어드레스의 확실성을 확보하기 위하여, 어드레스 체크 회로(216)가 생성된 어드레스를 분석하여 그것이 기설정된 최대값을 초과하는지의 여부를 판정한다. 이 기설정된 최대값은 현재 사용되고 있는 모드에서 이용가능한, COFDM 심볼 내의 데이터 심볼들에 대해 이용가능한, 서브 캐리어 신호의 최대 개수와 일치할 수도 있다. 그러나, 어드레스 생성기(102)를 2k 모드, 4k 모드, 8k 모드, 16k 모드, 및 32k 모드에서도 사용할 수 있도록, 최대 유효 어드레스의 수를 그에 따라 조정함으로써, 32k 모드의 인터리버를 다른 모드에서 사용할 수도 있다.
만약 생성된 어드레스가 기설정된 최대값을 초과한다면, 어드레스 체크유닛(216)에 의해 제어신호가 생성되어 접속 채널(220)을 통해 제어 유닛(224)에 공급된다. 만약 생성된 어드레스가 기설정된 최대값을 초과한다면, 그 어드레스는 거부되고 해당 심볼에 대한 새로운 어드레스가 다시 생성된다.
32k 모드에서는, LFSR(linear feedback shift resister)를 이용하여, (Nr-1) 비트워드 R'i가 정의된다: 여기서, Nr=log2Mmax, Mmax=32768.
본 시퀀스를 생성하는데 사용되는 다항식은 다음과 같다:
32K 모드: R'i[13]=R'i-1[0]
R'i-1[1]R'i-1[2]
R'i-1[12]
여기서, i는 0에서 Mmax-1까지 변한다.
하나의 워드 R'i가 생성되면, 그 R'i 워드는 순열을 거친 후, Ri라고 하는, 또 다른 (Nr-1) 비트워드를 생성한다. 여기서, Ri는 아래에 주어진 비트 순열에 의해 R'i로부터 유도된다.
| R'i 비트 위치 | 13 | 12 | 11 | 10 | 9 | 8 | 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| Ri 비트 위치 | 6 | 5 | 0 | 10 | 8 | 1 | 11 | 12 | 2 | 9 | 4 | 3 | 13 | 7 |
32K 모드인 경우의 비트 순열
일례로서, 이것은, 32K 모드인 경우, R'i의 비트넘버 12가 Ri의 비트위치넘버 5에 보내지는 것을 의미한다.
어드레스 H(q)는 하기의 수식을 통해 Ri로부터 유도된다.
상기 수식에서 
부분은 도 5에서 토글 블록 T(218)으로써 표현되고 있다.
그런 다음, 생성된 어드레스가 허용가능한 어드레스 범위에 속하는지를 확인하기 위하여 H(q)에 대한 어드레스 체크가 이루어지는데, 여기서, H(q)<Nmax (예를들어, 32K 모드인 경우, Nmax=24192)인 경우, 어드레스는 유효한 것으로 판단된다. 만약 어드레스가 유효하지 않다면, 그 취지가 제어 유닛에게 통지되고, 제어 유닛은 인덱스 i를 증대시켜 새로운 H(q)를 생성하려고 시도하게 된다.
토글 블록의 역할은 한 행에서 Nmax를 초과하는 어드레스가 2회 이상 생성되지 않도록 하는 것이다. 만약, 초과하는 값이 생성되었다면, 이는 어드레스 H(q)의 MSB(즉, 토글 비트)가 1인 것을 의미한다. 따라서, 다음에 생성되는 값은 그 MSB를 0으로 설정함으로써 유효한 어드레스가 생성되는 것을 보장한다.
하기의 수식은 전반적인 동작을 요약한 것으로서 본 알고리즘의 루프 구조의 이해를 돕기 위한 것이다.
(H(q)< Nmax)이면 q=q+1 }
32k
모드
어드레스 생성기를 지원하는 분석
1k 모드 어드레스 생성기(102)에 있어서의 전술한 생성기 다항식 및 순열 코드의 선택을 인터리버의 상대적인 성능에 대한 하기의 시뮬레이션 분석으로부터 확 인하였다. 인터리버의 상대적인 성능은 인터리버가 연속한 심볼을 분리하는 상대적인 능력 또는 "인터리브 품질"을 이용하여 평가하였다. 전술한 바와 같이, 단일의 인터리버 메모리를 사용하기 위해서는, 상기 인터리브는 홀수 및 짝수 심볼 모두에 대해 수행되어야 한다. 인터리버 품질의 상대적인 측정값은 거리 D를 (서브 캐리어의 수로써) 정의함으로써 정해진다. 기준 C는 인터리버의 입력에서 거리≤D에 있었던 서브 캐리어들 중, 인터리버의 출력에서 거리≤D에 있는 서브 캐리어의 개수를 식별할 수 있도록 정해지며, 여기서, 각 거리 D에 대한 서브 캐리어의 수는 상대거리에 관하여 가중치 부여된다. 이 기준 C는 홀수 및 짝수 COFDM 심볼 모두에 대해 평가된다. 여기서, 기준 C를 최소화함으로써 우수한 품질의 인터리버를 얻을 수 있다.
여기서, Neven(d) 및 Nodd(d)는 서로 d 서브 캐리어 간격 내에 존재하는, 인터리버의 출력에서의 짝수 및 홀수 심볼의 개수이다.
짝수 CODFM 심볼에 대한 D=5인 경우의 32k 모드에 대하여 확인된 인터리버의 분석결과를 도 6A에 나타내고 있으며, 홀수 CODFM 심볼에 대한 분석결과를 도 6B에 나타내고 있다. 상기 분석결과에 따르면, 32k 모드인 경우 확인된 순열 코드에 대한 C의 값은 21.75였고, 상기 수식에 따라 출력에서 5 또는 그 이하의 값만큼 분리된 심볼들에 대한 서브 캐리어의 가중치된 개수는 21.75였다.
짝수 COFDM 심볼에 대하여 다른 순열 코드를 사용한 경우의 대응하는 분석결 과를 도 6c에 나타내고 있으며, 홀수 COFDM 심볼에 대한 분석결과를 도 6d에 나타내고 있다. 도 6a 및 6b에 도시된 결과와 비교해 보면 알겠지만, 도 6a 및 6b에 도시된 결과와 비교하여, 보다 많은 구성요소가 존재하는 것을 알 수 있는데, 이는 심볼들이 D=1 및 D=2와 같이 짧은 거리만큼 분리되어 있음을 나타낸다: 즉, 32k 모드 심볼 인터리버에 대하여 확인된 순열 코드는 우수한 품질의 인터리버를 제공함을 알 수 있다.
다른 순열 코드
앞서 확인된 기준 C에 의해 확인된 바와 같이 아래의 15개의 다른 가능한 코드들([n]Ri 비트 위치, 여기서 n은 1에서 15)은 양호한 품질의 심볼 인터리버를 제공하는 것으로 확인되었다.
| R'i 비트 위치 | 13 | 12 | 11 | 10 | 9 | 8 | 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| [1]Ri 비트 위치 | 0 | 6 | 1 | 7 | 2 | 11 | 12 | 5 | 9 | 8 | 3 | 10 | 4 | 13 |
| [2]Ri 비트 위치 | 9 | 5 | 0 | 7 | 2 | 8 | 3 | 6 | 12 | 11 | 4 | 1 | 10 | 13 |
| [3]Ri 비트 위치 | 9 | 12 | 0 | 1 | 2 | 13 | 5 | 8 | 6 | 3 | 7 | 4 | 10 | 11 |
| [4]Ri 비트 위치 | 13 | 8 | 1 | 12 | 11 | 0 | 9 | 5 | 3 | 7 | 6 | 2 | 10 | 4 |
| [5]Ri 비트 위치 | 5 | 8 | 7 | 0 | 3 | 2 | 11 | 4 | 13 | 6 | 1 | 10 | 12 | 9 |
| [6]Ri 비트 위치 | 8 | 9 | 5 | 13 | 0 | 10 | 7 | 1 | 12 | 3 | 2 | 4 | 11 | 6 |
| [7]Ri 비트 위치 | 11 | 10 | 0 | 7 | 2 | 9 | 8 | 1 | 5 | 3 | 6 | 4 | 12 | 13 |
| [8]Ri 비트 위치 | 11 | 4 | 0 | 13 | 10 | 12 | 5 | 7 | 2 | 8 | 3 | 1 | 6 | 9 |
| [9]Ri 비트 위치 | 4 | 0 | 5 | 1 | 12 | 2 | 10 | 3 | 13 | 9 | 6 | 11 | 8 | 7 |
| [10]Ri 비트 위1치 | 4 | 7 | 0 | 8 | 10 | 1 | 6 | 3 | 2 | 9 | 11 | 12 | 13 | 5 |
| [11]Ri 비트 위치 | 4 | 6 | 0 | 13 | 12 | 1 | 11 | 2 | 8 | 3 | 10 | 7 | 9 | 5 |
| [12]Ri 비트 위치 | 0 | 5 | 1 | 9 | 2 | 12 | 3 | 6 | 8 | 7 | 4 | 10 | 11 | 13 |
| [13]Ri 비트 위치 | 12 | 4 | 2 | 11 | 10 | 1 | 13 | 6 | 0 | 9 | 3 | 8 | 5 | 7 |
| [14]Ri 비트 위치 | 10 | 6 | 0 | 13 | 12 | 11 | 8 | 5 | 2 | 4 | 3 | 1 | 9 | 7 |
| [15]Ri 비트 위치 | 7 | 6 | 0 | 1 | 10 | 3 | 9 | 4 | 2 | 5 | 8 | 11 | 12 | 13 |
32K 모드에서의 비트 순열
수신기
도 7은 본 기술에서 이용될 수 있는 수신기의 일례를 나타내고 있다. 도 7에 도시된 바와 같이, COFDM 신호는 안테나(300)에 의해 수신되고 튜너(302)에 의해 검지된 후 아날로그-디지털 변환기(304)에 의해 디지털 형태로 변환된다. 공지의 기술에 따라, 임베디드-시그널링 디코딩 유닛(311)과 협동하여, 채널 평가 및 정정(310)과 함께 FFT(fast fourier transform) 프로세서(308)을 이용하여 데이터가 COFDM 심볼로부터 복원되기 전에, 보호 간격 제거 프로세서(306)는 수신된 COFDM 심볼로부터 보호 간격을 제거한다. 변조된 데이터는 매퍼(312)로부터 복원된 후, 심볼 디인터리버(314)에 공급되며, 심볼 디인터리버(314)는 수신된 데이터 심볼에 대한 역매핑을 실시하여 데이터가 디인터리브된 출력 데이터 스트림을 재생성하도록 동작한다.
심볼 디인터리버(314)는 인터리버 메모리(540) 및 어드레스 생성기(542)와 함께 도 7에 도시된 데이터 처리 장치로부터 구성된다. 인터리버 메모리는 도 4에 도시된 것과 같이 구성되며 전술한 바와 같이 어드레스 생성기(542)에 의해 생성된 어드레스의 집합을 이용하여 디인터리브을 실시하도록 동작한다. 어드레스 생성기(542)는 도 8에 도시된 바와 같이 구성되며 대응하는 어드레스를 생성하여 각 COFDM 서브 캐리어 신호로부터 복원된 데이터 심볼들을 출력 데이터 스트림에 매핑하도록 구성되어 있다.
도 7에 도시된 COFDM 수신기의 나머지 부분은 에러정정 디코딩(318)을 실시하여 에러를 정정하고 소스 데이터의 평가를 복원하기 위하여 제공된다.
본 기술에 의해 제공되는 수신기 및 송신기의 한가지 효과는 수신기 및 송신기에서 동작하는 심볼 인터리버 및 심볼 디인터리버가 생성기 다항식 및 순열 코드를 변경함으로써 1k, 2k, 4k, 8k, 16k, 및 32k 모드 사이에서 절환될 수 있다는 것이다. 따라서, 도 8에 도시된 어드레스 생성기(542)는 모드의 표시를 제공하는 입력(544) 및 홀수/짝수 COFDM 심볼이 존재하는지의 여부를 나타내는 입력(546)을 포함한다. 따라서, 도 5에 도시된 어드레스 생성기를 이용하여, 심볼 인터리버 및 디인터리버를 도 3 및 8에 도시된 바와 같이 구성할 수 있기 때문에, 유연한 구현이 가능하다. 따라서, 어드레스 생성기는 각 모드에 대하여 표시된 생성기 다항식 및 순열 순서로 변경함으로써 상이한 모드에 적응될 수 있다. 예를 들어, 이것은 소프트웨어 변경을 통해 실시될 수 있다. 또한, 다른 실시예에서, DVB-T2 송신의 모드를 나타내는 임베디드 신호가 수신기내의 임베디드-시그널링 프로세싱 유닛(311)에 의해 검지되고 그 검지된 모드에 따라서 심볼 디인터리버를 자동적으로 설정하는데 사용될 수 있다.
본 발명의 범주를 일탈하지 않고도 전술한 실시형태에 대한 다양한 변경이 이루어질 수 있다. 특히, 본 발명의 태양을 설명하는데 사용된 생성기 다항식 및 순열 순서의 표현은 제한적인 것이 아니라 동등한 형태의 생성기 다항식 및 순열 순서로 확장될 수 있다.
또한, 도 1 및 7에 도시된 송신기 및 수신기는 예시를 위하여 도시된 것이며 제한적인 의미로 제공된 것은 아니다. 예를 들어, 비트 인터리버 및 매퍼에 대한 심볼 인터리버 및 디인터리버의 위치는 변경될 수 있는 것으로 이해되어야 한다. 또한, 인터리버 및 디인터리버의 효과는, 인터리버가 v-bit 벡터에 대신하여 I/Q 심볼을 인터리브하더라도, 그것이 상대적인 위치에 의해 변화되지 않는 것으로 이해되어야 한다. 대응하는 변경이 수신기에 대해서도 이루어질 수 있다. 따라서, 인터리버 및 디인터리버는 상이한 데이터 타입에서 동작할 수도 있고 예시적 실시예에 설명된 위치와 다르게 배치될 수도 있다.
수신기의 예시적 구현예에 따르면, OFDM 심볼의 기설정된 개수의 서브 캐리어 신호로부터 수신된 심볼을 출력 심볼 스트림으로 매핑하도록 동작하는 데이터 처리 장치가 제공된다. 이 데이터 처리 장치는 OFDM 서브 캐리어 신호로부터 기설정된 개수의 데이터 심볼을 메모리에 읽어들이고, 메모리로부터 데이터 심볼을 읽어내어 출력 심볼 스트림으로 하여 매핑을 실시하는 디인터리버를 구비한다. 여기서, 읽어내기는 읽어들이기와는 다른 순서로 행해지며, 그 순서는 어드레스의 집합으로부터 결정되며, 그 결과, 데이터 심볼들이 OFDM 서브 캐리어 신호로부터 디인터리브된다. 어드레스 생성기는 상기 어드레스의 집합을 생성하도록 동작하며, 어드레스는 수신된 데이터 심볼들 각각에 대해 생성되며 수신된 데이터 심볼들이 출 력 심볼 스트림으로 매핑되게 될 OFDM 서브 캐리어 신호를 나타낸다. 어드레스 생성기는 기설정된 개수의 레지스터 스테이지를 포함하며 생성기 다항식에 따라 의사-랜덤 비트 시퀀스를 생성하도록 동작하는 선형 피드백 시프트 레지스터를 구비한다. 순열 회로는 시프트 레지스터의 컨텐츠를 수신하고 순열 순서에 따라 레지스터 스테이지에 존재하는 비트들의 순서를 변경하여 OFDM 서브 캐리어들 중의 하나의 어드레스를 형성한다. 제어 유닛은 어드레스 체크 회로와 함께 생성된 어드레스가 기설정된 최대 유효 어드레스를 초과하는 경우 어드레스를 재생성하도록 동작한다. 상기 데이터 처리 장치는, 상기 기설정된 최대 유효 어드레스는 대략 32000이며, 선형 피드백 시프트 레지스터는 해당 선형 피드백 시프트 레지스터의 생성기 다항식으로서, R'i[13]=R'i-1[0]
R'i-1[1]
R'i-1[2]
R'i-1[12],을 갖는 14개의 레지스터 스테이지를 가지며, 상기 순열 순서는 추가의 비트와 함께, 아래의 표에 따라,
| R'i 비트 위치 | 13 | 12 | 11 | 10 | 9 | 8 | 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| Ri 비트 위치 | 6 | 5 | 0 | 10 | 8 | 1 | 11 | 12 | 2 | 9 | 4 | 3 | 13 | 7 |
n번째 레지스터 스테이지 R'i[n]에 존재하는 비트로부터 i번째 데이터 심볼에 대해 15개의 비트어드레스 Ri[n]를 형성하는 것을 특징으로 한다.
상술한 바와 같이, 특정 모드의 구현예를 참조하여 기술된 순열 코드들 및 인터리버의 생성기 다항식은, 그 모드에 대한 서브 캐리어들의 개수에 따라서 허용 된 기설정된 개수의 어드레스를 변경함으로써, 다른 모드들에 동일하게 적용될 수 있다.
전술한 바와 같이, 본 발명의 실시예들은 본 명세서에서 참조로서 포함된, DVB-T, DVB-T2, 및 DVB-H 등의 DVB 표준에서 이용가능한 애플리케이션을 찾고 있다. 예를 들어, 본 발명의 실시예들은 핸드헬드 모바일 터미널에서, DVB-H 표준에 따라서 동작하는 송신기 또는 수신기에 이용될 수도 있다. 모바일 터미널은 모바일폰(2세대, 3세대 또는 그보다 높은 세대를 불문한다) 또는 PDA(personal digital assistant) 또는 Tablet PC에 통합되어 있을 수도 있다. 이러한 모바일 터미널은 DVB-H 또는 DVB-T 호환성 신호를 건물 내에서 또는 빠른 속도로 예를 들어 차량 또는 열차에서 이동중에 수신하는 것이 가능하다. 또한, 모바일 터미널은 예를 들어, 배터리, 주전력, 또는 저전압 DC 전원, 또는 차량용 배터리로부터 전원을 공급받을 수도 있다. DVB-H에 의해 제공되는 서비스는 음성, 메시지, 인터넷 브라우징, 라디오, 정지 및/또는 동화상, TV 방송, 인터렉티브 서비스, 주문형 및 옵션형 비디오 또는 그 유사한 서비스를 포함한다. 이들 서비스는 다른 것들과 함께 동작할 수도 있다.
다른 예에서, 본 발명의 실시예들은 ETSI 표준 EN 302 755에 따른 DVB-T2 표준에서 이용가능한 애플리케이션을 찾고 있다. 다른 예에서, 본 발명의 실시예들은 DVB-C2로 알려진 케이블 송신 표준에서 이용가능한 애플리케이션을 찾고 있다. 그러나, 본 발명은 DVB 표준에 이용가능한 애플리케이션에만 국한되지 않으며 고정 및 모바일 모두에서의 다른 송신 또는 수신 표준에 확장될 수 있는 것으로 이해되 어야 한다.
이하, 본 발명의 실시예들을 예시의 방법으로만 첨부도면을 참조하여 설명하며, 도면에 있어서, 유사한 구성요소는 대응하는 참조번호로써 지칭한다.
도 1은 예를 들어 DVB-T2 표준에서 이용될 수 있는 Coded OFDM 송신기를 개략적으로 나타낸 블록도이다.
도 2는 도 1에 나타낸 송신기의 각 부분을 개략적으로 나타낸 블록도이며, 심볼 매퍼 및 프레임 빌더는 인터리버의 동작을 나타낸다.
도 3은 도 2에 나타낸 심볼 인터리버를 개략적으로 나타낸 블록도이다.
도 4는 도 3에 나타낸 인터리버 메모리와 수신기내의 대응하는 심볼 디인터리버를 개략적으로 나타낸 블록도이다.
도 5는 32k 모드인 경우의 도 3에 나타낸 어드레스 생성기를 개략적으로 나타낸 블록도이다.
도 6(a)는 도 5에 나타낸 어드레스 생성기를 이용한 인터리버의 짝수 심볼에 대한 디자인 시뮬레이션 결과를 나타내며, 도 6(b)는 홀수 심볼에 대한 디자인 시뮬레이션 결과를 나타내며, 도 6(c)는 다른 순열 코드를 이용하는 어드레스 생성기의 짝수 심볼에 대한 비교용의 시뮬레이션 결과를 나타내며, 도 6(d)는 홀수 심볼에 대한 비교용의 시뮬레이션 결과를 나타낸다.
도 7은 예를 들어 DVB-T2 표준에서 이용될 수 있는 Coded OFDM 수신기를 개략적으로 나타낸 블록도이다.
도 8은 도 7에 나타낸 심볼 디인터리버를 개략적으로 나타낸 블록도이다.
<도면의 주요 부분에 대한 부호 설명>
2: 비디오 코더
4: 오디오 코더
6: 데이터 코더
24: LDPC BCH 인코더
26: 비트 인터리버
28: 비트-성상도 매퍼
30: 시간 인터리버
32: 프레임 빌더
33: 심볼 인터리버
37: OFDM 심볼 빌더
100: 인터리버 메모리
Claims (12)
- 통신하게 될 입력데이터 심볼들을 OFDM(orthogonal frequency division multiplexed: 직교주파수분할다중) 심볼의 기설정된 개수의 서브 캐리어 신호 상에 매핑하도록 동작하는 데이터 처리 장치로서,상기 기설정된 개수의 데이터 심볼을 OFMD 서브 캐리어 신호상에 매핑하기 위하여 메모리에 읽어넣고(read-into), 상기 OFDM 서브 캐리어에 대한 데이터 심볼들을 상기 메모리로부터 읽어내어(read-out) 상기 매핑을 실시하도록 동작하는 인터리버 - 상기 읽어내기는 상기 읽어넣기의 순서와 다르며, 그 순서는 어드레스들의 집합에 의해 결정되며, 그 결과 상기 데이터 심볼들이 상기 서브 캐리어 신호들 상에 인터리브됨 - ; 및상기 어드레스들의 집합을 생성하도록 동작하는 어드레스 생성기 - 상기 어드레스는 상기 데이터 심볼들이 매핑되게 될 상기 서브 캐리어 신호들 중 하나를 나타내기 위하여 상기 입력 심볼들 각각에 대해 생성됨 - ,을 포함하며, 상기 어드레스 생성기는,기설정된 개수의 레지스터 스테이지를 포함하며 생성기 다항식에 따라서 의사-랜덤 비트 시퀀스를 생성하도록 동작하는 선형 피드백 시프트 레지스터;상기 시프트 레지스터 스테이지의 컨텐츠를 수신하고 순열 순서에 따라서 상기 레지스터 스테이지에 존재하는 비트들의 순서를 변경하여 상기 OFDM 서브 캐리어들 중 하나의 어드레스를 형성하는 순열 회로; 및생성된 어드레스가 기설정된 최대 유효 어드레스를 초과하는 경우 어드레스 체크 회로와 함께 어드레스를 재생성하도록 동작하는 제어 유닛을 구비하며,상기 기설정된 최대 유효 어드레스는 대략 32000이며,상기 선형 피드백 시프트 레지스터는 해당 선형 피드백 시프트 레지스터의 생성기 다항식으로서, R'i[13]=R'i-1[0]R'i-1[1]
R'i-1[2]
R'i-1[12],을 갖는 14개의 레지스터 스테이지를 가지며, 상기 순열 순서는 추가의 비트와 함께, 아래의 표에 따라,
R'i 비트 위치 13 12 11 10 9 8 7 6 5 4 3 2 1 0 Ri 비트 위치 6 5 0 10 8 1 11 12 2 9 4 3 13 7 n번째 레지스터 스테이지 R'i[n]에 존재하는 비트로부터 i번째 데이터 심볼에 대해 15개의 비트어드레스 Ri[n]를 형성하는, 데이터 처리 장치. - 제1항에 있어서,상기 기설정된 최대 유효 어드레스는 실질적으로 24000과 32768 사이의 값인, 데이터 처리 장치.
- 제1항에 있어서,상기 OFDM 심볼은 기지의 심볼을 반송하도록 배열된 파일럿 서브 캐리어를 포함하며, 상기 기설정된 최대 유효 어드레스는 상기 OFDM 심볼내의 파일럿 서브 캐리어 심볼들의 수에 따라 결정되는, 데이터 처리 장치.
- 제1항, 제2항, 또는 제3항에 있어서,상기 인터리버 메모리는 상기 입력 데이터 심볼들의 상기 서브 캐리어 신호 상으로의 매핑을 실시함에 있어서, 짝수 OFDM 심볼에 대해서는, 상기 어드레스 생성기에 의해 생성된 어드레스의 집합에 따라서 상기 데이터 심볼들을 상기 메모리에 읽어넣고 상기 메모리로부터 순차적인 순서로 읽어내는 반면, 홀수 OFDM 심볼에 대해서는, 상기 데이터 심볼들을 순차적으로 순서로 상기 메모리에 읽어넣고 상기 어드레스 생성기에 의해 생성된 어드레스들의 집합에 따라서 상기 메모리로부터 상기 데이터 심볼들을 읽어내는, 데이터 처리 장치.
- 제1항 내지 제4항 중 어느 한 항에 기재된 데이터 처리 장치를 포함하며, OFDM(orthogonal frequency division multiplexing: 직교주파수분할다중) 방식을 이용하여 데이터를 송신하는 송신기.
- 제5항에 있어서,DVB-T(digital video broadcasting-terrestrial) 표준, DVB-H(digital video broadcasting-handheld) 표준, 및 DVB-T2(digital video broadcasting-terrestrial2) 표준을 포함하는 DVB(digital video broadcasting) 표준에 따라서 데이터를 송신하도록 구성된, 송신기.
- 통신하게 될 입력데이터 심볼들을 OFDM(orthogonal frequency division multiplexed: 직교주파수분할다중) 심볼의 기설정된 개수의 서브 캐리어 신호 상에 매핑하는 방법으로서,상기 기설정된 개수의 데이터 심볼을 OFMD 서브 캐리어 신호상에 매핑하기 위하여 메모리에 읽어넣는(reading-into) 단계;상기 OFDM 서브 캐리어에 대한 상기 데이터 심볼들을 상기 메모리로부터 읽어내어(reading-out) 상기 매핑을 실시하는 단계 - 상기 읽어내기는 상기 읽어넣기의 순서와 다르며, 그 순서는 어드레스들의 집합에 의해 결정되며, 그 결과 상기 데이터 심볼들이 상기 서브 캐리어 신호들 상에 인터리브됨 - ,상기 어드레스들의 집합을 생성하는 단계 - 상기 어드레스는 상기 데이터 심볼들이 매핑되게 될 상기 서브 캐리어 신호들 중 하나를 나타내기 위하여 상기 입력 심볼들 각각에 대해 생성됨 -을 포함하며, 상기 어드레스의 집합을 생성하는 단계는,기설정된 개수의 레지스터 스테이지를 포함하는 선형 피드백 시프트 레지스터를 이용하여, 생성기 다항식에 따라서 의사-랜덤 비트 시퀀스를 생성하는 단계;순열 회로를 이용하여, 상기 시프트 레지스터 스테이지의 컨텐츠를 수신하여 순열 순서에 따라서 상기 레지스터 스테이지에 존재하는 비트들의 순서를 변경하여 어드레스를 형성하는 단계; 및생성된 어드레스가 기설정된 최대 유효 어드레스를 초과하는 경우 어드레스를 재생성하는 단계를 포함하며,상기 기설정된 최대 유효 어드레스는 대략 32000이며,상기 선형 피드백 시프트 레지스터는 해당 선형 피드백 시프트 레지스터의 생성기 다항식으로서, R'i[13]=R'i-1[0]R'i-1[1]
R'i-1[2]
R'i-1[12],을 갖는 14개의 레지스터 스테이지를 가지며, 상기 순열 순서는 추가의 비트와 함께, 아래의 표에 따라,
R'i 비트 위치 13 12 11 10 9 8 7 6 5 4 3 2 1 0 Ri 비트 위치 6 5 0 10 8 1 11 12 2 9 4 3 13 7 n번째 레지스터 스테이지 R'i[n]에 존재하는 비트로부터 i번째 데이터 심볼에 대해 15개의 비트어드레스 Ri[n]를 형성하는, 방법. - 제7항에 있어서,상기 기설정된 최대 유효 어드레스는 실질적으로 24000과 32768 사이의 값인, 방법.
- 제7항에 있어서,상기 OFDM 심볼은 기지의 심볼을 반송하도록 배열된 파일럿 서브 캐리어를 포함하며, 상기 기설정된 최대 유효 어드레스는 상기 OFDM 심볼내의 파일럿 서브 캐리어 심볼들의 수에 따라 결정되는, 방법.
- OFDM(orthogonal frequency division multiplexing: 직교주파수분할다중) 방식을 이용하여 데이터를 송신하는 방법으로서,OFDM(orthogonal frequency division multiplexed: 직교주파수분할다중) 심볼의 기설정된 개수의 서브 캐리어 신호 상에서 통신하게 될 입력데이터 심볼들을 수신하는 단계;상기 기설정된 개수의 데이터 심볼을 OFMD 서브 캐리어 신호상에 매핑하기 위하여 메모리에 읽어넣는 단계;상기 OFDM 서브 캐리어에 대한 상기 데이터 심볼들을 상기 메모리로부터 읽어내어 상기 매핑을 실시하는 단계 - 상기 읽어내기는 상기 읽어넣기의 순서와 다르며, 그 순서는 어드레스들의 집합에 의해 결정되며, 그 결과 상기 데이터 심볼들이 상기 서브 캐리어 신호들 상에 인터리브됨 -상기 어드레스들의 집합을 생성하는 단계 - 상기 어드레스는 상기 데이터 심볼들이 매핑되게 될 상기 서브 캐리어 신호들 중 하나를 나타내기 위하여 상기 입력 심볼들 각각에 대해 생성됨 -를 포함하며, 상기 어드레스의 집합을 생성하는 단계는,기설정된 개수의 레지스터 스테이지를 포함하는 선형 피드백 시프트 레지스터를 이용하여, 생성기 다항식에 따라서 의사-랜덤 비트 시퀀스를 생성하는 단계;순열 회로를 이용하여, 상기 시프트 레지스터 스테이지의 컨텐츠를 수신하여 순열 순서에 따라서 상기 레지스터 스테이지에 존재하는 비트들의 순서를 변경하여 어드레스를 형성하는 단계;생성된 어드레스가 기설정된 최대 유효 어드레스를 초과하는 경우 어드레스를 재생성하는 단계; 및상기 OFDM 서브 캐리어를 이용하여 상기 메모리로부터 읽어내어진 데이터 심볼들을 송신하는 단계를 포함하며,상기 기설정된 최대 유효 어드레스는 대략 32000이며,상기 선형 피드백 시프트 레지스터는 해당 선형 피드백 시프트 레지스터의 생성기 다항식으로서, R'i[13]=R'i-1[0]R'i-1[1]
R'i-1[2]
R'i-1[12],을 갖는 14개의 레지스터 스테이지를 가지며, 상기 순열 순서는 추가의 비트와 함께, 아래의 표에 따라,
R'i 비트 위치 13 12 11 10 9 8 7 6 5 4 3 2 1 0 Ri 비트 위치 6 5 0 10 8 1 11 12 2 9 4 3 13 7 n번째 레지스터 스테이지 R'i[n]에 존재하는 비트로부터 i번째 데이터 심볼 에 대해 15개의 비트어드레스 Ri[n]를 형성하는, 방법. - 제10항에 있어서,상기 OFDM 서브 캐리어를 이용하여 상기 메모리로부터 읽어내어진 데이터 심볼들을 송신하는 것은 DVB-T(digital video broadcasting-terrestrial) 표준, DVB-H(digital video broadcasting-handheld) 표준, 및 DVB-T2(digital video broadcasting-terrestrial2) 표준을 포함하는 DVB(digital video broadcasting) 표준에 따라서 이루어지는, 방법.
- OFDM(orthogonal frequency division multiplexed: 직교주파수분할다중) 심볼의 서브 캐리어 상에 인터리브된 데이터 심볼들을 송신하는데 이용되는 어드레스 생성기로서,상기 어드레스 생성기는 어드레스의 집합을 생성하도록 동작하며, 각 어드레스는 상기 데이터 심볼이 매핑되게 될 상기 서브 캐리어 신호들 중 하나를 나타내기 위하여 상기 입력 심볼들 각각에 대해 생성되며,기설정된 개수의 레지스터 스테이지를 포함하며 생성기 다항식에 따라서 의사-랜덤 비트 시퀀스를 생성하도록 동작하는 선형 피드백 시프트 레지스터;상기 시프트 레지스터 스테이지의 컨텐츠를 수신하고 순열 순서에 따라서 상기 레지스터 스테이지에 존재하는 비트들의 순서를 변경하여 상기 OFDM 서브 캐리 어들 중 하나의 어드레스를 형성하는 순열 회로; 및생성된 어드레스가 기설정된 최대 유효 어드레스를 초과하는 경우 어드레스 체크 회로와 함께 어드레스를 재생성하도록 동작하는 제어 유닛을 포함하며,상기 기설정된 최대 유효 어드레스는 대략 32000이며,상기 선형 피드백 시프트 레지스터는 해당 선형 피드백 시프트 레지스터의 생성기 다항식으로서, R'i[13]=R'i-1[0]R'i-1[1]
R'i-1[2]
R'i-1[12],을 갖는 14개의 레지스터 스테이지를 가지며, 상기 순열 순서는 추가의 비트와 함께, 아래의 표에 따라,
R'i 비트 위치 13 12 11 10 9 8 7 6 5 4 3 2 1 0 Ri 비트 위치 6 5 0 10 8 1 11 12 2 9 4 3 13 7 n번째 레지스터 스테이지 R'i[n]에 존재하는 비트로부터 i번째 데이터 심볼에 대해 15개의 비트어드레스 Ri[n]를 형성하는, 어드레스 생성기.
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