KR20090037766A - Phase change memory device - Google Patents

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KR20090037766A
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Abstract

A phase change memory device is provided to reduce write time by writing a plurality of cells without increase of write current. A base terminal of a selection switch(SW0) is connected to a word line(WL). A collector terminal of the selection switch is connected to a read / write bit line(RWBL). An emitter terminal of the selection switch is connected to a unit cell(UC), and each unit cell comprises one phase change resistance cell(PCR1) and one switching element(N1). One electrode of the phase change resistance cell is connected to a source terminal of the switching element. The other electrode of the phase change resistance cell is connected to a drain terminal of the switching element. The switching element(N1~N4) corresponds to a plurality of bit lines(BL1~BLn) with one to one.

Description

상 변화 메모리 장치{Phase change memory device}Phase change memory device

본 발명은 상 변화 메모리 장치에 관한 것으로서, 상 변화 저항 소자를 포함하여 직렬 셀 구조를 갖는 메모리 장치에 있어서 랜덤(Random) 한 라이트 동작이 이루어질 수 있도록 하는 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase change memory device. The present invention relates to a technology for enabling random write operations in a memory device having a series cell structure including a phase change resistance device.

일반적으로 마그네틱 메모리(Magnetic memory) 및 위상 변화 메모리(Phase Change Memory : PCM) 등의 비휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이터가 보존되는 특성을 갖는다. In general, nonvolatile memories such as magnetic memory and phase change memory (PCM) have data processing speeds of about volatile random access memory (RAM) and preserve data even when the power is turned off. Has the property of being.

도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자(4)를 설명하기 위한 도면이다. 1A and 1B are diagrams for explaining a conventional phase change resistor (PCR) element 4.

상 변화 저항 소자(4)는 탑(Top)전극(1)과 버텀(Bottom)전극(3) 사이에 위상 변화층(PCM; Phase Change Material;2)을 삽입하여 전압과 전류를 인가하면, 위상 변화층(2)에 고온이 유기되어 저항에 변화에 따른 전기 전도 상태가 변하게 된다. 여기서, 위상 변화층(2)의 재료로는 AglnSbTe가 주로 사용된다. 그리고, 위상 변화층(2)은 칼코겐(chalcogen) 원소 (S, Se, Te)를 주성분으로 하는 화합 물(chalcogenide)을 이용하는데, 구체적으로 Ge-Sb-Te로 이루어진 게르마늄 안티몬 텔루르 합금물질(Ge2Sb2Te5)을 이용한다. When the phase change resistance element 4 applies a voltage and a current by inserting a phase change material (PCM) 2 between the top electrode 1 and the bottom electrode 3, a phase is applied. The high temperature is induced in the change layer 2 to change the state of electrical conduction according to the change in resistance. Here, AglnSbTe is mainly used as the material of the phase change layer 2. In addition, the phase change layer 2 uses a chalcogenide composed mainly of chalcogen elements (S, Se, Te), specifically, a germanium antimony tellurium alloy material composed of Ge-Sb-Te ( Ge2Sb2Te5) is used.

도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면이다. 2A and 2B are diagrams for explaining the principle of a conventional phase change resistance element.

도 2a에서와 같이 상 변화 저항 소자(4)에 임계값 이하의 저전류가 흐르면 위상 변화층(2)이 결정화가 되기에 적당한 온도가 된다. 이에 따라, 위상 변화층(2)이 결정 상태(Crystalline phase)가 되어 저저항 상태의 물질이 된다. As shown in FIG. 2A, when a low current of less than or equal to a threshold flows through the phase change resistance element 4, the phase change layer 2 is at a temperature suitable for crystallization. As a result, the phase change layer 2 is in a crystalline phase to become a material having a low resistance state.

반면에, 도 2b에서와 같이 상 변화 저항 소자(4)에 임계값 이상의 고전류가 흐르면 위상 변화층(2)이 녹는 점(Melting Point) 이상의 온도가 된다. 이에 따라, 위상 변화층(2)이 비결정 상태가(Amorphous phase) 되어 고저항 상태의 물질이 된다. On the other hand, as shown in FIG. 2B, when a high current of more than a threshold flows through the phase change resistance element 4, the temperature of the phase change layer 2 becomes higher than the melting point. As a result, the phase change layer 2 is in an amorphous state and becomes a material of a high resistance state.

이와 같이 상 변화 저항 소자(4)는 두 저항의 상태에 대응하는 데이터를 불휘발성으로 저장할 수 있게 된다. 즉, 상 변화 저항 소자(4)가 저저항 상태일 경우를 데이터 "1"이라 하고, 고저항 상태일 경우를 데이터 "0"이라 하면 두 데이터의 로직 상태를 저장할 수 있다. As described above, the phase change resistive element 4 can non-volatilely store data corresponding to the states of the two resistors. That is, when the phase change resistance element 4 is in the low resistance state, the data is "1", and in the high resistance state is the data "0", the logic state of the two data can be stored.

도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다. 3 is a view for explaining a write operation of a conventional phase change resistance cell.

상 변화 저항 소자(4)의 탑 전극(1)과 버텀 전극(3) 사이에 일정 시간 동안 전류를 흘리게 되면 고 열이 발생하게 된다. 이에 따라, 탑 전극(1)과 버텀 전극(3)에 가해 준 온도 상태에 의해 위상 변화층(2)의 상태가 결정상과 비결정상으로 변하게 된다. When a current flows between the top electrode 1 and the bottom electrode 3 of the phase change resistance element 4 for a predetermined time, high heat is generated. Thereby, the state of the phase change layer 2 changes into a crystalline phase and an amorphous phase by the temperature state applied to the top electrode 1 and the bottom electrode 3.

이때, 일정 시간 동안 저 전류를 흘리게 되면 저온 가열 상태에 의해 결정상이 형성되어 저 저항 소자인 상 변화 저항 소자(4)가 세트(SET) 상태가 된다. 반대로, 일정 시간 동안 고 전류를 흘리게 되면 고온 가열 상태에 의해 비결정상이 형성되어 고 저항 소자인 상 변화 저항 소자(4)가 리셋(RESET) 상태가 된다. 따라서, 이 두 개의 상(Phase) 차이가 전기적인 저항 변화로 표현되어 나타나게 된다. At this time, when a low current flows for a predetermined time, a crystal phase is formed by a low temperature heating state, and the phase change resistance element 4, which is a low resistance element, is set. On the contrary, when a high current flows for a predetermined time, an amorphous phase is formed by a high temperature heating state, and the phase change resistance element 4, which is a high resistance element, is reset. Thus, these two phase differences are represented by electrical resistance change.

이에 따라, 라이트 동작 모드시 세트(Set) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 낮은 전압을 긴 시간 동안 인가하게 된다. 반면에, 라이트 동작 모드시 리셋(Reset) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 높은 전압을 짧은 시간 동안 인가하게 된다. Accordingly, a low voltage is applied to the phase change resistance element 4 for a long time to write the set state in the write operation mode. On the other hand, in the write operation mode, a high voltage is applied to the phase change resistance element 4 for a short time to write the reset state.

하지만, 이러한 상 변화 저항 소자를 이용한 상 변화 메모리 장치의 가장 큰 문제점 중의 하나가 바로 셀에 데이터를 라이트 하기 위한 라이트 전류가 너무 크다는 것이다. 따라서, 데이터를 동시에 라이트 할 수 있는 셀의 수가 제한적이어서 라이트 성능이 현격히 저하되는 단점이 있다. 또한, 종래의 상 변화 메모리 장치는 라이트 동작 모드시 해당 셀에 원하는 데이터를 랜덤 하게 라이트 할 수 없는 단점이 있다. However, one of the biggest problems of the phase change memory device using the phase change resistance element is that the write current for writing data to the cell is too large. Therefore, the number of cells that can write data at the same time has a disadvantage in that the write performance is significantly reduced. In addition, the conventional phase change memory device has a disadvantage in that it is not possible to randomly write desired data in the corresponding cell in the write operation mode.

본 발명은 다음과 같은 목적을 갖는다. The present invention has the following object.

첫째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 라이트 전류의 증가 없이 복수개의 셀에 데이터를 동시에 라이트하고 라이트 시간을 줄일 수 있도록 하는데 그 목적이 있다. First, in a memory device using a phase change resistance element, the purpose of the present invention is to simultaneously write data to a plurality of cells and to reduce the write time without increasing the write current.

둘째, 상 변화 저항 소자를 포함하여 직렬 셀 구조를 갖는 메모리 장치에 있어서 랜덤(Random) 한 라이트 동작이 이루어질 수 있도록 하는데 그 목적이 있다. Secondly, a random write operation may be performed in a memory device having a series cell structure including a phase change resistor.

상기한 목적을 달성하기 위한 본 발명의 상 변화 메모리 장치는, 셀 구동 전압을 공급하는 리드/라이트 비트라인; 리드/라이트 비트라인과 연결되어 워드라인에 의해 제어되는 선택 스위치; 선택 스위치와 소스라인 사이에 직렬 연결되어 셀 구동 전압에 따라 데이터의 리드/라이트가 이루어지는 복수개의 상 변화 저항 셀; 복수개의 상 변화 저항 셀과 각각 병렬 연결되어 복수개의 비트라인에 의해 선택적으로 제어되는 복수개의 스위칭 소자; 및 복수개의 상 변화 저항 셀 중 선택된 상 변화 저항 셀과 연결된 제 1스위칭 소자에 대응하는 제 1비트라인에 셀 선택 전압을 공급하고, 비 선택된 상 변화 저항 셀과 연결된 제 2스위칭 소자에 대응하는 제 2비트라인에 패스 전압을 공급하는 라이트 구동부를 포함하는 것을 특징으로 한다. A phase change memory device of the present invention for achieving the above object, the read / write bit line for supplying a cell drive voltage; A select switch connected to the read / write bit line and controlled by the word line; A plurality of phase change resistance cells connected in series between the selection switch and the source line to read / write data according to the cell driving voltage; A plurality of switching elements connected in parallel with each of the plurality of phase change resistance cells and selectively controlled by the plurality of bit lines; And supplying a cell selection voltage to a first bit line corresponding to a first switching element connected to a selected phase change resistance cell among the plurality of phase change resistance cells and corresponding to a second switching element connected to an unselected phase change resistance cell. And a write driver for supplying a pass voltage to the two bit lines.

또한, 본 발명은 셀 구동 전압을 공급하는 리드/라이트 비트라인; 리드/라이트 비트라인과 연결되어 워드라인에 의해 제어되는 선택 스위치; 선택 스위치와 소 스라인 사이에 직렬 연결되어 셀 구동 전압에 따라 데이터의 리드/라이트가 이루어지는 복수개의 상 변화 저항 셀; 및 복수개의 상 변화 저항 셀과 각각 병렬 연결되어 복수개의 비트라인에 의해 선택적으로 제어되는 복수개의 스위칭 소자를 포함하고, 라이트 동작 모드시 상기 복수개의 비트라인에 서로 다른 전압 레벨을 갖는 선택적인 전압이 인가되어 상기 복수개의 상 변화 저항 셀에 데이터를 선택적으로 라이트하는 것을 특징으로 한다. The present invention also provides a read / write bit line for supplying a cell driving voltage; A select switch connected to the read / write bit line and controlled by the word line; A plurality of phase change resistance cells connected in series between the selection switch and the source line to read / write data according to the cell driving voltage; And a plurality of switching elements each connected in parallel with a plurality of phase change resistance cells and selectively controlled by a plurality of bit lines, wherein the selective voltages having different voltage levels are provided on the plurality of bit lines in a write operation mode. And selectively writes data to the plurality of phase change resistance cells.

본 발명은 다음과 같은 효과를 제공한다. The present invention provides the following effects.

첫째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 라이트 전류의 증가 없이 복수개의 셀에 데이터를 동시에 라이트하고 라이트 시간을 줄일 수 있도록 한다. First, in a memory device using a phase change resistance device, data can be simultaneously written to a plurality of cells and the write time can be reduced without increasing the write current.

둘째, 상 변화 저항 소자를 포함하여 직렬 셀 구조를 갖는 메모리 장치에 있어서 랜덤(Random) 한 라이트 동작이 이루어질 수 있도록 하는 효과를 제공한다. Second, in the memory device having a series cell structure including a phase change resistance element, a random write operation can be performed.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 4는 본 발명에 따른 상 변화 메모리 장치의 회로도이다. 4 is a circuit diagram of a phase change memory device according to the present invention.

본 발명은 선택 스위치 SW0와, 복수개의 상 변화 저항 셀 PCR1~PCRn 및 복수개의 스위칭 소자 N1~N4를 포함한다. The present invention includes a selector switch SW0, a plurality of phase change resistance cells PCR1 to PCRn, and a plurality of switching elements N1 to N4.

여기서, 선택 스위치 SW0는 바이폴라 정션 트랜지스터(BJT;Bipolar Junction Transistor)로 이루어지는 것이 바람직하다. 하지만, 본 발명은 이에 한정되는 것이 아니며, 선택 스위치 SW0는 NMOS트랜지스터, PMOS트랜지스터 또는 PNPN 다이오드 소자로 이루어질 수도 있다. Here, it is preferable that the selection switch SW0 is made of a bipolar junction transistor (BJT). However, the present invention is not limited thereto, and the selection switch SW0 may be formed of an NMOS transistor, a PMOS transistor, or a PNPN diode device.

그리고, 본 발명의 실시예에서는 선택 스위치 SW0를 NPN형 바이폴라 정션 트랜지스터로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, PNP형 바이폴라 정션 트랜지스터로 구현할 수도 있다. Further, in the embodiment of the present invention, the selection switch SW0 has been described as an NPN type bipolar junction transistor, but the present invention is not limited thereto, and may be implemented as a PNP type bipolar junction transistor.

또한, 복수개의 스위칭 소자 N1~N4는 NMOS트랜지스터로 이루어지는 것이 바람직하다. 하지만, 본 발명은 이에 한정되는 것이 아니며, 복수개의 스위칭 소자 N1~N4가 PMOS트랜지스터, 바이폴라 정션 트랜지스터 또는 PNPN 다이오드 소자로 이루어질 수도 있다. In addition, it is preferable that the plurality of switching elements N1 to N4 consist of NMOS transistors. However, the present invention is not limited thereto, and the plurality of switching elements N1 to N4 may be formed of PMOS transistors, bipolar junction transistors, or PNPN diode elements.

그리고, 선택 스위치 SW0는 베이스 단자가 워드라인 WL과 연결되고, 콜렉터 단자가 리드/라이트 비트라인 RWBL과 연결되며, 이미터 단자가 단위 셀 UC에 연결된다. 각각의 단위 셀 UC은 하나의 상 변화 저항 셀 PCR1과 하나의 스위칭 소자 N1가 병렬로 연결된다. The select switch SW0 has a base terminal connected to the word line WL, a collector terminal connected to the read / write bit line RWBL, and an emitter terminal connected to the unit cell UC. In each unit cell UC, one phase change resistance cell PCR1 and one switching element N1 are connected in parallel.

상 변화 저항 셀 PCR1의 한쪽 전극은 스위칭 소자 N1의 소스 단자와 연결되고, 상 변화 저항 셀 PCR1의 다른 쪽 전극은 스위칭 소자 N1의 드레인 단자와 연결 된다. 또한, 스위칭 소자 N1~N4의 게이트 단자는 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다. One electrode of the phase change resistance cell PCR1 is connected to the source terminal of the switching element N1, and the other electrode of the phase change resistance cell PCR1 is connected to the drain terminal of the switching element N1. In addition, the gate terminals of the switching elements N1 to N4 are connected one-to-one to the plurality of bit lines BL1 to BLn.

또한, 복수개의 상 변화 저항 셀 RCR1~RCRn 들은 선택 스위치 SW0와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 상 변화 저항 셀 PCR1의 소스 단자는 인접한 상 변화 저항 셀 PCR2의 드레인 단자에 연결된다. 직렬 연결된 복수개의 상 변화 저항 셀 RCR1~PCRn들 중 첫 번째 상 변화 저항 셀 PCR1은 선택 스위치 SW0에 연결되고, 마지막 상 변화 저항 셀 PCRn은 소스라인 SL에 연결된다. In addition, the plurality of phase change resistor cells RCR1 to RCRn are connected in series with each other between the selector switch SW0 and the source line SL. That is, the source terminal of one phase change resistance cell PCR1 is connected to the drain terminal of the adjacent phase change resistance cell PCR2. The first phase change resistance cell PCR1 of the plurality of phase change resistance cells RCR1 to PCRn connected in series is connected to the selection switch SW0, and the last phase change resistance cell PCRn is connected to the source line SL.

여기서, 워드라인 WL은 복수개의 비트를 공통으로 선택하기 위해 로오 디코더(Row Decoder)에서 출력된 신호를 나타낸다. 이에 따라, 본 발명은 하나의 워드라인 WL의 활성화시 선택 스위치 SW0의 턴 온에 따라 복수개의 상 변화 저항 셀 RCR1~PCRn들에 복수개의 비트를 동시에 저장할 수 있도록 한다. 이때, 각각의 비트라인 BL1~BLn들은 이와 대응하는 각각의 상 변화 저항 셀 RCR1~PCRn 들에 1개의 비트 데이터 정보를 전달하기 위한 데이터 라인에 해당한다. Here, the word line WL represents a signal output from a row decoder to select a plurality of bits in common. Accordingly, the present invention allows a plurality of bits to be simultaneously stored in the plurality of phase change resistance cells RCR1 to PCRN according to the turn-on of the selection switch SW0 when one word line WL is activated. In this case, each of the bit lines BL1 to BLn corresponds to a data line for transferring one bit data information to each of the phase change resistance cells RCR1 to PCRN corresponding thereto.

이러한 구성을 갖는 본 발명의 리드 동작을 설명하면 다음과 같다. Referring to the read operation of the present invention having such a configuration as follows.

본 발명에서는 리드 모드시 상 변화 저항 셀 PCR1과 스위칭 소자 N1를 포함하는 첫 번째 단위 셀 UC이 선택된 경우를 가정한다. 이러한 경우 선택된 단위 셀 UC과 연결되는 비트라인 BL1에 로우 전압이 인가되어 선택된 단위 셀 UC은 오프 상태를 유지하게 된다. 그리고, 나머지 비 선택된 셀과 연결된 비트라인 BL2~BLn 들에 하이 전압이 인가되어 비 선택된 단위 셀 들은 모두 온 상태를 유지하게 된다.In the present invention, it is assumed that the first unit cell UC including the phase change resistance cell PCR1 and the switching element N1 is selected in the read mode. In this case, a low voltage is applied to the bit line BL1 connected to the selected unit cell UC to maintain the selected unit cell UC. In addition, a high voltage is applied to the bit lines BL2 to BLn connected to the remaining unselected cells so that all unselected unit cells remain on.

먼저, 프리차지 동작 구간에서는 워드라인 WL, 리드/라이트 비트라인 RWBL, 소스라인 SL 및 복수개의 비트라인 BL1~BLn 들은 모두 로우 레벨을 유지하게 된다. 이에 따라, 선택 스위치 SW0가 턴오프 상태를 유지하게 되어 단위 셀 UC과 리드/라이트 비트라인 RWBL 과의 연결이 차단된다. First, in the precharge operation period, the word line WL, the read / write bit line RWBL, the source line SL, and the plurality of bit lines BL1 to BLn all maintain a low level. As a result, the selection switch SW0 is maintained in the turn-off state, thereby disconnecting the unit cell UC from the read / write bit line RWBL.

이후에, 리드 구간의 진입시 워드라인 WL이 하이 레벨로 천이하게 된다. 이에 따라, 선택 스위치 SW0가 턴온되어 선택된 단위 셀 UC의 상 변화 저항 셀 PCR1이 리드/라이트 비트라인 RWBL과 연결된다. Thereafter, the word line WL transitions to a high level when the read section enters. Accordingly, the select switch SW0 is turned on to connect the phase change resistance cell PCR1 of the selected unit cell UC with the read / write bit line RWBL.

이때, 소스 라인 SL은 그라운드 전압 레벨을 유지하게 된다. 그리고, 선택 된 단위 셀 UC과 연결된 비트라인 BL1에 그라운드 전압이 인가되어 스위칭 소자 N1가 턴 오프 상태를 유지하게 된다. At this time, the source line SL maintains the ground voltage level. In addition, the ground voltage is applied to the bit line BL1 connected to the selected unit cell UC to maintain the switching element N1.

그리고, 비 선택된 셀과 연결된 나머지 비트라인 BL2~BLn 들은 하이 전압 레벨로 천이하게 된다. 이에 따라, 나머지 비트라인 BL2~BLn 들과 연결된 스위칭 소자 N2~N4는 모두 턴온되어, 상 변화 저항 셀 PCR1과 소스 라인 SL 사이에서 직렬 연결된 상태가 된다. The remaining bit lines BL2 to BLn connected to the non-selected cell transition to the high voltage level. As a result, all of the switching elements N2 to N4 connected to the remaining bit lines BL2 to BLn are turned on to be in series connection between the phase change resistance cell PCR1 and the source line SL.

또한, 리드/라이트 비트라인 RWBL에 셀 구동 전압 중 데이터를 센싱하기 위한 센싱 전압(Vsense)을 인가한다. 이에 따라, 선택된 단위 셀에 해당하는 상 변화 저항 셀 PCR1에서 리드된 전류가 리드/라이트 비트라인 RWBL과 소스 라인 SL 사이에 흐르게 된다. In addition, a sensing voltage Vsense for sensing data among the cell driving voltages is applied to the read / write bit line RWBL. Accordingly, the current read in the phase change resistance cell PCR1 corresponding to the selected unit cell flows between the read / write bit line RWBL and the source line SL.

도 5는 본 발명에 따른 상 변화 메모리 장치의 셀 어레이를 나타낸 도면이다. 5 is a diagram illustrating a cell array of a phase change memory device according to the present invention.

본 발명은 복수개의 리드/라이트 비트라인 RWBL1~RWBLn이 로오 방향으로 배 열된다. 그리고, 복수개의 비트라인 BL1~BLn이 로오 방향으로 배열된다. 또한, 복수개의 워드라인 WL1~WLn이 컬럼 방향으로 배열된다. In the present invention, a plurality of read / write bit lines RWBL1 to RWBLn are arranged in the row direction. The plurality of bit lines BL1 to BLn are arranged in the row direction. Further, a plurality of word lines WL1 to WLn are arranged in the column direction.

또한, 복수개의 리드/라이트 비트라인 RWBL1~RWBLn과 복수개의 워드라인 WL1~WLn이 교차하는 영역에 선택 스위치 SW0가 배열된다. 이러한 선택 스위치 SW0는 로오 및 컬럼 방향으로 복수개 배열된다. Further, the selection switch SW0 is arranged in an area where the plurality of read / write bit lines RWBL1 to RWBLn and the plurality of word lines WL1 to WLn intersect. The selection switch SW0 is arranged in plural in the row and column directions.

그리고, 복수개의 비트라인 BL1~BLn과 복수개의 워드라인 WL1~WLn이 교차하는 영역에 단위 셀 UC이 배열된다. 이러한 단위 셀 UC은 로오 및 컬럼 방향으로 복수개 배열된다. 여기서, 하나의 리드/라이트 비트라인 RWBL은 복수개의 선택 스위치 SW0에 의해 공유된다. 그리고, 하나의 소스 라인 SL은 복수개의 단위 셀 UC에 의해 공유된다. The unit cell UC is arranged in an area where the plurality of bit lines BL1 to BLn and the plurality of word lines WL1 to WLn intersect. A plurality of such unit cells UC are arranged in the row and column directions. Here, one read / write bit line RWBL is shared by a plurality of select switches SW0. One source line SL is shared by a plurality of unit cells UC.

또한, 리드/라이트 비트라인 RWBL은 센스앰프 SA 및 글로벌 라이트 구동부 GWD에 연결된다. 이에 따라, 센스앰프 SA는 리드 동작 모드시 리드/라이트 비트라인 RWBL을 통해 인가되는 센싱 전압 Vsense을 센싱 및 증폭하게 된다. 그리고, 글로벌 라이트 구동부 GWD는 라이트 동작 모드시 리드/라이트 비트라인 RWBL에 라이트 전압 Vwrite을 공급하게 된다. In addition, the read / write bit line RWBL is connected to the sense amplifier SA and the global write driver GWD. Accordingly, the sense amplifier SA senses and amplifies the sensing voltage Vsense applied through the read / write bit line RWBL in the read operation mode. The global write driver GWD supplies the write voltage Vwrite to the read / write bit line RWBL in the write operation mode.

그리고, 각각의 비트라인 BL은 라이트 구동부 WD에 연결된다. 이에 따라, 리드 또는 라이트 동작 모드시 라이트 구동부 WD의 전압에 따라 비트라인 BL에 인가되는 전압을 선택적으로 제어하여 해당하는 단위 셀 UC을 선택하도록 한다. Each bit line BL is connected to the write driver WD. Accordingly, the voltage applied to the bit line BL is selectively controlled according to the voltage of the write driver WD in the read or write operation mode to select the corresponding unit cell UC.

또한, 소스 라인 SL은 소스 구동부 SD에 연결된다. 이에 따라, 리드 또는 라이트 동작 모드시 소스 구동부 SD의 전압(그라운드 전압)에 따라 소스 라인 SL에 인가되는 전압을 선택적으로 조정할 수 있도록 한다. In addition, the source line SL is connected to the source driver SD. Accordingly, the voltage applied to the source line SL may be selectively adjusted according to the voltage (ground voltage) of the source driver SD in the read or write operation mode.

도 6은 본 발명에 따른 상 변화 메모리 장치의 데이터 "0" 라이트 모드시의 동작 파형도 이다. 6 is an operational waveform diagram in a data " 0 " write mode of the phase change memory device according to the present invention.

본 발명에서는 랜덤 라이트 동작 모드시 선택 스위치 SW0과 소스 라인 SL 사이에 연결된 모든 단위 셀 중 한 개의 단위 셀 UC이 선택된 경우를 가정한다. 나머지 비 선택된 단위 셀 들은 라이트 동작을 수행하지 않도록 한다. In the present invention, it is assumed that one unit cell UC among all the unit cells connected between the selection switch SW0 and the source line SL is selected in the random write operation mode. The remaining unselected unit cells do not perform the write operation.

이러한 경우 모든 단위 셀과 연결되는 비트라인 BL1~BLn 들에 인가되는 전압을 선택적으로 조정하여 해당 데이터를 복수개의 상 변화 저항 셀 PCR1~PCRn에 랜덤(Random) 하게 라이트 할 수 있게 된다. In this case, by selectively adjusting the voltages applied to the bit lines BL1 to BLn connected to all the unit cells, the data may be randomly written to the plurality of phase change resistance cells PCR1 to PCRn.

먼저, 프리차지 구간 t0에서는 워드라인 WL, 리드/라이트 비트라인 RWBL, 소스라인 SL 및 복수개의 비트라인 BL1~BLn 들은 모두 로우 전압 레벨을 유지하게 된다. 이에 따라, 선택 스위치 SW0가 턴오프 상태를 유지하게 되어 단위 셀 UC과 리드/라이트 비트라인 RWBL 과의 연결이 차단된다. First, in the precharge period t0, the word line WL, the read / write bit line RWBL, the source line SL, and the plurality of bit lines BL1 to BLn all maintain the low voltage level. As a result, the selection switch SW0 is maintained in the turn-off state, thereby disconnecting the unit cell UC from the read / write bit line RWBL.

이후에, 라이트 구간 t1의 진입시 워드라인 WL이 하이 전압 레벨로 천이하게 된다. 이에 따라, 선택 스위치 SW0가 턴온되어 모든 단위 셀 중 상 변화 저항 셀 PCR1이 리드/라이트 비트라인 RWBL과 연결된다. Thereafter, when the write period t1 enters, the word line WL transitions to the high voltage level. Accordingly, the select switch SW0 is turned on so that the phase change resistance cell PCR1 of all the unit cells is connected to the read / write bit line RWBL.

이때, 소스 라인 SL은 그라운드 전압 GND 레벨을 유지하게 된다. 그리고, 리드/라이트 비트라인 RWBL에 셀 구동 전압 중 데이터를 라이트 하기 위한 라이트 전압 Vwrite을 인가한다. 이에 따라, 모든 상 변화 저항 셀 PCR1~PCRn 중 해당하는 상 변화 저항 셀 PCR에 데이터를 랜덤 하게 라이트 할 수 있게 된다. At this time, the source line SL maintains the ground voltage GND level. The write voltage Vwrite for writing data among the cell driving voltages is applied to the read / write bit line RWBL. As a result, data can be randomly written to the corresponding phase change resistance cell PCR among all phase change resistance cells PCR1 to PCRn.

예를 들어, 선택된 상 변화 저항 셀 PCR1에 세트(Set) 상태, 즉, 데이터 "0"을 라이트 할 경우, 상 변화 저항 셀 PCR1과 연결된 비트라인 BL1이 하이 전압 레벨로 천이하게 된다. 이에 따라, 스위칭 소자 N1가 턴온 되어 선택 스위치 SW0를 통해 인가되는 라이트 전압 Vwrite이 상 변화 저항 셀 PCR1과 스위칭 소자 N1에 인가된다. For example, when writing a set state, that is, data "0", to the selected phase change resistance cell PCR1, the bit line BL1 connected to the phase change resistance cell PCR1 transitions to a high voltage level. As a result, the switching element N1 is turned on and the write voltage Vwrite applied through the selection switch SW0 is applied to the phase change resistance cell PCR1 and the switching element N1.

따라서, 라이트 전류가 상 변화 저항 셀 PCR1과 스위칭 소자 N1에 나누어 흐르게 된다. 이러한 경우 상 변화 저항 셀 PCR1에 흐르는 전류는 전체 전류에 비해 작아지게 되어 상 변화 저항 셀 PCR1에 데이터 "0"이 라이트 된다. 즉, 선택 스위치 SW0에 흐르는 전체 전류를 리셋 전류(Reset current)로 가정할 경우, 상 변화 저항 셀 PCR1에 리셋 전류보다 낮은 세트 전류(Set current)가 흐르게 된다. Therefore, the write current flows into the phase change resistance cell PCR1 and the switching element N1. In this case, the current flowing through the phase change resistance cell PCR1 becomes smaller than the total current, and data "0" is written to the phase change resistance cell PCR1. That is, assuming that the total current flowing through the selection switch SW0 is a reset current, a set current lower than the reset current flows in the phase change resistance cell PCR1.

즉, 데이터 "0"인 세트 데이터를 라이트 하기 위해서는 해당 비트라인 BL1에 하이 전압 레벨을 인가하여 해당 단위 셀 UC에 흐르는 전류를 감소시켜 저 온도의 결정 성장 라이트 조건을 형성하도록 한다. That is, in order to write the set data of data "0", a high voltage level is applied to the corresponding bit line BL1 to reduce the current flowing in the unit cell UC to form a crystal growth write condition of low temperature.

이때, 비 선택된 상 변화 저항 셀 PCR2~PCRn과 연결된 나머지 비트라인들 BL2~BLn은 패스 전압(2 High) 레벨로 천이하게 된다. 즉, 비 선택된 상 변화 저항 셀 PCR2~PCRn에 데이터가 라이트 되지 않도록 하기 위하여 각각의 비트라인들 BL2~BLn에 패스 전압(2 High)을 인가하도록 한다. At this time, the remaining bit lines BL2 to BLn connected to the non-selected phase change resistance cells PCR2 to PCRn transition to the pass voltage level 2 High. That is, in order to prevent data from being written to the non-selected phase change resistance cells PCR2 to PCRn, a pass voltage 2 High is applied to each of the bit lines BL2 to BLn.

여기서, 패스 전압(2 High)은 비 선택된 상 변화 저항 셀 PCR2~PCRn에 인가되는 고전압으로 정의한다. 패스 전압(2 High)은 선택된 비트라인 BL1에 인가되는 하이(High) 전압의 배값을 갖는 것이 바람직하다. Here, the pass voltage 2 High is defined as a high voltage applied to the unselected phase change resistance cells PCR2 to PCRn. The pass voltage 2 High preferably has a double value of the high voltage applied to the selected bit line BL1.

이러한 패스 전압(2 High)은 라이트 구동부 WD에서 생성되어 비트라인 BL에 공급되는 것이 바람직하다. 그리고, 선택된 비트라인 BL1에 인가되는 하이(High) 전압은 세트 데이터를 라이트 하기 위한 셀 선택 전압에 해당하며 라이트 구동부 WD에서 공급되는 것이 바람직하다. This pass voltage 2 High is preferably generated by the write driver WD and supplied to the bit line BL. The high voltage applied to the selected bit line BL1 corresponds to a cell selection voltage for writing the set data and is preferably supplied from the write driver WD.

즉, 비 선택된 비트라인들 BL2~BLn에 패스 전압(2 High)을 인가할 경우 라이트 전류가 해당 스위칭 소자들 N2~N4를 통해 거의 흐르게 된다. 이에 따라, 패스 전압(2 High)의 인가시 비 선택된 비트라인 BL2~BLn과 연결된 스위칭 소자들 N2~N4의 저항값이 아주 작아지게 되어 상 변화 저항 셀 PCR2~PCRn에 라이트 전압 Vwrite 및 전류가 인가되지 않도록 한다. That is, when the pass voltage 2 High is applied to the unselected bit lines BL2 to BLn, the write current almost flows through the corresponding switching elements N2 to N4. Accordingly, when the pass voltage (2 High) is applied, the resistance values of the switching elements N2 to N4 connected to the unselected bit lines BL2 to BLn become very small, so that the write voltage Vwrite and the current are applied to the phase change resistance cells PCR2 to PCRn. Do not

이후에, 프리차지 구간 t2에서는 워드라인 WL, 리드/라이트 비트라인 RWBL, 소스라인 SL 및 복수개의 비트라인 BL1~BLn 들은 모두 로우 전압 레벨로 천이하게 된다. 이에 따라, 선택 스위치 SW0가 턴오프 상태를 유지하게 되어 단위 셀 UC과 리드/라이트 비트라인 RWBL 과의 연결이 차단된다. Thereafter, in the precharge period t2, the word line WL, the read / write bit line RWBL, the source line SL, and the plurality of bit lines BL1 to BLn all transition to a low voltage level. As a result, the selection switch SW0 is maintained in the turn-off state, thereby disconnecting the unit cell UC from the read / write bit line RWBL.

도 7은 본 발명에 따른 상 변화 메모리 장치의 데이터 "1" 라이트 모드시의 동작 파형도 이다. 7 is an operational waveform diagram in a data " 1 " write mode of the phase change memory device according to the present invention.

본 발명에서는 랜덤 라이트 동작 모드시 선택 스위치 SW0과 소스 라인 SL 사이에 연결된 모든 단위 셀 중 한 개의 단위 셀 UC이 선택된 경우를 가정한다. 나머지 비 선택된 단위 셀 들은 라이트 동작을 수행하지 않도록 한다. In the present invention, it is assumed that one unit cell UC among all the unit cells connected between the selection switch SW0 and the source line SL is selected in the random write operation mode. The remaining unselected unit cells do not perform the write operation.

이러한 경우 모든 단위 셀과 연결되는 비트라인 BL1~BLn 들에 인가되는 전압을 선택적으로 조정하여 해당 데이터를 복수개의 상 변화 저항 셀 PCR1~PCRn에 랜 덤(Random) 하게 라이트 할 수 있게 된다. In this case, by selectively adjusting the voltages applied to the bit lines BL1 to BLn connected to all the unit cells, the data can be randomly written to the plurality of phase change resistance cells PCR1 to PCRn.

먼저, 프리차지 구간 t0에서는 워드라인 WL, 리드/라이트 비트라인 RWBL, 소스라인 SL 및 복수개의 비트라인 BL1~BLn 들은 모두 로우 전압 레벨을 유지하게 된다. 이에 따라, 선택 스위치 SW0가 턴오프 상태를 유지하게 되어 단위 셀 UC과 리드/라이트 비트라인 RWBL 과의 연결이 차단된다. First, in the precharge period t0, the word line WL, the read / write bit line RWBL, the source line SL, and the plurality of bit lines BL1 to BLn all maintain the low voltage level. As a result, the selection switch SW0 is maintained in the turn-off state, thereby disconnecting the unit cell UC from the read / write bit line RWBL.

이후에, 라이트 구간 t1의 진입시 워드라인 WL이 하이 전압 레벨로 천이하게 된다. 이에 따라, 선택 스위치 SW0가 턴온되어 모든 단위 셀 중 상 변화 저항 셀 PCR1이 리드/라이트 비트라인 RWBL과 연결된다. Thereafter, when the write period t1 enters, the word line WL transitions to the high voltage level. Accordingly, the select switch SW0 is turned on so that the phase change resistance cell PCR1 of all the unit cells is connected to the read / write bit line RWBL.

이때, 소스 라인 SL은 그라운드 전압 GND 레벨을 유지하게 된다. 그리고, 리드/라이트 비트라인 RWBL에 셀 구동 전압 중 데이터를 라이트 하기 위한 라이트 전압 Vwrite을 인가한다. 이에 따라, 모든 상 변화 저항 셀 PCR1~PCRn 중 해당하는 상 변화 저항 셀 PCR에 데이터를 랜덤 하게 라이트 할 수 있게 된다. At this time, the source line SL maintains the ground voltage GND level. The write voltage Vwrite for writing data among the cell driving voltages is applied to the read / write bit line RWBL. As a result, data can be randomly written to the corresponding phase change resistance cell PCR among all phase change resistance cells PCR1 to PCRn.

예를 들어, 선택된 상 변화 저항 셀 PCR1에 리셋(Reset) 상태, 즉, 데이터 "1"을 라이트 할 경우, 상 변화 저항 셀 PCR1과 연결된 비트라인 BL1이 그라운드 전압 GND 레벨을 유지하게 된다. 이에 따라, 스위칭 소자 N1가 턴 오프 되어 선택 스위치 SW0를 통해 인가되는 라이트 전압 Vwrite이 상 변화 저항 셀 PCR1에 인가된다. For example, when the reset state, that is, data "1", is written to the selected phase change resistance cell PCR1, the bit line BL1 connected to the phase change resistance cell PCR1 maintains the ground voltage GND level. Accordingly, the switching element N1 is turned off and the write voltage Vwrite applied through the selection switch SW0 is applied to the phase change resistance cell PCR1.

따라서, 라이트 전류가 상 변화 저항 셀 PCR1에만 흐르게 된다. 이러한 경우 상 변화 저항 셀 PCR1에 흐르는 전류는 전체 전류에 해당하게 되어 상 변화 저항 셀 PCR1에 데이터 "1"이 라이트 된다. 즉, 선택 스위치 SW0에 흐르는 전체 전 류를 리셋 전류(Reset current)로 가정할 경우, 상 변화 저항 셀 PCR1에 리셋 전류(Reset Current)가 흐르게 된다. Therefore, the write current flows only in the phase change resistance cell PCR1. In this case, the current flowing through the phase change resistance cell PCR1 corresponds to the total current, and data "1" is written to the phase change resistance cell PCR1. That is, assuming that the total current flowing through the selector switch SW0 is a reset current, a reset current flows in the phase change resistance cell PCR1.

이와 같이, 선택 스위치 SW0를 통해 흐르게 되는 전체 전류는 동일하고, 세트 상태가 라이트 되는 상 변화 저항 셀 PCR에는 작은 세트 전류가 흐르게 되며, 리셋 상태가 라이트 되는 상 변화 저항 셀 PCR에는 큰 리셋 전류가 흐르게 된다. In this way, the total current flowing through the selector switch SW0 is the same, and a small set current flows through the phase change resistance cell PCR in which the set state is written, and a large reset current flows in the phase change resistance cell PCR in which the reset state is written. do.

즉, 데이터 "1"인 리셋 데이터를 라이트 하기 위해서는 해당 비트라인 BL1에 로우 전압 레벨을 인가하여 해당 단위 셀 UC에 흐르는 전류를 증가시켜 고 온도의 비결정 라이트 조건을 형성하도록 한다. That is, in order to write the reset data of data "1", a low voltage level is applied to the corresponding bit line BL1 to increase the current flowing in the unit cell UC to form a high temperature amorphous write condition.

이때, 비 선택된 상 변화 저항 셀 PCR2~PCRn과 연결된 나머지 비트라인들 BL2~BLn은 패스 전압(2 High) 레벨로 천이하게 된다. 즉, 비 선택된 상 변화 저항 셀 PCR2~PCRn에 데이터가 라이트 되지 않도록 하기 위하여 각각의 비트라인들 BL2~BLn에 패스 전압(2 High)을 인가하도록 한다. At this time, the remaining bit lines BL2 to BLn connected to the non-selected phase change resistance cells PCR2 to PCRn transition to the pass voltage level 2 High. That is, in order to prevent data from being written to the non-selected phase change resistance cells PCR2 to PCRn, a pass voltage 2 High is applied to each of the bit lines BL2 to BLn.

여기서, 패스 전압(2 High)은 비 선택된 상 변화 저항 셀 PCR2~PCRn에 인가되는 고전압으로 정의한다. 패스 전압(2 High)은 선택된 비트라인 BL1에 인가되는 그라운드 전압 GND 전압의 두 배값을 갖는 것이 바람직하다. 그리고, 선택된 비트라인 BL1에 인가되는 그라운드 전압 GND은 리셋 데이터를 라이트 하기 위한 셀 선택 전압에 해당하며 라이트 구동부 WD에서 공급되는 것이 바람직하다. Here, the pass voltage 2 High is defined as a high voltage applied to the unselected phase change resistance cells PCR2 to PCRn. The pass voltage 2 High preferably has twice the ground voltage GND voltage applied to the selected bit line BL1. The ground voltage GND applied to the selected bit line BL1 corresponds to a cell selection voltage for writing reset data and is preferably supplied from the write driver WD.

즉, 비 선택된 비트라인들 BL2~BLn에 패스 전압(2 High)을 인가할 경우 라이트 전류가 해당 스위칭 소자들 N2~N4를 통해 거의 흐르게 된다. 이에 따라, 패스 전압(2 High)의 인가시 비 선택된 비트라인 BL2~BLn과 연결된 스위칭 소자들 N2~N4 의 저항값이 아주 작아지게 되어 상 변화 저항 셀 PCR2~PCRn에 라이트 전압 Vwrite 및 전류가 인가되지 않도록 한다. That is, when the pass voltage 2 High is applied to the unselected bit lines BL2 to BLn, the write current almost flows through the corresponding switching elements N2 to N4. Accordingly, when the pass voltage 2 High is applied, the resistance values of the switching elements N2 to N4 connected to the unselected bit lines BL2 to BLn become very small, and the write voltage Vwrite and the current are applied to the phase change resistance cells PCR2 to PCRn. Do not

이후에, 프리차지 구간 t2에서는 워드라인 WL, 리드/라이트 비트라인 RWBL, 소스라인 SL 및 복수개의 비트라인 BL1~BLn 들은 모두 로우 전압 레벨로 천이하게 된다. 이에 따라, 선택 스위치 SW0가 턴오프 상태를 유지하게 되어 단위 셀 UC과 리드/라이트 비트라인 RWBL 과의 연결이 차단된다. Thereafter, in the precharge period t2, the word line WL, the read / write bit line RWBL, the source line SL, and the plurality of bit lines BL1 to BLn all transition to a low voltage level. As a result, the selection switch SW0 is maintained in the turn-off state, thereby disconnecting the unit cell UC from the read / write bit line RWBL.

이러한 본 발명은 직렬 연결된 상 변화 저항 셀 PCR1~PCRn에 따라, 라이트 전류의 증가 없이 복수개의 상 변화 저항 셀 PCR1~PCRn에 데이터를 랜덤하게 라이트 할 수 있도록 한다. 이에 따라, 본 발명은 종래 기술에 비해 셀에 데이터를 라이트 하기 위한 라이트 전류의 크기를 1/N로 줄일 수 있게 된다. 그리고, 본 발명은 종래 기술에 비해 셀에 데이터를 라이트 하기 위한 라이트 시간을 1/N로 줄일 수 있게 된다. According to the present invention, data can be randomly written to the plurality of phase change resistance cells PCR1 to PCRn without increasing the write current according to the series-connected phase change resistance cells PCR1 to PCRn. Accordingly, the present invention can reduce the size of the write current for writing data to the cell to 1 / N, compared with the prior art. According to the present invention, the write time for writing data into a cell can be reduced to 1 / N, compared with the related art.

도 8은 본 발명에 따른 상 변화 메모리 장치의 랜덤 라이트 모드에 관한 다른 실시예이다. 8 is another embodiment of the random write mode of the phase change memory device according to the present invention.

본 발명에서는 랜덤 라이트 동작 모드시 선택 스위치 SW0과 소스 라인 SL 사이에 연결된 모든 단위 셀 중 첫 번째와 두 번째 단위 셀이 동시에 선택된 경우를 가정한다. 나머지 비 선택된 단위 셀 들은 라이트 동작을 수행하지 않도록 한다. In the present invention, it is assumed that the first and second unit cells are simultaneously selected among all the unit cells connected between the selection switch SW0 and the source line SL in the random write operation mode. The remaining unselected unit cells do not perform the write operation.

이러한 경우 모든 단위 셀과 연결되는 비트라인 BL1~BLn 들에 인가되는 전압을 선택적으로 조정하여 해당 데이터를 복수개의 상 변화 저항 셀 PCR1~PCRn에 랜덤(Random) 하게 라이트 할 수 있게 된다. In this case, by selectively adjusting the voltages applied to the bit lines BL1 to BLn connected to all the unit cells, the data may be randomly written to the plurality of phase change resistance cells PCR1 to PCRn.

먼저, 프리차지 구간 t0에서는 워드라인 WL, 리드/라이트 비트라인 RWBL, 소스라인 SL 및 복수개의 비트라인 BL1~BLn 들은 모두 로우 전압 레벨을 유지하게 된다. 이에 따라, 선택 스위치 SW0가 턴오프 상태를 유지하게 되어 단위 셀과 리드/라이트 비트라인 RWBL 과의 연결이 차단된다. First, in the precharge period t0, the word line WL, the read / write bit line RWBL, the source line SL, and the plurality of bit lines BL1 to BLn all maintain the low voltage level. As a result, the select switch SW0 is maintained in a turn-off state, thereby disconnecting the unit cell from the read / write bit line RWBL.

이후에, 라이트 구간 t1의 진입시 워드라인 WL이 하이 전압 레벨로 천이하게 된다. 이에 따라, 선택 스위치 SW0가 턴온되어 모든 단위 셀 중 상 변화 저항 셀 PCR1이 리드/라이트 비트라인 RWBL과 연결된다. Thereafter, when the write period t1 enters, the word line WL transitions to the high voltage level. Accordingly, the select switch SW0 is turned on so that the phase change resistance cell PCR1 of all the unit cells is connected to the read / write bit line RWBL.

이때, 소스 라인 SL은 그라운드 전압 GND 레벨을 유지하게 된다. 그리고, 리드/라이트 비트라인 RWBL에 셀 구동 전압 중 데이터를 라이트 하기 위한 라이트 전압 Vwrite을 인가한다. 이에 따라, 모든 상 변화 저항 셀 PCR1~PCRn 중 해당하는 상 변화 저항 셀 PCR1,PCR2에 데이터를 랜덤 하게 라이트 할 수 있게 된다. At this time, the source line SL maintains the ground voltage GND level. The write voltage Vwrite for writing data among the cell driving voltages is applied to the read / write bit line RWBL. Accordingly, data can be randomly written to the corresponding phase change resistance cells PCR1 and PCR2 among all the phase change resistance cells PCR1 to PCRn.

예를 들어, 선택된 상 변화 저항 셀 PCR1에 리셋(Reset) 상태, 즉, 데이터 "1"을 라이트 할 경우, 상 변화 저항 셀 PCR1과 연결된 비트라인 BL1이 그라운드 전압 GND 레벨을 유지하게 된다. 이에 따라, 스위칭 소자 N1가 턴 오프 되어 선택 스위치 SW0를 통해 인가되는 라이트 전압 Vwrite이 상 변화 저항 셀 PCR1에 인가된다. For example, when the reset state, that is, data "1", is written to the selected phase change resistance cell PCR1, the bit line BL1 connected to the phase change resistance cell PCR1 maintains the ground voltage GND level. Accordingly, the switching element N1 is turned off and the write voltage Vwrite applied through the selection switch SW0 is applied to the phase change resistance cell PCR1.

따라서, 라이트 전류가 상 변화 저항 셀 PCR1에만 흐르게 된다. 이러한 경우 상 변화 저항 셀 PCR1에 흐르는 전류는 전체 전류에 해당하게 되어 상 변화 저항 셀 PCR1에 데이터 "1"이 라이트 된다. 즉, 선택 스위치 SW0에 흐르는 전체 전류를 리셋 전류(Reset current)로 가정할 경우, 상 변화 저항 셀 PCR1에 리셋 전 류(Reset Current)가 흐르게 된다. Therefore, the write current flows only in the phase change resistance cell PCR1. In this case, the current flowing through the phase change resistance cell PCR1 corresponds to the total current, and data "1" is written to the phase change resistance cell PCR1. That is, assuming that the total current flowing through the selector switch SW0 is a reset current, a reset current flows in the phase change resistance cell PCR1.

이와 같이, 선택 스위치 SW0를 통해 흐르게 되는 전체 전류는 동일하고, 리셋 상태가 라이트 되는 상 변화 저항 셀 PCR1에는 큰 리셋 전류가 흐르게 된다. In this way, the total current flowing through the selection switch SW0 is the same, and a large reset current flows through the phase change resistance cell PCR1 in which the reset state is written.

즉, 데이터 "1"인 리셋 데이터를 라이트 하기 위해서는 해당 비트라인 BL1에 로우 전압 레벨을 인가하여 해당 단위 셀 UC에 흐르는 전류를 증가시켜 고 온도의 비결정 라이트 조건을 형성하도록 한다. That is, in order to write the reset data of data "1", a low voltage level is applied to the corresponding bit line BL1 to increase the current flowing in the unit cell UC to form a high temperature amorphous write condition.

반면에, 선택된 상 변화 저항 셀 PCR2에 세트(Set) 상태, 즉, 데이터 "0"을 라이트 할 경우, 상 변화 저항 셀 PCR2과 연결된 비트라인 BL2이 하이 전압 레벨로 천이하게 된다. 이에 따라, 스위칭 소자 N2가 턴온 되어 선택 스위치 SW0를 통해 인가되는 라이트 전압 Vwrite이 상 변화 저항 셀 PCR2과 스위칭 소자 N2에 인가된다. On the other hand, when the set state, that is, data "0", is written to the selected phase change resistance cell PCR2, the bit line BL2 connected to the phase change resistance cell PCR2 transitions to the high voltage level. As a result, the switching element N2 is turned on and the write voltage Vwrite applied through the selection switch SW0 is applied to the phase change resistance cell PCR2 and the switching element N2.

따라서, 라이트 전류가 상 변화 저항 셀 PCR2과 스위칭 소자 N2에 나누어 흐르게 된다. 이러한 경우 상 변화 저항 셀 PCR2에 흐르는 전류는 전체 전류에 비해 작아지게 되어 상 변화 저항 셀 PCR2에 데이터 "0"이 라이트 된다. 즉, 선택 스위치 SW0에 흐르는 전체 전류를 리셋 전류(Reset current)로 가정할 경우, 상 변화 저항 셀 PCR2에 리셋 전류보다 낮은 세트 전류(Set current)가 흐르게 된다. Therefore, the write current flows into the phase change resistance cell PCR2 and the switching element N2. In this case, the current flowing through the phase change resistance cell PCR2 becomes smaller than the total current, and data "0" is written to the phase change resistance cell PCR2. That is, assuming that the total current flowing through the selector switch SW0 is a reset current, a set current lower than the reset current flows through the phase change resistance cell PCR2.

즉, 데이터 "0"인 세트 데이터를 라이트 하기 위해서는 해당 비트라인 BL2에 하이 전압 레벨을 인가하여 해당 단위 셀에 흐르는 전류를 감소시켜 저 온도의 결정 성장 라이트 조건을 형성하도록 한다. That is, in order to write the set data of data "0", a high voltage level is applied to the corresponding bit line BL2 to reduce the current flowing in the corresponding unit cell so as to form a crystal growth light condition having a low temperature.

이때, 비 선택된 상 변화 저항 셀 PCR3~PCRn과 연결된 나머지 비트라인들 BL3~BLn은 패스 전압(2 High) 레벨로 천이하게 된다. 즉, 비 선택된 상 변화 저항 셀 PCR3~PCRn에 데이터가 라이트 되지 않도록 하기 위하여 각각의 비트라인들 BL3~BLn에 패스 전압(2 High)을 인가하도록 한다. At this time, the remaining bit lines BL3 to BLn connected to the non-selected phase change resistance cells PCR3 to PCRn transition to the pass voltage (2 High) level. That is, in order not to write data to the non-selected phase change resistance cells PCR3 to PCRn, a pass voltage 2 High is applied to each of the bit lines BL3 to BLn.

여기서, 패스 전압(2 High)은 비 선택된 상 변화 저항 셀 PCR3~PCRn에 인가되는 고전압으로 정의한다. 패스 전압(2 High)은 선택된 비트라인 BL2에 인가되는 하이(High) 전압의 두 배값을 갖는 것이 바람직하다. Here, the pass voltage 2 High is defined as a high voltage applied to the non-selected phase change resistance cells PCR3 to PCRn. The pass voltage 2 High preferably has twice the high voltage applied to the selected bit line BL2.

즉, 비 선택된 비트라인들 BL3~BLn에 패스 전압(2 High)을 인가할 경우 라이트 전류가 해당 스위칭 소자들 N3,N4를 통해 거의 흐르게 된다. 이에 따라, 패스 전압(2 High)의 인가시 비 선택된 비트라인 BL3~BLn과 연결된 스위칭 소자들 N3,N4의 저항값이 아주 작아지게 되어 상 변화 저항 셀 PCR3~PCRn에 라이트 전압 Vwrite 및 전류가 인가되지 않도록 한다. That is, when the pass voltage 2 High is applied to the unselected bit lines BL3 to BLn, the write current almost flows through the corresponding switching elements N3 and N4. Accordingly, when the pass voltage 2 High is applied, the resistance values of the switching elements N3 and N4 connected to the unselected bit lines BL3 to BLn become very small, and the write voltage Vwrite and the current are applied to the phase change resistance cells PCR3 to PCRn. Do not

이후에, 프리차지 구간 t2에서는 워드라인 WL, 리드/라이트 비트라인 RWBL, 소스라인 SL 및 복수개의 비트라인 BL1~BLn 들은 모두 로우 전압 레벨로 천이하게 된다. 이에 따라, 선택 스위치 SW0가 턴오프 상태를 유지하게 되어 단위 셀 UC과 리드/라이트 비트라인 RWBL 과의 연결이 차단된다. Thereafter, in the precharge period t2, the word line WL, the read / write bit line RWBL, the source line SL, and the plurality of bit lines BL1 to BLn all transition to a low voltage level. As a result, the selection switch SW0 is maintained in the turn-off state, thereby disconnecting the unit cell UC from the read / write bit line RWBL.

도 9는 본 발명에 따른 상 변화 메모리 장치의 랜덤 라이트 모드에 관한 또 다른 실시예이다. 9 is another embodiment of the random write mode of the phase change memory device according to the present invention.

본 발명에서는 랜덤 라이트 동작 모드시 선택 스위치 SW0과 소스 라인 SL 사이에 연결된 모든 단위 셀 중 첫 번째와 두 번째 단위 셀이 동시에 선택된 경우를 가정한다. 나머지 비 선택된 단위 셀 들은 라이트 동작을 수행하지 않도록 한다. In the present invention, it is assumed that the first and second unit cells are simultaneously selected among all the unit cells connected between the selection switch SW0 and the source line SL in the random write operation mode. The remaining unselected unit cells do not perform the write operation.

이러한 경우 모든 단위 셀과 연결되는 비트라인 BL1~BLn 들에 인가되는 전압을 선택적으로 조정하여 해당 데이터를 복수개의 상 변화 저항 셀 PCR1~PCRn에 랜덤(Random) 하게 라이트 할 수 있게 된다. In this case, by selectively adjusting the voltages applied to the bit lines BL1 to BLn connected to all the unit cells, the data may be randomly written to the plurality of phase change resistance cells PCR1 to PCRn.

먼저, 프리차지 구간 t0에서는 워드라인 WL, 리드/라이트 비트라인 RWBL, 소스라인 SL 및 복수개의 비트라인 BL1~BLn 들은 모두 로우 전압 레벨을 유지하게 된다. 이에 따라, 선택 스위치 SW0가 턴오프 상태를 유지하게 되어 단위 셀과 리드/라이트 비트라인 RWBL 과의 연결이 차단된다. First, in the precharge period t0, the word line WL, the read / write bit line RWBL, the source line SL, and the plurality of bit lines BL1 to BLn all maintain the low voltage level. As a result, the select switch SW0 is maintained in a turn-off state, thereby disconnecting the unit cell from the read / write bit line RWBL.

이후에, 라이트 구간 t1의 진입시 워드라인 WL이 하이 전압 레벨로 천이하게 된다. 이에 따라, 선택 스위치 SW0가 턴온되어 모든 단위 셀 중 상 변화 저항 셀 PCR1이 리드/라이트 비트라인 RWBL과 연결된다. Thereafter, when the write period t1 enters, the word line WL transitions to the high voltage level. Accordingly, the select switch SW0 is turned on so that the phase change resistance cell PCR1 of all the unit cells is connected to the read / write bit line RWBL.

이때, 소스 라인 SL은 그라운드 전압 GND 레벨을 유지하게 된다. 그리고, 리드/라이트 비트라인 RWBL에 셀 구동 전압 중 데이터를 라이트 하기 위한 라이트 전압 Vwrite을 인가한다. 이에 따라, 모든 상 변화 저항 셀 PCR1~PCRn 중 해당하는 상 변화 저항 셀 PCR1,PCR2에 데이터를 랜덤 하게 라이트 할 수 있게 된다. At this time, the source line SL maintains the ground voltage GND level. The write voltage Vwrite for writing data among the cell driving voltages is applied to the read / write bit line RWBL. Accordingly, data can be randomly written to the corresponding phase change resistance cells PCR1 and PCR2 among all the phase change resistance cells PCR1 to PCRn.

예를 들어, 선택된 상 변화 저항 셀 PCR1에 세트(Set) 상태, 즉, 데이터 "0"을 라이트 할 경우, 상 변화 저항 셀 PCR1과 연결된 비트라인 BL1이 하이 전압 레벨로 천이하게 된다. 이에 따라, 스위칭 소자 N1가 턴온 되어 선택 스위치 SW0를 통해 인가되는 라이트 전압 Vwrite이 상 변화 저항 셀 PCR1과 스위칭 소자 N1에 인가된다. For example, when writing a set state, that is, data "0", to the selected phase change resistance cell PCR1, the bit line BL1 connected to the phase change resistance cell PCR1 transitions to a high voltage level. As a result, the switching element N1 is turned on and the write voltage Vwrite applied through the selection switch SW0 is applied to the phase change resistance cell PCR1 and the switching element N1.

따라서, 라이트 전류가 상 변화 저항 셀 PCR1과 스위칭 소자 N1에 나누어 흐 르게 된다. 이러한 경우 상 변화 저항 셀 PCR1에 흐르는 전류는 전체 전류에 비해 작아지게 되어 상 변화 저항 셀 PCR1에 데이터 "0"이 라이트 된다. 즉, 선택 스위치 SW0에 흐르는 전체 전류를 리셋 전류(Reset current)로 가정할 경우, 상 변화 저항 셀 PCR1에 리셋 전류보다 낮은 세트 전류(Set current)가 흐르게 된다. Therefore, the write current flows divided into the phase change resistance cell PCR1 and the switching element N1. In this case, the current flowing through the phase change resistance cell PCR1 becomes smaller than the total current, and data "0" is written to the phase change resistance cell PCR1. That is, assuming that the total current flowing through the selection switch SW0 is a reset current, a set current lower than the reset current flows in the phase change resistance cell PCR1.

즉, 데이터 "0"인 세트 데이터를 라이트 하기 위해서는 해당 비트라인 BL1에 하이 전압 레벨을 인가하여 해당 단위 셀에 흐르는 전류를 감소시켜 저 온도의 결정 성장 라이트 조건을 형성하도록 한다. That is, in order to write the set data of data "0", a high voltage level is applied to the corresponding bit line BL1 to reduce the current flowing in the corresponding unit cell so as to form a crystal growth light condition having a low temperature.

반면에, 선택된 상 변화 저항 셀 PCR2에 리셋(Reset) 상태, 즉, 데이터 "1"을 라이트 할 경우, 상 변화 저항 셀 PCR2과 연결된 비트라인 BL2이 그라운드 전압 GND 레벨을 유지하게 된다. 이에 따라, 스위칭 소자 N2가 턴 오프 되어 선택 스위치 SW0를 통해 인가되는 라이트 전압 Vwrite이 상 변화 저항 셀 PCR2에 인가된다. On the other hand, when the reset state, i.e., data "1", is written to the selected phase change resistance cell PCR2, the bit line BL2 connected to the phase change resistance cell PCR2 maintains the ground voltage GND level. Accordingly, the switching element N2 is turned off and the write voltage Vwrite applied through the selection switch SW0 is applied to the phase change resistance cell PCR2.

따라서, 라이트 전류가 상 변화 저항 셀 PCR2에만 흐르게 된다. 이러한 경우 상 변화 저항 셀 PCR2에 흐르는 전류는 전체 전류에 해당하게 되어 상 변화 저항 셀 PCR2에 데이터 "1"이 라이트 된다. 즉, 선택 스위치 SW0에 흐르는 전체 전류를 리셋 전류(Reset current)로 가정할 경우, 상 변화 저항 셀 PCR2에 리셋 전류(Reset Current)가 흐르게 된다. Therefore, the write current flows only in the phase change resistance cell PCR2. In this case, the current flowing through the phase change resistance cell PCR2 corresponds to the total current, and data "1" is written to the phase change resistance cell PCR2. That is, if it is assumed that the total current flowing through the selection switch SW0 is a reset current, a reset current flows through the phase change resistance cell PCR2.

이와 같이, 선택 스위치 SW0를 통해 흐르게 되는 전체 전류는 동일하고, 리셋 상태가 라이트 되는 상 변화 저항 셀 PCR2에는 큰 리셋 전류가 흐르게 된다. In this way, the total current flowing through the selection switch SW0 is the same, and a large reset current flows through the phase change resistance cell PCR2 in which the reset state is written.

즉, 데이터 "1"인 리셋 데이터를 라이트 하기 위해서는 해당 비트라인 BL2에 로우 전압 레벨을 인가하여 해당 단위 셀에 흐르는 전류를 증가시켜 고 온도의 비 결정 라이트 조건을 형성하도록 한다. That is, in order to write the reset data of data "1", a low voltage level is applied to the corresponding bit line BL2 to increase the current flowing through the corresponding unit cell to form a high temperature amorphous write condition.

이때, 비 선택된 상 변화 저항 셀 PCR3~PCRn과 연결된 나머지 비트라인들 BL3~BLn은 패스 전압(2 High) 레벨로 천이하게 된다. 즉, 비 선택된 상 변화 저항 셀 PCR3~PCRn에 데이터가 라이트 되지 않도록 하기 위하여 각각의 비트라인들 BL3~BLn에 패스 전압(2 High)을 인가하도록 한다. At this time, the remaining bit lines BL3 to BLn connected to the non-selected phase change resistance cells PCR3 to PCRn transition to the pass voltage (2 High) level. That is, in order not to write data to the non-selected phase change resistance cells PCR3 to PCRn, a pass voltage 2 High is applied to each of the bit lines BL3 to BLn.

여기서, 패스 전압(2 High)은 비 선택된 상 변화 저항 셀 PCR3~PCRn에 인가되는 고전압으로 정의한다. 패스 전압(2 High)은 선택된 비트라인 BL2에 인가되는 하이(High) 전압의 두 배값을 갖는 것이 바람직하다. Here, the pass voltage 2 High is defined as a high voltage applied to the non-selected phase change resistance cells PCR3 to PCRn. The pass voltage 2 High preferably has twice the high voltage applied to the selected bit line BL2.

즉, 비 선택된 비트라인들 BL3~BLn에 패스 전압(2 High)을 인가할 경우 라이트 전류가 해당 스위칭 소자들 N3,N4를 통해 거의 흐르게 된다. 이에 따라, 패스 전압(2 High)의 인가시 비 선택된 비트라인 BL3~BLn과 연결된 스위칭 소자들 N3,N4의 저항값이 아주 작아지게 되어 상 변화 저항 셀 PCR3~PCRn에 라이트 전압 Vwrite 및 전류가 인가되지 않도록 한다. That is, when the pass voltage 2 High is applied to the unselected bit lines BL3 to BLn, the write current almost flows through the corresponding switching elements N3 and N4. Accordingly, when the pass voltage 2 High is applied, the resistance values of the switching elements N3 and N4 connected to the unselected bit lines BL3 to BLn become very small, and the write voltage Vwrite and the current are applied to the phase change resistance cells PCR3 to PCRn. Do not

이후에, 프리차지 구간 t2에서는 워드라인 WL, 리드/라이트 비트라인 RWBL, 소스라인 SL 및 복수개의 비트라인 BL1~BLn 들은 모두 로우 전압 레벨로 천이하게 된다. 이에 따라, 선택 스위치 SW0가 턴오프 상태를 유지하게 되어 단위 셀 UC과 리드/라이트 비트라인 RWBL 과의 연결이 차단된다.Thereafter, in the precharge period t2, the word line WL, the read / write bit line RWBL, the source line SL, and the plurality of bit lines BL1 to BLn all transition to a low voltage level. As a result, the selection switch SW0 is maintained in the turn-off state, thereby disconnecting the unit cell UC from the read / write bit line RWBL.

도 1a 및 도 1b는 종래의 상 변화 저항 소자를 설명하기 위한 도면. 1A and 1B are diagrams for explaining a conventional phase change resistance element.

도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면. 2A and 2B are diagrams for explaining the principle of a conventional phase change resistance element.

도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면. 3 is a view for explaining a write operation of a conventional phase change resistance cell.

도 4는 본 발명에 따른 상 변화 메모리 장치의 회로도. 4 is a circuit diagram of a phase change memory device according to the present invention.

도 5는 본 발명에 따른 상 변화 메모리 장치의 셀 어레이를 나타낸 도면. 5 illustrates a cell array of a phase change memory device according to the present invention.

도 6은 본 발명에 따른 상 변화 메모리 장치의 라이트 동작을 나타낸 제 1실시예. 6 is a first embodiment showing a write operation of a phase change memory device according to the present invention;

도 7은 본 발명에 따른 상 변화 메모리 장치의 라이트 동작을 나타낸 제 2실시예. 7 is a second embodiment showing a write operation of a phase change memory device according to the present invention;

도 8은 본 발명에 따른 상 변화 메모리 장치의 라이트 동작을 나타낸 제 3실시예. 8 is a third embodiment showing a write operation of a phase change memory device according to the present invention;

도 9는 본 발명에 따른 상 변화 메모리 장치의 라이트 동작을 나타낸 제 4실시예. 9 is a fourth embodiment showing a write operation of a phase change memory device according to the present invention;

Claims (27)

셀 구동 전압을 공급하는 리드/라이트 비트라인; A read / write bit line for supplying a cell driving voltage; 상기 리드/라이트 비트라인과 연결되어 워드라인에 의해 제어되는 선택 스위치; A select switch connected to the read / write bit line and controlled by a word line; 상기 선택 스위치와 소스라인 사이에 직렬 연결되어 상기 셀 구동 전압에 따라 데이터의 리드/라이트가 이루어지는 복수개의 상 변화 저항 셀;A plurality of phase change resistance cells connected in series between the selection switch and the source line to read / write data according to the cell driving voltage; 상기 복수개의 상 변화 저항 셀과 각각 병렬 연결되어 복수개의 비트라인에 의해 선택적으로 제어되는 복수개의 스위칭 소자; 및 A plurality of switching elements connected in parallel with each of the plurality of phase change resistance cells and selectively controlled by a plurality of bit lines; And 상기 복수개의 상 변화 저항 셀 중 선택된 상 변화 저항 셀과 연결된 제 1스위칭 소자에 대응하는 제 1비트라인에 셀 선택 전압을 공급하고, 비 선택된 상 변화 저항 셀과 연결된 제 2스위칭 소자에 대응하는 제 2비트라인에 패스 전압을 공급하는 라이트 구동부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치. A cell selection voltage supplied to a first bit line corresponding to a first switching element connected to a selected phase change resistance cell among the plurality of phase change resistance cells, and a second switching element corresponding to a second switching element connected to an unselected phase change resistance cell. And a write driver for supplying a pass voltage to the two bit lines. 제 1항에 있어서, 상기 패스 전압은 상기 셀 선택 전압보다 높은 전압 레벨을 갖는 것을 특징으로 하는 상 변화 메모리 장치. The phase change memory device as claimed in claim 1, wherein the pass voltage has a voltage level higher than that of the cell select voltage. 제 1항 또는 제 2항에 있어서, 상기 데이터가 세트 데이터일 경우 상기 패스 전압은 상기 셀 선택 전압보다 배값만큼 높은 전압 레벨을 갖는 것을 특징으로 하는 상 변화 메모리 장치. The phase change memory device as claimed in claim 1, wherein the pass voltage has a voltage level higher than the cell selection voltage by a double value when the data is set data. 제 1항 또는 제 2항에 있어서, 상기 데이터가 리셋 데이터일 경우 상기 패스 전압은 상기 셀 선택 전압보다 두 배 높은 전압 레벨을 갖는 것을 특징으로 하는 상 변화 메모리 장치. The phase change memory device as claimed in claim 1, wherein the pass voltage has a voltage level twice as high as the cell select voltage when the data is reset data. 제 1항에 있어서, 상기 패스 전압이 인가되는 상기 제 2스위칭 소자는 저 저항 상태가 되어 상기 셀 구동 전압이 바이패스 되는 것을 특징으로 하는 상 변화 메모리 장치. The phase change memory device as claimed in claim 1, wherein the second switching element to which the pass voltage is applied is in a low resistance state and the cell driving voltage is bypassed. 제 1항에 있어서, 상기 선택 스위치는 바이폴라 정션 트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치. The phase change memory device as claimed in claim 1, wherein the select switch comprises a bipolar junction transistor. 제 1항에 있어서, 상기 복수개의 스위칭 소자는 모스 트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치. The phase change memory device of claim 1, wherein the plurality of switching elements comprise a MOS transistor. 제 1항에 있어서, 상기 복수개의 스위칭 소자는 상기 복수개의 상 변화 저항 셀과 일대일 대응하여 연결되는 것을 특징으로 하는 상 변화 메모리 장치.The phase change memory device as claimed in claim 1, wherein the plurality of switching elements are connected in a one-to-one correspondence with the plurality of phase change resistance cells. 제 1항에 있어서, The method of claim 1, 상기 리드/라이트 비트라인에 상기 셀 구동 전압을 공급하는 글로벌 라이트 구동부; 및 A global write driver configured to supply the cell driving voltage to the read / write bit line; And 상기 소스 라인에 그라운드 전압을 공급하는 소스 구동부를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치. And a source driver configured to supply a ground voltage to the source line. 제 1항에 있어서, 상기 데이터의 라이트 동작시 The method of claim 1, wherein the write operation of the data is performed. 상기 선택 스위치가 턴온되고 상기 리드/라이트 비트라인에 라이트 전압이 인가되며 상기 소스 라인이 그라운드 전압 레벨을 유지한 상태에서, With the selection switch turned on and a write voltage applied to the read / write bit line and the source line maintaining the ground voltage level, 상기 선택된 상 변화 저항 셀에 제 1데이터를 라이트할 경우 상기 제 1스위칭 소자가 턴온 되고, 제 2데이터를 라이트할 경우 상기 제 2스위칭 소자가 턴 오프 되는 것을 특징으로 하는 상 변화 메모리 장치. And the first switching element is turned on when writing the first data in the selected phase change resistance cell, and the second switching element is turned off when writing the second data. 제 10항에 있어서, 상기 제 1데이터는 데이터 "0" 인 것을 특징으로 하는 상 변화 메모리 장치. The phase change memory device as claimed in claim 10, wherein the first data is data “0”. 제 10항에 있어서, 상기 제 2데이터는 데이터 "1" 인 것을 특징으로 하는 상 변화 메모리 장치. The phase change memory device as claimed in claim 10, wherein the second data is data “1”. 셀 구동 전압을 공급하는 리드/라이트 비트라인; A read / write bit line for supplying a cell driving voltage; 상기 리드/라이트 비트라인과 연결되어 워드라인에 의해 제어되는 선택 스위치; A select switch connected to the read / write bit line and controlled by a word line; 상기 선택 스위치와 소스라인 사이에 직렬 연결되어 상기 셀 구동 전압에 따라 데이터의 리드/라이트가 이루어지는 복수개의 상 변화 저항 셀; 및 A plurality of phase change resistance cells connected in series between the selection switch and the source line to read / write data according to the cell driving voltage; And 상기 복수개의 상 변화 저항 셀과 각각 병렬 연결되어 복수개의 비트라인에 의해 선택적으로 제어되는 복수개의 스위칭 소자를 포함하고, A plurality of switching elements each connected in parallel with the plurality of phase change resistance cells and selectively controlled by a plurality of bit lines, 라이트 동작 모드시 상기 복수개의 비트라인에 서로 다른 전압 레벨을 갖는 선택적인 전압이 인가되어 상기 복수개의 상 변화 저항 셀에 데이터를 선택적으로 라이트하는 것을 특징으로 하는 상 변화 메모리 장치. And in the write operation mode, a selective voltage having a different voltage level is applied to the plurality of bit lines to selectively write data to the plurality of phase change resistance cells. 제 13항에 있어서, 상기 복수개의 비트라인에 상기 선택적인 전압을 공급하는 라이트 구동부를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치. The phase change memory device of claim 13, further comprising a write driver configured to supply the selective voltage to the plurality of bit lines. 제 14항에 있어서, 상기 라이트 구동부는 15. The method of claim 14, wherein the light driving unit 상기 복수개의 상 변화 저항 셀 중 선택된 상 변화 저항 셀과 연결된 제 1스위칭 소자에 대응하는 제 1비트라인에 셀 선택 전압을 공급하고, 비 선택된 상 변화 저항 셀과 연결된 제 2스위칭 소자에 대응하는 제 2비트라인에 패스 전압을 공급하는 것을 특징으로 하는 상 변화 메모리 장치. A cell selection voltage supplied to a first bit line corresponding to a first switching element connected to a selected phase change resistance cell among the plurality of phase change resistance cells, and a second switching element corresponding to a second switching element connected to an unselected phase change resistance cell. A phase change memory device characterized by supplying a pass voltage to two bit lines. 제 15항에 있어서, 상기 패스 전압은 상기 셀 선택 전압보다 높은 전압 레벨을 갖는 것을 특징으로 하는 상 변화 메모리 장치. 16. The phase change memory device of claim 15, wherein the pass voltage has a voltage level higher than the cell select voltage. 제 15항에 있어서, 상기 데이터가 세트 데이터일 경우 상기 패스 전압은 상기 셀 선택 전압보다 배값만큼 높은 전압 레벨을 갖는 것을 특징으로 하는 상 변화 메모리 장치. The phase change memory device as claimed in claim 15, wherein the pass voltage has a voltage level higher than the cell selection voltage by a double value when the data is set data. 제 15항에 있어서, 상기 데이터가 리셋 데이터일 경우 상기 패스 전압은 상기 셀 선택 전압보다 두 배 높은 전압 레벨을 갖는 것을 특징으로 하는 상 변화 메모리 장치. The phase change memory device of claim 15, wherein the pass voltage has a voltage level twice as high as the cell select voltage when the data is reset data. 제 15항에 있어서, 상기 패스 전압이 인가되는 상기 제 2스위칭 소자는 저 저항 상태가 되어 상기 셀 구동 전압이 바이패스 되는 것을 특징으로 하는 상 변화 메모리 장치. The phase change memory device as claimed in claim 15, wherein the second switching element to which the pass voltage is applied is in a low resistance state and the cell driving voltage is bypassed. 제 13항에 있어서, 상기 복수개의 상 변화 저항 셀 중 선택된 제 1상 변화 저항 셀과 대응하는 제 1비트라인에 세트 데이터를 라이트 하기 위한 셀 선택 전압 공급되고, 선택된 제 2상 변화 저항 셀과 대응하는 제 2비트라인에 리셋 데이터를 라이트 하기 위한 셀 선택 전압이 동시에 공급되는 것을 특징으로 하는 상 변화 메모리 장치. 15. The method of claim 13, wherein a cell selection voltage is supplied for writing set data to a first bit line corresponding to a first phase change resistance cell selected from the plurality of phase change resistance cells, and corresponding to the selected second phase change resistance cell. And a cell select voltage for writing reset data to the second bit line at the same time. 제 13항에 있어서, 상기 선택 스위치는 바이폴라 정션 트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치. 15. The phase change memory device of claim 13 wherein said select switch comprises a bipolar junction transistor. 제 13항에 있어서, 상기 복수개의 스위칭 소자는 모스 트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치. The phase change memory device of claim 13, wherein the plurality of switching elements comprise a MOS transistor. 제 13항에 있어서, 상기 복수개의 스위칭 소자는 상기 복수개의 상 변화 저항 셀과 일대일 대응하여 연결되는 것을 특징으로 하는 상 변화 메모리 장치.The phase change memory device of claim 13, wherein the plurality of switching elements are connected in a one-to-one correspondence with the plurality of phase change resistance cells. 제 13항에 있어서, The method of claim 13, 상기 리드/라이트 비트라인에 상기 셀 구동 전압을 공급하는 글로벌 라이트 구동부; 및 A global write driver configured to supply the cell driving voltage to the read / write bit line; And 상기 소스 라인에 그라운드 전압을 공급하는 소스 구동부를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치. And a source driver configured to supply a ground voltage to the source line. 제 13항에 있어서, 상기 데이터의 라이트 동작시 The method of claim 13, wherein the writing operation of the data is performed. 상기 선택 스위치가 턴온되고 상기 리드/라이트 비트라인에 라이트 전압이 인가되며 상기 소스 라인이 그라운드 전압 레벨을 유지한 상태에서, With the selection switch turned on and a write voltage applied to the read / write bit line and the source line maintaining the ground voltage level, 상기 복수개의 상 변화 저항 셀에 제 1데이터를 라이트할 경우 해당 상 변화 저항 셀과 대응하는 스위칭 소자가 턴온되고, 제 2데이터를 라이트할 경우 해당 상 변화 저항 셀과 대응하는 스위칭 소자가 턴오프되는 것을 특징으로 하는 반도체 메모리 장치. When the first data is written to the plurality of phase change resistance cells, the switching element corresponding to the phase change resistance cell is turned on, and when the second data is written, the switching element corresponding to the phase change resistance cell is turned off. A semiconductor memory device, characterized in that. 제 25항에 있어서, 상기 제 1데이터는 데이터 "0" 인 것을 특징으로 하는 상 변화 메모리 장치. 27. The phase change memory device as claimed in claim 25, wherein the first data is data " 0 ". 제 25항에 있어서, 상기 제 2데이터는 데이터 "1" 인 것을 특징으로 하는 상 변화 메모리 장치. 27. The phase change memory device of claim 25 wherein the second data is data " 1. "
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004051152B4 (en) * 2004-10-20 2007-12-20 Qimonda Ag NOR memory array of resistive memory elements
KR100773095B1 (en) * 2005-12-09 2007-11-02 삼성전자주식회사 Phase change memory device and program method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101068333B1 (en) * 2009-12-23 2011-09-28 주식회사 하이닉스반도체 RFID device
US8113437B2 (en) 2009-12-23 2012-02-14 Hynix Semiconductor, Inc. RFID device with memory unit having memristor characteristics

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