KR20090037249A - Data transfer circuit of a semiconductor memory device - Google Patents

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KR20090037249A KR1020070102807A KR20070102807A KR20090037249A KR 20090037249 A KR20090037249 A KR 20090037249A KR 1020070102807 A KR1020070102807 A KR 1020070102807A KR 20070102807 A KR20070102807 A KR 20070102807A KR 20090037249 A KR20090037249 A KR 20090037249A
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Abstract

A data transfer circuit of a semiconductor memory device is provided to a secure a sensing margin by controlling the sensing margin by steps. A first sense amplifier(230) is activated by a first enable signal(SA stb 1) and senses and amplifies data delivered from a local input-output line pair(LIO, LIOB). A time sensor(240) produces a second enable signal(SA stb 2) by driving the first enable signal based on the level difference of the output signal(OUT1, OUT1B) of the first sense amplifier. A second sense amplifier(250) is activated by the second enable signal, and it senses and amplifies the output signals of the first sense amplifier, an output driver(260) amplifies the output signals of the second sense amplifier to the CMOS level.

Description

반도체 메모리 장치의 데이터 전달 회로{Data Transfer Circuit of a Semiconductor Memory Device}Data transfer circuit of a semiconductor memory device

본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 로컬 입출력 라인과 글로벌 입출력 라인 간의 데이터를 감지 증폭하여 전달하는 반도체 메모리 장치의 데이터 전달 회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a data transfer circuit of a semiconductor memory device for sensing and amplifying and transferring data between a local input / output line and a global input / output line.

일반적으로 반도체 메모리 장치에서 감지 증폭기(Sense Amplifier)는 셀 영역의 데이터를 증폭하거나, 주변 회로 영역에서 데이터를 전달하는데 이용된다. In general, in a semiconductor memory device, a sense amplifier is used to amplify data in a cell region or to transfer data in a peripheral circuit region.

데이터 전달에 감지 증폭기가 이용되는 경우, 도 1과 같이 데이터 전달 회로가 구성된다.When the sense amplifier is used for data transfer, a data transfer circuit is configured as shown in FIG. 1.

도 1을 참조하면, 로컬 입출력 라인과 글로벌 입출력 라인 간에서 데이터를 전달하는 데이터 전달 회로(100)는 로컬 입출력 라인 쌍(LIO, LIOB)으로 전달된 데이터를 감지 증폭하여 OUT1, OUT1B를 출력하는 제 1 감지 증폭부(110), 제 1 감지 증폭부(110)로부터 전달된 OUT1, OUT1B를 다시 감지 증폭하여 OUT2, OUT2B로 출력하는 제 2 감지 증폭부(120) 및 OUT2, OUT2B를 CMOS 레벨로 최종 증폭하여 글로벌 입출력 라인 쌍(GIO, GIOB)으로 전달하는 출력 구동부(130)를 구비한다.Referring to FIG. 1, the data transfer circuit 100 for transferring data between a local input / output line and a global input / output line detects and amplifies data transferred to a local input / output line pair LIO and LIOB to output OUT1 and OUT1B. The first sense amplification unit 110 and the second sense amplification unit 120 and OUT2 and OUT2B for sensing and amplifying again OUT1 and OUT1B transmitted from the first sense amplifying unit 110 and outputting to OUT2 and OUT2B are finally brought to the CMOS level. An output driver 130 amplifies and transfers the result to the global input / output line pairs GIO and GIOB.

이러한 구성의 데이터 전달 회로(100)는 증폭된 데이터가 로컬 입출력 라인 쌍(LIO, LIOB)으로 전달될 때, 순차적으로 인에이블 신호(SA_stb_1, SA_stb_2)가 인가된다. 따라서, 제 1 감지 증폭부(110)와 제 2 감지 증폭부(120)에 의해 데이터가 감지 증폭되고, 출력 구동부(130)로 전달된 데이터는 글로벌 입출력 라인 쌍(GIO, GIOB)으로 출력된다.When the amplified data is transferred to the local input / output line pairs LIO and LIOB, the data transfer circuit 100 having such a configuration receives the enable signals SA_stb_1 and SA_stb_2 sequentially. Accordingly, the data is sensed and amplified by the first sense amplifier 110 and the second sense amplifier 120, and the data transmitted to the output driver 130 is output to the global input / output line pairs GIO and GIOB.

한편, 비트 라인에서 로컬 라인으로 데이터가 전달될 때 로컬 입출력 라인 쌍(LIO, LIOB)은 비트 라인 쌍(미도시)의 전하(Charge) 차이로 인해 약간의 레벨 차이가 발생하게 된다. 이를 제 1 감지 증폭부(110)에서 한번 감지 증폭하고, 그 값을 제 2 감지 증폭부(120)에서 최종 래치(Latch)하여 글로벌 입출력 라인 쌍(GIO, GIOB)으로 보내게 된다. On the other hand, when data is transferred from the bit line to the local line, the local input / output line pairs LIO and LIOB have a slight level difference due to the charge difference of the bit line pair (not shown). The first sense amplification unit 110 senses and amplifies it once, and the second sense amplification unit 120 finally latches and sends the global input / output line pairs GIO and GIOB.

이때, 제 1 감지 증폭부(110)에서 증폭을 수행하게 되면 일정 시간 이후에 OUT1과 OUT1B 신호의 전하 차이는 최대가 되는데, 이 순간에 제 2 감지 증폭 회로(120)를 동작시켜야 마진(Margin)을 확보할 수 있다. At this time, if the first sense amplifier 110 amplifies, the difference in the charge between the OUT1 and OUT1B signal becomes a maximum after a certain time, at this moment the second sense amplifier circuit 120 must be operated to Margin Can be secured.

예를 들어, OUT1 과 OUT1B의 차이가 충분하지 않을 때 제 2 감지 증폭부(120)가 동작할 경우, OUT2와 OUT2B의 위상이 바뀌어 잘못된 데이터를 글로벌 입출력 라인으로 전달하는 문제가 발생할 수 있다. For example, when the second sense amplifier 120 operates when the difference between OUT1 and OUT1B is not sufficient, the phase of OUT2 and OUT2B may be reversed, thereby causing a problem of transferring wrong data to the global input / output line.

또한, 너무 늦게 제 2 감지 증폭부(120)가 동작할 경우에는 제 1 감지 증폭 부(110)가 닫혀 데이터를 감지(Sensing)할 수 없어 오류가 발생될 수 있다.In addition, when the second sense amplification unit 120 operates too late, the first sense amplification unit 110 may be closed to sense data, and an error may occur.

본 발명은 데이터 전달을 위한 다단의 감지 증폭 과정에서 각 단계별로 센싱 타이밍을 제어하여 센싱 마진(Sensing margin)을 확보하는 반도체 메모리 장치의 데이터 전달 회로를 제공한다. The present invention provides a data transfer circuit of a semiconductor memory device which secures a sensing margin by controlling sensing timing at each stage in a multi-stage sense amplification process for data transfer.

반도체 메모리 장치의 데이터 전달 회로는 제 1 인에이블 신호에 의해서 로컬 입출력 라인 상의 데이터를 감지 증폭하는 제 1 감지 증폭 회로; 상기 제 1 인에이블 신호와 상기 제 1 감지 증폭 회로의 출력 신호의 상태에 따라서 상기 제 1 감지 증폭 회로의 상기 출력 신호를 감지 증폭하는 제 2 감지 증폭 회로; 및 상기 제 2 감지 증폭 회로의 출력을 글로벌 입출력 라인으로 전달하는 출력 구동 회로;를 구비한다.A data transfer circuit of a semiconductor memory device may include a first sense amplification circuit configured to sense and amplify data on a local input / output line by a first enable signal; A second sense amplifier circuit for sensing and amplifying the output signal of the first sense amplifier circuit in accordance with a state of the first enable signal and an output signal of the first sense amplifier circuit; And an output driving circuit transferring the output of the second sense amplifier circuit to a global input / output line.

이중, 상기 제 2 감지 증폭 회로는 상기 제 1 인에이블 신호와 상기 제 1 감지 증폭 회로의 출력 신호의 상태에 따라서 제 2 인에이블 신호의 발생 여부를 결정하는 시점 감지부; 및 상기 제 2 인에이블 신호로써 상기 제 1 감지 증폭 회로의 출력을 감지 증폭하여 상기 구동부로 전달하는 감지 증폭부;를 구비함이 바람직하다.The second sense amplifier circuit may include: a time detector configured to determine whether a second enable signal is generated according to states of the first enable signal and an output signal of the first sense amplifier circuit; And a sense amplifying unit configured to sense and amplify an output of the first sense amplifying circuit as the second enable signal and transmit the sensed amplification to the driving unit.

그리고, 상기 시점 감지부는 상기 제 1 인에이블 신호와 상기 제 1 감지 증폭 회로의 출력에 의하여 구동되는 제어부; 및 상기 제어부에 의해 구동된 신호를 상기 제 2 인에이블 신호로 출력하는 래치부;를 포함함이 바람직하다.The view point detecting unit may include a control unit driven by an output of the first enable signal and the first sense amplifier circuit; And a latch unit configured to output a signal driven by the controller as the second enable signal.

또한, 상기 시점 감지부는 상기 제 2 인에이블 신호의 출력 시점을 조절하기 위한 지연부를 더 포함함이 바람직하다.The view sensor may further include a delay unit for adjusting an output time point of the second enable signal.

그리고, 상기 시점 감지부는 상기 제 1 감지 증폭 회로의 출력 신호와 제 1 인에이블 신호에 응답하여 제 2 인에이블 신호를 발생시킴이 바람직하다.The view sensor may generate a second enable signal in response to an output signal of the first sense amplifier circuit and a first enable signal.

그리고, 상기 제어부는 상기 제 1 감지 증폭 회로의 출력 신호를 전달받아서 구동이 결정되는 제 1 판단부; 및 상기 제 1 인에이블 신호와 상기 제 1 판단부의 구동 상태에 따라 출력 신호의 상태가 결정되는 제 2 판단부;를 포함함이 바람직하다.The controller may include a first determiner configured to receive a signal output from the first sense amplifier circuit and determine driving of the first sense amplifier circuit; And a second determination unit determining a state of an output signal according to the driving state of the first enable signal and the first determination unit.

또한, 상기 래치부는 입출력이 서로 크로스 커플된 두 개의 인버터를 포함하며, 상기 제 2 판단부로부터 전달된 신호를 래치함이 바람직하다.The latch unit may include two inverters having input / output cross-coupled with each other, and latch the signal transmitted from the second determination unit.

한편, 상기 제 1 및 제 2 판단부는 상기 제 1 감지 증폭 회로의 출력 신호와 상기 제 1 인에이블 신호의 논리 조합을 위하여 직렬로 연결된 트랜지스터들로 구성됨이 바람직하다.On the other hand, the first and second determination unit is preferably composed of transistors connected in series for the logical combination of the output signal and the first enable signal of the first sense amplifier circuit.

그리고, 상기 제 1 판단부는 상기 제 1 감지 증폭회로의 출력 신호가 입력되는 논리부를 포함하는 조합부; 및 상기 조합부의 출력에 의해 구동되는 MOS 트랜지스터를 포함하는 구동부;를 포함함이 바람직하다.The first determination unit may include a combination unit including a logic unit to which an output signal of the first sense amplifier circuit is input; And a driver including a MOS transistor driven by the output of the combination unit.

또한, 상기 제 2 판단부는 상기 제 1 인에이블 신호에 응답하여 풀업 및 풀다운 구동하는 CMOS 트랜지스터를 포함함이 바람직하다.The second determiner may include a CMOS transistor configured to pull up and pull down in response to the first enable signal.

본 발명의 반도체 메모리 장치는 셀에 저장된 데이터를 감지 증폭하는 비트 라인 센스 앰프; 상기 비트 라인 센스 앰프에 의해 감지 증폭된 데이터를 선택 제 어 신호에 의하여 로컬 입출력 라인으로 전달하는 선택 회로; 상기 로컬 입출력 라인 상의 상기 데이터를 인에이블 신호에 의하여 최소한 두 단계 이상 감지 증폭하며, 후단의 감지 증폭은 선단의 감지 증폭에 동기되는 감지 증폭 회로; 및 상기 감지 증폭 회로의 출력을 글로벌 입출력 라인으로 전달하는 구동 회로;를 구비한다.A semiconductor memory device of the present invention includes a bit line sense amplifier for sensing and amplifying data stored in a cell; A selection circuit transferring data sensed and amplified by the bit line sense amplifier to a local input / output line by a selection control signal; A sense amplification circuit for sensing and amplifying the data on the local input / output line by at least two steps by an enable signal, and a sense amplification of a rear stage is synchronized with a sense amplification of a front end; And a driving circuit transferring the output of the sense amplifier circuit to a global input / output line.

이중, 상기 감지 증폭 회로는 상기 선단의 감지 증폭 회로를 동작시키는 제 1 인에이블 신호와 상기 선단의 감지 증폭 회로의 출력 상태에 따라서 후단의 감지 증폭 회로를 동작시키는 제 2 인에이블 신호의 발생 여부를 결정하는 시점 감지부; 및 상기 제 2 인에이블 신호에 응답하여 상기 선단의 감지 증폭 회로의 출력을 감지 증폭하여 상기 구동 회로로 전달하는 감지 증폭부;를 포함함이 바람직하다.Among the above, the sense amplifier circuit determines whether a first enable signal for operating the sense amplifier circuit of the front end and a second enable signal for operating the sense amplifier circuit of the rear end according to the output state of the sense amplifier circuit of the front end. A decision point detecting unit; And a sense amplifier configured to sense and amplify an output of the sense amplifier circuit of the front end and transmit the sense amplifier to the driving circuit in response to the second enable signal.

그리고, 상기 시점 감지부는 상기 제 1 인에이블 신호와 상기 선단의 감지 증폭 회로의 출력에 의하여 구동되는 제어부; 및 상기 제어부에 의해 구동된 신호를 상기 제 2 인에이블 신호로 출력하는 래치부;를 포함함이 바람직하다.The view point detection unit may include a control unit driven by an output of the first enable signal and the sense amplifier circuit at the front end; And a latch unit configured to output a signal driven by the controller as the second enable signal.

또한, 상기 시점 감지부는 상기 제 2 인에이블 신호의 출력 시점을 조절하기 위한 지연부를 더 포함함이 바람직하다.The view sensor may further include a delay unit for adjusting an output time point of the second enable signal.

그리고, 상기 시점 감지부는 상기 선단의 감지 증폭 회로의 출력 신호와 상기 제 1 인에이블 신호를 입력으로 하여, 그의 논리적 조합의 결과에 따라 후단의 감지 증폭 회로를 동기시키는 제 2 인에이블 신호를 발생시킴이 바람직하다.The point-of-view sensing unit inputs the output signal of the sense amplifier circuit of the front end and the first enable signal and generates a second enable signal for synchronizing a sense amplifier circuit of a later stage according to a result of the logical combination thereof. This is preferred.

한편, 상기 제어부는 상기 선단의 감지 증폭 회로의 출력 신호를 전달받아서 구동이 결정되는 제 1 판단부; 및 상기 제 1 인에이블 신호와 상기 제 1 판단부의 구동 상태에 따라 출력 신호의 상태가 결정되는 제 2 판단부;를 포함함이 바람직하 다.The controller may include: a first determiner configured to receive an output signal from the sense amplifier circuit of the front end and determine driving; And a second determination unit determining a state of an output signal according to the driving state of the first enable signal and the first determination unit.

그리고, 상기 래치부는 입출력이 서로 크로스 커플된 두 개의 인버터로 구성되며, 상기 제어부로부터 전달된 신호를 래치함이 바람직하다.The latch unit may include two inverters having input / output cross-coupled with each other, and latch the signal transmitted from the controller.

또한, 상기 제 1 및 제 2 판단부는 상기 선단의 감지 증폭 회로의 출력 신호와 상기 제 1 인에이블 신호의 논리조합을 위하여 직렬로 연결된 트랜지스터들로 구성됨이 바람직하다.In addition, the first and second determination unit is preferably composed of transistors connected in series for the logical combination of the output signal of the sense amplifier circuit of the front end and the first enable signal.

또한, 상기 제 1 판단부는 상기 선단의 감지 증폭 회로의 출력 신호가 입력되는 논리 게이트를 포함하는 조합부; 및 상기 조합부의 출력에 의해 구동되는 MOS 트랜지스터를 포함함이 바람직하다.The first determiner may include a combiner including a logic gate to which an output signal of the sense amplifier circuit of the front end is input; And a MOS transistor driven by the output of the combination portion.

그리고, 상기 제 2 판단부는 상기 선단의 감지 증폭 회로를 동기시키는 인에이블 신호에 응답하여 풀업 및 풀다운 구동하는 CMOS 트랜지스터를 포함함이 바람직하다.The second determiner may include a CMOS transistor configured to pull up and pull down in response to an enable signal for synchronizing the sense amplifier circuit of the front end.

본 발명에 따른 반도체 메모리 장치의 데이터 전달 회로는 데이터 전달을 위한 다단의 감지 증폭 과정에서, 각 단계별로 센싱 타이밍을 제어하여 센싱 마진을 확보할 수 있다. In the data transfer circuit of the semiconductor memory device according to the present invention, in the multi-stage sense amplification process for data transfer, a sensing margin may be secured by controlling sensing timing at each step.

본 발명에 따른 반도체 메모리 장치의 데이터 전달 회로는 로컬 입출력 라인과 글로벌 입출력 라인 사이에 실시된 것이 예시된다. The data transfer circuit of the semiconductor memory device according to the present invention is illustrated between the local input and output lines and the global input and output lines.

도 2와 같이 로컬 입출력 라인(LIO, LIOB)은 컬럼 선택 신호(Y1)에 의해 비 트 라인(BL, BLB)과 연결되고, 비트 라인(BL, BLB)은 셀(210)에 연결된다. 데이터 리드 상태에서 셀(210)에 저장된 데이터가 비트 라인(BL, BLB)에 실리고, 비트 라인(BL, BLB)에 실린 데이터는 비트 라인 감지 증폭기(220)에 의하여 증폭되어서 로컬 입출력 라인(LIO, LIOB)으로 전달된다. As illustrated in FIG. 2, the local input / output lines LIO and LIOB are connected to the bit lines BL and BLB by the column select signal Y1, and the bit lines BL and BLB are connected to the cell 210. In the data read state, the data stored in the cell 210 is loaded on the bit lines BL and BLB, and the data loaded on the bit lines BL and BLB is amplified by the bit line sense amplifier 220 so that the local input / output line LIO, LIOB).

본 발명의 반도체 메모리 장치의 데이터 전달 회로(200)는 상기와 같이 로컬 입출력 라인(LIO, LIOB)에 실린 데이터를 글로벌 입출력 라인(GIIO, GIOB)에 전달하는 구성을 갖는다. The data transfer circuit 200 of the semiconductor memory device of the present invention has a configuration that transfers data loaded on the local input / output lines LIO and LIOB to the global input / output lines GIIO and GIOB as described above.

도 2를 참조하면, 데이터 전달 회로(200)는 제 1 인에이블 신호(SA_stb_1)에 의해 활성화되어 로컬 입출력 라인 쌍(LIO, LIOB)으로부터 전달된 데이터를 감지 증폭하는 제 1 감지 증폭부(230), 제 1 감지 증폭부(230)의 출력 신호 OUT1과 OUT1B의 레벨 차이를 바탕으로 제 1 인에이블 신호(SA_stb_1)를 구동하여 제 2 인에이블 신호(SA_stb_2)를 생성하는 시점 감지부(240), 제 2 인에이블 신호(SA_stb_2)에 의해 활성화되고 제 1 감지 증폭부(230)의 출력 신호 OUT1, OUT1B를 감지 증폭하는 제 2 감지 증폭부(250) 및 제 2 감지 증폭부(250)의 출력 신호 OUT2, OUT2B를 CMOS 레벨로 최종 증폭하여 글로벌 입출력 라인 쌍(GIO, GIOB)에 출력하는 출력 구동부(260)를 구비한다.Referring to FIG. 2, the data transfer circuit 200 is activated by the first enable signal SA_stb_1 and senses and amplifies data transferred from the local input / output line pairs LIO and LIOB. A time detector 240 generating a second enable signal SA_stb_2 by driving the first enable signal SA_stb_1 based on a level difference between the output signals OUT1 and OUT1B of the first sense amplifier 230. Output signals of the second sense amplifier 250 and the second sense amplifier 250 which are activated by the second enable signal SA_stb_2 and sense sense amplify the output signals OUT1 and OUT1B of the first sense amplifier 230. An output driver 260 for finally amplifying OUT2 and OUT2B to a CMOS level and outputting them to the global input / output line pairs GIO and GIOB.

실시예는 제 1 감지 증폭부(230)와 제 2 감지 증폭부(250)를 포함하여서 두 단계의 감지 증폭을 구현하였으나, 본 발명이 적용될 제품의 사양이나 제작자의 의도에 따라 감지 증폭이 세 단계 이상 구성될 수 있다. Although the embodiment includes the first sense amplifying unit 230 and the second sense amplifying unit 250 to implement two stages of sense amplification, the sense amplification is performed in three stages according to the specification of the product to be applied or the intention of the manufacturer. It can be configured above.

이 경우, 제 1 감지 증폭부(230)에 대응하여 첫 감지 증폭 단계를 수행하기 위한 제 1 감지 증폭부(230)의 후단에는 둘 이상의 직렬 배치되는 감지 증폭부들이 구성될 수 있으며, 후단의 감지 증폭부는 앞 단계의 출력 신호 상태에 따라서 선단의 인에이블 신호가 구동되어 생성된 후단의 인에이블 신호에 의하여 감지 증폭 동작이 제어될 수 있으며, 최종단의 감지 증폭부는 글로벌 입출력 라인(GIO, GIOB)에 연결된다.In this case, two or more series of sense amplifiers disposed in series may be configured at a rear end of the first sense amplifier 230 to perform the first sense amplification step corresponding to the first sense amplifier 230. The amplification unit may control the sense amplification operation by the enable signal of the rear stage generated by driving the enable signal of the front end according to the output signal state of the previous stage, and the sense amplification unit of the final stage may be a global input / output line (GIO, GIOB) Is connected to.

구체적으로, 감지 증폭기들을 포함하는 데이터 전달 회로(200)의 리드 동작을 살펴보면, 입력된 로우 어드레스에 따라 워드라인이 인에이블되어 셀이 선택되고, 선택된 셀(210)의 데이터가 비트 라인(BL, BLB)에 실리고, 비트 라인 감지 증폭기(220)가 동작하여 비트 라인(BL, BLB)의 데이터를 감지 증폭한다.Specifically, referring to the read operation of the data transfer circuit 200 including the sense amplifiers, the word line is enabled according to the input row address to select a cell, and the data of the selected cell 210 is selected from the bit line BL, The bit line sense amplifier 220 operates to sense and amplify data of the bit lines BL and BLB.

이후, 선택 신호(Y1)가 인에이블되면, 비트 라인 쌍(BL, BLB)에 증폭되어 있던 데이터가 로컬 입출력 라인 쌍(LIO, LIOB)으로 전달된다. After that, when the selection signal Y1 is enabled, the data amplified in the bit line pairs BL and BLB is transferred to the local input / output line pairs LIO and LIOB.

제 1 감지 증폭부(230)는 제 1 인에이블 신호(SA_stb_1)에 의해 활성화되고, 로컬 입출력 라인 쌍(LIO, LIOB)으로부터 전달된 데이터를 감지 증폭하여 출력 신호 OUT1, OUT1B로 출력한다.The first sense amplifier 230 is activated by the first enable signal SA_stb_1 and senses and amplifies data transmitted from the local input / output line pairs LIO and LIOB and outputs the output signals to the output signals OUT1 and OUT1B.

이때, 제 1 인에이블 신호(SA_stb_1)와 제 1 감지 증폭부(230)의 출력 신호 OUT1 및 OUT1B는 시점 감지부(240)로 입력되고, 제 1 감지 증폭부(230)의 출력 신호 OUT1과 OUT1B의 신호 레벨 차이를 바탕으로 제 2 인에이블 신호(SA_stb_2)가 생성되어 제 2 감지 증폭부(250)의 활성화 여부를 결정한다.In this case, the first enable signal SA_stb_1 and the output signals OUT1 and OUT1B of the first sense amplifier 230 are input to the viewpoint detector 240, and the output signals OUT1 and OUT1B of the first sense amplifier 230 are output. The second enable signal SA_stb_2 is generated based on the signal level difference of to determine whether to activate the second sense amplifier 250.

제 2 감지 증폭부(250)는 제 2 인에이블 신호(SA_stb_2)에 의해 활성화되고, 제 1 감지 증폭부(230)의 출력 신호 OUT1, OUT1B를 감지 증폭하여 출력 신호 OUT2, OUT2B로 출력한다. The second sense amplifier 250 is activated by the second enable signal SA_stb_2, and senses and amplifies the output signals OUT1 and OUT1B of the first sense amplifier 230 and outputs the output signals to the output signals OUT2 and OUT2B.

출력 구동부(260)는 제 2 감지 증폭부(250)의 출력 신호 OUT2, OUT2B를 CMOS 레벨로 최종 증폭하여 글로벌 입출력 라인 쌍(GIO, GIOB)으로 전달한다. The output driver 260 finally amplifies the output signals OUT2 and OUT2B of the second sense amplifier 250 to the CMOS level and transfers them to the global input / output line pairs GIO and GIOB.

이후, 글로벌 입출력 라인 쌍(GIO, GIOB)으로 전달된 데이터는 주변 회로 영역 예를 들어, 파이프 라인 및 출력 드라이버를 거쳐 출력 포트를 통하여 외부로 전송된다. Thereafter, the data transmitted to the global input / output line pairs GIO and GIOB is transmitted to the outside through an output port through a peripheral circuit area, for example, a pipeline and an output driver.

이와 같이, 반도체 메모리 장치의 데이터 전달 회로는 리드 동작시 비트 라인 감지 증폭기(220)에서 증폭된 데이터를 제 1 감지 증폭부(230)와 제 2 감지 증폭부(250)를 통하여 순차적으로 감지 증폭하여 주변 회로 영역으로 전달한다. As described above, the data transfer circuit of the semiconductor memory device sequentially senses and amplifies the data amplified by the bit line sense amplifier 220 through the first sense amplifier 230 and the second sense amplifier 250 during a read operation. To the surrounding circuit area.

제 1 감지 증폭부(230)와 제 2 감지 증폭부(250)의 출력은 활성화되기 전 시점에 일정 레벨의 전위를 갖도록 프리차지된다.The outputs of the first sense amplifier 230 and the second sense amplifier 250 are precharged to have a predetermined level of potential at a time before they are activated.

일반적으로 제 1 감지 증폭부(230)에서 데이터 증폭을 수행하게 되면, 일정 시간 이후에 OUT1과 OUT1B 신호가 최대 차이를 보이게 된다. 이 순간 제 2 감지 증폭부(250)를 동작시켜야 마진(Margin)을 확보할 수 있다. In general, when data amplification is performed by the first sense amplifier 230, the maximum difference between the OUT1 and OUT1B signals is shown after a predetermined time. At this moment, the second sensing amplifier 250 may be operated to secure a margin.

본 발명에서는 제 1 감지 증폭부(230)와 제 2 감지 증폭부(250) 사이에 시점 감지부(240)를 두어, OUT1과 OUT1B 신호의 차이가 일정 레벨 이상일 때 생성된 제 2 인에이블 신호(SA_stb_2)로 제 2 감지 증폭부(250)의 활성화 여부를 결정하기 때문에, 로컬 센스 앰프의 오동작을 미연에 방지할 수 있다. According to the present invention, the second sensing signal 240 is disposed between the first sensing amplifier 230 and the second sensing amplifier 250 to generate a second enable signal generated when the difference between the OUT1 and OUT1B signals is greater than or equal to a predetermined level. Since SA_stb_2 determines whether to activate the second sense amplifier 250, malfunction of the local sense amplifier can be prevented.

즉, 시점 감지부(240)는 OUT1과 OUT1B 신호의 차이가 미약할 경우에는 제 2 인에이블 신호(SA_stb_2)를 생성하지 않음으로써, 데이터 증폭을 제한하여 데이터 의 위상이 바뀔 우려를 해결한다. In other words, when the difference between the OUT1 and OUT1B signals is weak, the view sensor 240 does not generate the second enable signal SA_stb_2, thereby limiting data amplification and thus eliminating the possibility of changing the phase of the data.

이로써, 제 1 감지 증폭부(230)의 신호를 놓치지 않고 OUT1과 OUT1B 신호의 전하 차가 일정 수준 레벨 이상인 경우에 제 2 인에이블 신호(SA_stb_2)를 생성하여 데이터를 증폭함으로써 센싱 마진을 확보할 수 있다. As a result, the sensing margin may be secured by generating the second enable signal SA_stb_2 by amplifying the data when the charge difference between the OUT1 and OUT1B signals is greater than or equal to a predetermined level without missing the signal of the first sense amplifier 230. .

이하에서는, 본 발명의 실시예에 따른 시점 감지부(240)에 관하여 자세히 설명한다.Hereinafter, the viewpoint detecting unit 240 according to an embodiment of the present invention will be described in detail.

도 3에 도시된 본 발명의 시점 감지부(240)는 제 1 인에이블 신호(SA_stb_1)와 제 1 감지 증폭부(230)의 출력 신호를 전달받는 제어부(241) 및 제어부(241)의 출력을 래치(latch)하여 제 2 인에이블 신호(SA_stb_2)로 출력하는 래치부(242)로 구성될 수 있다.The time detector 240 of FIG. 3 may output the outputs of the controller 241 and the controller 241 to receive the first enable signal SA_stb_1 and the output signals of the first sense amplifier 230. The latch unit 242 may be latched and output as the second enable signal SA_stb_2.

제어부(241)는 제 1 감지 증폭부(230)의 출력 신호(OUT1, OUT1B)를 전달받아서 구동이 결정되는 제 1 판단부(243), 상기 제 1 인에이블 신호(SA_stb_1)와 상기 제 1 판단부(243)의 구동 상태에 따라 제 1 인에이블 신호(SA_stb_1)의 구동이 결정되는 제 2 판단부(244)로 구성될 수 있다. The controller 241 receives the output signals OUT1 and OUT1B of the first sensing amplifier 230 and determines the driving of the first determiner 243, the first enable signal SA_stb_1 and the first determination. The second determination unit 244 may determine the driving of the first enable signal SA_stb_1 according to the driving state of the unit 243.

제 1 판단부(243)는 제 1 감지 증폭부(230)의 출력 신호가 입력되는 낸드 게이트(NG1)를 포함하는 조합부(245) 및 조합부(245)의 출력에 의해 구동되는 NMOS 트랜지스터(N1)를 포함하는 구동부(246)를 구비할 수 있다.The first determiner 243 is a combination unit 245 including a NAND gate NG1 to which the output signal of the first sense amplifier 230 is input, and an NMOS transistor driven by an output of the combination unit 245 ( The driving unit 246 including N1) may be provided.

제 1 판단부(243)를 구성하는 낸드 게이트(NG1)는 노어 게이트(NOR GATE)로 대체할 수 있다.The NAND gate NG1 constituting the first determination unit 243 may be replaced with a NOR gate.

제 2 판단부(244)는 제 1 인에이블 신호(SA_stb_1)에 응답하여 풀업 및 풀다 운 구동하는 CMOS 트랜지스터를 포함하여 구성될 수 있다. 여기에서 CMOS 트랜지스터는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N2)가 직렬 연결된 것을 포함한다. The second determiner 244 may include a CMOS transistor that pulls up and pulls down in response to the first enable signal SA_stb_1. Here, the CMOS transistor includes a PMOS transistor P1 and an NMOS transistor N2 connected in series.

래치부(242)는 제어부(241)의 제 2 판단부(242)로부터 전달된 신호를 래치하여 제 2 인에이블 신호(SA_stb_2)로 출력한다.The latch unit 242 latches a signal transmitted from the second determination unit 242 of the controller 241 and outputs the signal as the second enable signal SA_stb_2.

이를 위하여, 래치부(242)는 서로 입출력이 크로스 커플(cross couple)된 두 개의 인버터(IV1, IV2)를 포함한다. To this end, the latch unit 242 includes two inverters IV1 and IV2 having input and output cross-coupled with each other.

한편, 시점 감지부(240)는 래치부(242) 하단에 제 2 인에이블 신호(SA_stb_2)의 출력 시점을 조절하기 위하여 도 4와 같이 지연부(247)를 더 포함할 수 있다. Meanwhile, the view sensor 240 may further include a delay unit 247 as shown in FIG. 4 to adjust an output time point of the second enable signal SA_stb_2 at the bottom of the latch unit 242.

이하에서는, 시점 감지부(240)의 동작에 관해 설명한다.Hereinafter, the operation of the viewpoint sensor 240 will be described.

조합부(245)의 낸드 게이트(NG1)는 제 1 감지 증폭부(230)로부터 인가된 OUT1, OUT1B를 판단하고, 두 신호가 일정 레벨 이상 차이가 나면 구동부(246)의 NMOS 트랜지스터(N1)를 턴온시킴으로써, 제 1 판단부(243)는 제 2 판단부(244)를 활성화시킨다.The NAND gate NG1 of the combiner 245 determines the OUT1 and OUT1B applied from the first sense amplifier 230, and when the two signals differ by more than a predetermined level, the NMOS transistor N1 of the driver 246 is determined. By turning on, the first determination unit 243 activates the second determination unit 244.

한편, 제 2 판단부(244)는 제 1 인에이블 신호(SA_stb_1)가 인가되면 VDD 전원전압과 제 1 판단부(243)에 인가된 전원전압(VSS)으로 풀업 및 풀다운 구동함으로써, 제 2 판단부(244)의 최종 신호를 노드(ND2)를 통하여 출력한다.On the other hand, when the first enable signal SA_stb_1 is applied, the second determiner 244 pulls up and pulls down the VDD power supply voltage and the power supply voltage VSS applied to the first determiner 243, thereby determining the second decision. The final signal of the unit 244 is output through the node ND2.

래치부(242)는 제어부(241)의 제 2 판단부(244)로부터 전달된 신호를 래치하여 제 2 인에이블 신호(SA_stb_2)로 출력하여 제 2 감지 증폭부(250)로 전달한다. The latch unit 242 latches the signal transmitted from the second determiner 244 of the controller 241, outputs the second enable signal SA_stb_2, and transmits the signal to the second sense amplifier 250.

다시 말해서, 제 1 인에이블 신호(SA_stb_1)가 논리적 하이인 경우, OUT1 과 OUT1B의 신호 차이가 일정 레벨 이상이면 노드(ND3)는 논리적 하이로 되고, NMOS 트랜지스터(N1)는 턴온되어 노드(ND1)는 논리적 로우로 되며, 노드(ND2)는 논리적 로우가 된다.In other words, when the first enable signal SA_stb_1 is logically high, if the signal difference between OUT1 and OUT1B is greater than or equal to a predetermined level, the node ND3 is logically high, and the NMOS transistor N1 is turned on so that the node ND1 is turned on. Becomes logical low, and node ND2 becomes logical low.

이어서 노드(ND2)의 논리적 로우 신호가 래치부(242)를 지나 노드(ND4)를 논리적 하이가 되게 함으로써, 제 2 인에이블 신호(SA_stb_2)를 생성하여 제 2 감지 증폭부(250)를 동작시킨다. Subsequently, the logical low signal of the node ND2 passes through the latch unit 242 to make the node ND4 logically high, thereby generating the second enable signal SA_stb_2 to operate the second sense amplifier 250. .

도 5는 시점 감지부(240) 기반의 데이터 전달회로의 동작을 설명하기 위한 타이밍도이다. FIG. 5 is a timing diagram for describing an operation of a data transfer circuit based on the view sensor 240.

도 5를 참조하면, 본 발명의 실시예에 따른 로컬 입출력 라인(LIO, LIOB)의 신호, 제 1 인에이블 신호(SA_stb_1), OUT1, OUT1B 신호, 제 2 인에이블 신호(SA_stb_2), OUT2, OUT2B 신호 및 최종 글로벌 입출력 라인으로 출력되는 신호의 시간에 따른 파형이 도시되어 있다. Referring to FIG. 5, the signals of the local input / output lines LIO and LIOB, the first enable signal SA_stb_1, the OUT1 and OUT1B signals, the second enable signal SA_stb_2, OUT2, and OUT2B according to an embodiment of the present invention. The waveform over time of the signal and the signal output to the final global input / output line is shown.

도 2를 참조하여 설명된 바와 같이, 선택 신호(Y1)가 인에이블 되어 비트 라인 쌍(BL, BLB)에 증폭되어 있던 데이터가 로컬 입출력 라인으로 전달되면, 제 1 인에이블 신호(SA_stb_1)에 의해 제 1 감지 증폭부(230)가 활성화되어 로컬 입출력 라인(LIO, LIOB)으로부터 전달된 데이터를 감지 증폭하여 OUT1, OUT1B로 출력한다.As described with reference to FIG. 2, when the selection signal Y1 is enabled and data amplified in the bit line pairs BL and BLB is transferred to the local input / output line, the first enable signal SA_stb_1 is applied. The first sense amplifier 230 is activated to sense and amplify data transmitted from the local input / output lines LIO and LIOB and output them to OUT1 and OUT1B.

이때, 제 1 인에이블 신호(SA_stb_1)와 OUT1 및 OUT1B는 시점 감지부(240)로 입력되고, 시점 감지부(240)는 OUT1 과 OUT1B의 신호 차이가 일정 레벨 이상일 때 제 2 인에이블 신호(SA_stb_2)가 생성됨을 알 수 있다. In this case, the first enable signal SA_stb_1 and OUT1 and OUT1B are input to the viewpoint detector 240, and the viewpoint detector 240 receives the second enable signal SA_stb_2 when the difference between the signals of OUT1 and OUT1B is greater than or equal to a predetermined level. You can see that) is generated.

제 2 인에이블 신호(SA_stb_2)에 의해 제 2 감지 증폭부(250)가 활성화되어 제 1 감지 증폭부(230)의 출력 신호 OUT1, OUT1B가 감지 증폭되어 OUT2, OUT2B로 출력된다.The second sense amplifier 250 is activated by the second enable signal SA_stb_2 so that the output signals OUT1 and OUT1B of the first sense amplifier 230 are sensed and amplified and output to OUT2 and OUT2B.

출력 구동부(260)에의해 제 2 감지 증폭부(250)의 OUT2, OUT2B가 최종 증폭되어 글로벌 입출력 라인 신호로 출력된다.By the output driver 260, OUT2 and OUT2B of the second sense amplifier 250 are finally amplified and output as global input / output line signals.

이러한 방법으로, 본 발명의 데이터 전달 회로(200)는 앞 단계의 출력 신호 상태에 따라서 시점 감지부에서 선단의 인에이블 신호가 구동되어 생성된 후단의 인에이블 신호에 의하여 후단의 감지 증폭부의 감지 증폭 동작이 제어될 수 있도록 함으로써, 데이터 전달 회로의 오동작을 미연에 방지할 수 있다.In this way, the data transfer circuit 200 according to the present invention senses and amplifies the sense amplifier of the rear stage by the enable signal of the rear stage which is generated by driving the enable signal of the front end in the viewpoint sensor according to the output signal state of the previous stage. By allowing the operation to be controlled, malfunction of the data transfer circuit can be prevented in advance.

즉, 선단의 감지 증폭부와 후단의 감지 증폭부 사이에 시점 감지부를 두어, 선단의 감지 증폭부의 출력 신호의 차이가 일정 레벨 이상일 때만 후단의 감지 증폭부를 활성화시키는 인에이블 신호를 발생시킴으로써 데이터를 증폭하기 때문에 센싱 마진을 확보할 수 있으며, 신호의 차가 미약할 때에는 데이터 증폭을 제한하여 데이터의 위상이 바뀔 염려가 없다. That is, a point-of-view detector is disposed between the sense amplifier of the front end and the sense amplifier of the rear end, and the data is amplified by generating an enable signal for activating the sense amplifier of the rear end only when the difference between the output signals of the sense amplifier of the front end is a predetermined level or more. Therefore, the sensing margin can be secured, and when the signal difference is weak, data amplification is limited so that the phase of the data is not changed.

도 1은 일반적인 데이터 전달 회로를 포함하는 반도체 메모리 장치의 블록도.1 is a block diagram of a semiconductor memory device including a general data transfer circuit.

도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 전달 회로의 블록도.2 is a block diagram of a data transfer circuit of a semiconductor memory device according to an embodiment of the present invention.

도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 전달 회로도.3 is a data transfer circuit diagram of a semiconductor memory device according to an embodiment of the present invention.

도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 전달 회로도.4 is a data transfer circuit diagram of a semiconductor memory device according to an embodiment of the present invention.

도 5는 본 발명의 실시예에 따른 시점 감지부 기반의 데이터 전달 회로의 동작을 설명하기 위한 타이밍도.FIG. 5 is a timing diagram for describing an operation of a data transfer circuit based on a view sensor according to an exemplary embodiment of the present invention. FIG.

Claims (20)

제 1 인에이블 신호에 의해서 로컬 입출력 라인 상의 데이터를 감지 증폭하는 제 1 감지 증폭 회로;A first sense amplifier circuit for sensing and amplifying data on a local input / output line by a first enable signal; 상기 제 1 인에이블 신호와 상기 제 1 감지 증폭 회로의 출력 신호의 상태에 따라서 상기 제 1 감지 증폭 회로의 상기 출력 신호를 감지 증폭하는 제 2 감지 증폭 회로; 및A second sense amplifier circuit for sensing and amplifying the output signal of the first sense amplifier circuit in accordance with a state of the first enable signal and an output signal of the first sense amplifier circuit; And 상기 제 2 감지 증폭 회로의 출력을 글로벌 입출력 라인으로 전달하는 출력 구동 회로; An output driver circuit for transferring the output of the second sense amplifier circuit to a global input / output line; 를 구비하는 반도체 메모리 장치의 데이터 전달 회로. A data transfer circuit of a semiconductor memory device having a. 제 1 항에 있어서, The method of claim 1, 상기 제 2 감지 증폭 회로는,The second sense amplifier circuit, 상기 제 1 인에이블 신호와 상기 제 1 감지 증폭 회로의 출력 신호의 상태에 따라서 제 2 인에이블 신호의 발생 여부를 결정하는 시점 감지부; 및 A time detecting unit determining whether a second enable signal is generated according to states of the first enable signal and an output signal of the first sense amplifier circuit; And 상기 제 2 인에이블 신호로써 상기 제 1 감지 증폭 회로의 출력을 감지 증폭하여 상기 구동부로 전달하는 감지 증폭부;A sense amplifying unit configured to sense and amplify an output of the first sense amplifying circuit as the second enable signal and transmit the sensed amplification to the driver; 를 구비하는 반도체 메모리 장치의 데이터 전달 회로.A data transfer circuit of a semiconductor memory device having a. 제 2 항에 있어서, The method of claim 2, 상기 시점 감지부는, The view point detection unit, 상기 제 1 인에이블 신호와 상기 제 1 감지 증폭 회로의 출력에 의하여 구동되는 제어부; 및A controller driven by an output of the first enable signal and the first sense amplifier circuit; And 상기 제어부에 의해 구동된 신호를 상기 제 2 인에이블 신호로 출력하는 래치부;A latch unit configured to output a signal driven by the controller as the second enable signal; 를 포함하는 반도체 메모리 장치의 데이터 전달 회로. A data transfer circuit of a semiconductor memory device comprising a. 제 2 항에 있어서, The method of claim 2, 상기 시점 감지부는,The view point detection unit, 상기 제 2 인에이블 신호의 출력 시점을 조절하기 위한 지연부를 더 포함하는 반도체 메모리 장치의 데이터 전달 회로. And a delay unit for adjusting an output time point of the second enable signal. 제 2 항에 있어서, The method of claim 2, 상기 시점 감지부는,The view point detection unit, 상기 제 1 감지 증폭 회로의 출력 신호와 제 1 인에이블 신호에 응답하여 제 2 인에이블 신호를 발생시키는 반도체 메모리 장치의 데이터 전달 회로. And a second enable signal in response to an output signal of the first sense amplifier circuit and a first enable signal. 제 3 항에 있어서, The method of claim 3, wherein 상기 제어부는,The control unit, 상기 제 1 감지 증폭 회로의 출력 신호를 전달받아서 구동이 결정되는 제 1 판단부; 및A first determiner configured to receive the output signal of the first sense amplifier circuit and determine driving; And 상기 제 1 인에이블 신호와 상기 제 1 판단부의 구동 상태에 따라 출력 신호의 상태가 결정되는 제 2 판단부; A second determination unit determining a state of an output signal according to the driving state of the first enable signal and the first determination unit; 를 포함하는 반도체 메모리 장치의 데이터 전달 회로. A data transfer circuit of a semiconductor memory device comprising a. 제 3 항에 있어서, The method of claim 3, wherein 상기 래치부는, The latch unit, 입출력이 서로 크로스 커플된 두 개의 인버터를 포함하며, 상기 제 2 판단부로부터 전달된 신호를 래치하는 반도체 메모리 장치의 데이터 전달 회로. And two inverters having input / output cross-coupled with each other, and latching a signal transmitted from the second determination unit. 제 6 항에 있어서,The method of claim 6, 상기 제 1 및 제 2 판단부는,The first and second determination unit, 상기 제 1 감지 증폭 회로의 출력 신호와 상기 제 1 인에이블 신호의 논리 조합을 위하여 직렬로 연결된 트랜지스터들로 구성되는 반도체 메모리 장치의 데이터 전달 회로. And a transistor coupled in series for a logical combination of the output signal of the first sense amplifier circuit and the first enable signal. 제 6 항에 있어서, The method of claim 6, 상기 제 1 판단부는, The first determination unit, 상기 제 1 감지 증폭회로의 출력 신호가 입력되는 논리부를 포함하는 조합부; 및A combination unit including a logic unit to which an output signal of the first sense amplifier circuit is input; And 상기 조합부의 출력에 의해 구동되는 MOS 트랜지스터를 포함하는 구동부;A driver including a MOS transistor driven by an output of the combination; 를 포함하는 반도체 메모리 장치의 데이터 전달 회로.A data transfer circuit of a semiconductor memory device comprising a. 제 6 항에 있어서, The method of claim 6, 상기 제 2 판단부는,The second determination unit, 상기 제 1 인에이블 신호에 응답하여 풀업 및 풀다운 구동하는 CMOS 트랜지스터를 포함하는 반도체 메모리 장치의 데이터 전달 회로. And a CMOS transistor configured to pull up and pull down in response to the first enable signal. 셀에 저장된 데이터를 감지 증폭하는 비트 라인 센스 앰프; A bit line sense amplifier for sensing and amplifying data stored in the cell; 상기 비트 라인 센스 앰프에 의해 감지 증폭된 데이터를 선택 제어 신호에 의하여 로컬 입출력 라인으로 전달하는 선택 회로;A selection circuit transferring data sensed and amplified by the bit line sense amplifier to a local input / output line by a selection control signal; 상기 로컬 입출력 라인 상의 상기 데이터를 인에이블 신호에 의하여 최소한 두 단계 이상 감지 증폭하며, 후단의 감지 증폭은 선단의 감지 증폭에 동기되는 감지 증폭 회로; 및A sense amplification circuit for sensing and amplifying the data on the local input / output line by at least two steps by an enable signal, and a sense amplification of a rear stage is synchronized with a sense amplification of a front end; And 상기 감지 증폭 회로의 출력을 글로벌 입출력 라인으로 전달하는 구동 회로;A driving circuit transferring the output of the sense amplifier circuit to a global input / output line; 를 구비하는 반도체 메모리 장치.A semiconductor memory device having a. 제 11 항에 있어서, The method of claim 11, 상기 감지 증폭 회로는, The sense amplifier circuit, 상기 선단의 감지 증폭 회로를 동작시키는 제 1 인에이블 신호와 상기 선단 의 감지 증폭 회로의 출력 상태에 따라서 후단의 감지 증폭 회로를 동작시키는 제 2 인에이블 신호의 발생 여부를 결정하는 시점 감지부; 및A time detection unit for determining whether a first enable signal for operating the sense amplifier circuit of the front end and a second enable signal for operating the sense amplifier circuit of the rear end according to an output state of the sense amplifier circuit of the front end; And 상기 제 2 인에이블 신호에 응답하여 상기 선단의 감지 증폭 회로의 출력을 감지 증폭하여 상기 구동 회로로 전달하는 감지 증폭부;A sense amplifying unit configured to sense and amplify an output of the sense amplifying circuit at the front end in response to the second enable signal and transmit the sensed amplification to the driving circuit; 를 구비하는 반도체 메모리 장치. A semiconductor memory device having a. 제 12 항에 있어서, The method of claim 12, 상기 시점 감지부는,The view point detection unit, 상기 제 1 인에이블 신호와 상기 선단의 감지 증폭 회로의 출력에 의하여 구동되는 제어부; 및A controller driven by an output of the first enable signal and the sense amplifier circuit at the front end; And 상기 제어부에 의해 구동된 신호를 상기 제 2 인에이블 신호로 출력하는 래치부;A latch unit configured to output a signal driven by the controller as the second enable signal; 를 포함하는 반도체 메모리 장치. Semiconductor memory device comprising a. 제 12 항에 있어서, The method of claim 12, 상기 시점 감지부는, The view point detection unit, 상기 제 2 인에이블 신호의 출력 시점을 조절하기 위한 지연부를 더 포함하는 반도체 메모리 장치. And a delay unit for adjusting an output time point of the second enable signal. 제 12 항에 있어서, The method of claim 12, 상기 시점 감지부는,The view point detection unit, 상기 선단의 감지 증폭 회로의 출력 신호와 상기 제 1 인에이블 신호를 입력으로 하여, 그의 논리적 조합의 결과에 따라 후단의 감지 증폭 회로를 동기시키는 제 2 인에이블 신호를 발생시키는 반도체 메모리 장치. And an output signal of the sense amplifier circuit at the front end and the first enable signal as inputs to generate a second enable signal for synchronizing a sense amplifier circuit at a later stage according to a logical combination thereof. 제 13 항에 있어서, The method of claim 13, 상기 제어부는,The control unit, 상기 선단의 감지 증폭 회로의 출력 신호를 전달받아서 구동이 결정되는 제 1 판단부; 및A first determiner configured to receive the output signal of the sense amplifier circuit of the front end and determine driving; And 상기 제 1 인에이블 신호와 상기 제 1 판단부의 구동 상태에 따라 출력 신호의 상태가 결정되는 제 2 판단부;A second determination unit determining a state of an output signal according to the driving state of the first enable signal and the first determination unit; 를 포함하는 반도체 메모리 장치. Semiconductor memory device comprising a. 제 13 항에 있어서, The method of claim 13, 상기 래치부는, The latch unit, 입출력이 서로 크로스 커플된 두 개의 인버터로 구성되며, 상기 제어부로부터 전달된 신호를 래치하는 반도체 메모리 장치. And a plurality of inverters having input / output cross-coupled with each other, the semiconductor memory device latching a signal transmitted from the controller. 제 16 항에 있어서, The method of claim 16, 상기 제 1 및 제 2 판단부는, The first and second determination unit, 상기 선단의 감지 증폭 회로의 출력 신호와 상기 제 1 인에이블 신호의 논리조합을 위하여 직렬로 연결된 트랜지스터들로 구성되는 반도체 메모리 장치. And transistors connected in series for a logical combination of the output signal of the sense amplifier circuit of the front end and the first enable signal. 제 16 항에 있어서, The method of claim 16, 상기 제 1 판단부는, The first determination unit, 상기 선단의 감지 증폭 회로의 출력 신호가 입력되는 논리 게이트를 포함하는 조합부; 및A combination unit including a logic gate to which an output signal of the sense amplifier circuit of the front end is input; And 상기 조합부의 출력에 의해 구동되는 MOS 트랜지스터를 포함하는 구동부;A driver including a MOS transistor driven by an output of the combination; 를 포함하는 반도체 메모리 장치. Semiconductor memory device comprising a. 제 16 항에 있어서, The method of claim 16, 상기 제 2 판단부는,The second determination unit, 상기 선단의 감지 증폭 회로를 동기시키는 인에이블 신호에 응답하여 풀업 및 풀다운 구동하는 CMOS 트랜지스터를 포함하는 반도체 메모리 장치. And a CMOS transistor configured to pull up and pull down in response to an enable signal for synchronizing the sense amplifier circuit of the front end.
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