KR20090029548A

KR20090029548A - 단일모드 ｓｏｉ 광도파로와 광섬유간 연결을 위한 모드변환기 구조

Info

Publication number: KR20090029548A
Application number: KR1020070094872A
Authority: KR
Inventors: 장재형; Khisa Sweet
Original assignee: 광주과학기술원
Priority date: 2007-09-18
Filing date: 2007-09-18
Publication date: 2009-03-23
Also published as: KR100899933B1

Abstract

모드 변환기가 개시된다. 모드 변환기는 복수의 층으로 적층되고, 제1면과 제2면을 가지며, 상기 제1면으로부터 상기 제2면으로 테이퍼지며, 가변 굴절율을 가지는 물질로 이루어진 적층 구조와, 상기 제1면과 상기 제2면 사이의 소정 위치에 위치하는 코아 물질의 단부에서 시작되어 상기 단부로부터 멀어지는 방향으로 폭이 넓어지도록 테이퍼진 SOI 도파로를 포함한다. 상기 적층 구조의 테이퍼는 상기 제1면으로부터 상기 제2면으로 갈수록 폭이 좁아진다. SOI 도파로의 단부는 상기 적층 구조의 초점 거리에 배치된다. 다른 SOI 도파로에 의해 지지된 것 보다 더 큰 모드 스팟 사이즈(spot size)를 받아들일 수 있고, 광빔의 주기적인 집속 현상을 효과적으로 줄일 수 있다.

초점 거리, GRIN 적층 구조, 집속형 굴절율

Description

단일모드 ＳＯＩ 광도파로와 광섬유간 연결을 위한 모드 변환기 구조{MODE TRANSFORMER FOR COUPLING SOI SINGLE MODE WAVEGUIDE AND OPTICAL　FIBER}

본 발명은 실리콘 포토닉스(Silicon Photonics) 분야에 관한 것으로서, 특히 광섬유로부터의 광신호를 미세 단일모드 SOI(Silicon on Insulator) 도파로에 효율적로 결합시키는 단일모드 SOI 광도파로와 광섬유간 연결을 위한 모드변환기 및 그 결합 구조에 관한 것이다.

평면 광파 회로(Planer Lightwave Circuits: PLC)는 초소형 광소자, WDM (wavelength division multiplexing) 광통신용 소자, 광연결용 소자 등을 구현하기 위한 많은 연구 개발이 있어왔다.

평면 광파 회로(PLC)를 구현하기 위해서는 광 파워(Optical Power) 손실을 최소화하면서 광 모듈의 크기와 제작비용을 최소화하는 것이 필요하다.

실리콘 온 인슐레이터 (Silicon-On-Insulator; SOI) 기반의 광도파로는 높은 굴절율 대비(High index contrast; HIC) 특성을 가지며, 광소자 및 광집적회로의 소형화가 가능할 뿐 만 아니라, 현재의 실리콘 기반 전자회로 기술과의 호환이 가능하여 실리콘 고밀도 집적회로 내의 광연결 (intra-chip optical interconnect) 및 집적회로간의 광연결 (inter-chip optical interconnect) 매우 적합하다.

SOI 광도파로에서는 광신호가 SOI 광도파로 내부에 구속되는(confined) 비율이 매우 크므로, 구부림에 의한 손실(< 0.1dB)을 최소화함과 동시에 수 마이크로미터의 반경을 가지는 90도 절곡(bending)의 구현이 가능하다.

그러나, 종래에는 광섬유와 미세 SOI 도파로간 크기의 차이 및 두 광도파로 (광섬유 및 미세 SOI 광도파로)가 지원하는 전파 광의 모드간의 불일치로 인해, 광섬유를 이용하여 평면광집적회로에 광신호를 입력하거나 평면광집적회로의 출력광신호를 광섬유로 결합시키는 것이 용이하지 않았다.

전력소비를 최소화하기위한 효율적인 광 연결시스템 (optical interconnect system)을 구현하기 위해서는, 광소자(optical component)들 간의 광결합손실을 최소화하여야만 한다.

서로 다른 크기 및 굴절률을 가지는 두 개의 광도파로 간에 광신호 및 광전력을 전송할 경우에는, 광도파로 고유 모드(mode) 크기 및 형상, 전파속도, 및 유효 굴절률(effective index)의 차이로 인해 상당한 광전력 손실이 발생한다.

전형적인 단일모드 광섬유는 원형 모드 단면을 가지면서 8 내지 10 ㎛ 정도의 모드 필드 지름(Mode Field Diameter, MFD)을 갖지만, HIC (high index contrast) SOI 도파로는 기본 모드(fundamental mode)로서 미세 치수 범위내의 타원형 단면을 갖는다. 예를 들어, 6.8 ㎛ 모드 필드 지름(MFD)을 갖는 싱글 모드 광섬유를 0.9 x 0.9 ㎛의 싱글 모드 SiON 채널 도파로에 직접 결합할 경우에는, 1550nm 파장을 가지는 빛에 대하여 13 dB에 달하는 삽입 손실이 발생한다.

따라서 광섬유와 광도파로 사이에 중간 요소로서 도파로 결합기를 삽입하는 것이 필수적이며, 이는 서로 다른 크기와 형상을 가지는 광 모드들간의 매우 높은 결합효율을 구현하여 매우 낮은 삽입손실을 구현할 수 있는 유력한 방안 중의 하나이다.

본 발명은 이상과 같은 종래 기술의 문제점을 감안하여 안출된 것으로서, 본 발명의 목적은 단일모드 도파로와 광섬유간 광결합 효율을 개선하기 위한 모드 변환기를 제공하는 것이다.

본 발명의 다른 목적은 도파로와 광섬유간 광결합 효율을 개선하기 위한 광섬유를 도파로에 결합하는 구조를 제공하는 것이다.

본 발명의 목적에 따른 모드 변환기는 복수의 층으로 적층되고, 제1면과 제2면을 가지며, 상기 제1면으로부터 상기 제2면으로 테이퍼지며, 가변 굴절율을 가지는 물질로 이루어진 적층 구조; 및 상기 제1면과 상기 제2면 사이의 소정 위치에 위치하는 코아 물질의 단부에서 시작되어 상기 단부로부터 멀어지는 방향으로 폭이 넓어지도록 테이퍼진 SOI 도파로를 포함한다. 상기 적층 구조의 테이퍼는 상기 제1면으로부터 상기 제2면으로 갈수록 폭이 좁아질 수 있다. 상기 SOI 도파로의 단부는 상기 SOI 도파로의 Si 코아에 해당되는 팁을 가질 수 있고, 상기 팁을 가지는 단부는 상기 적층 구조의 초점 거리 위치에 배치될 수 있다. 상기 적층 구조는 광 입력 면을 가질수 있고, 상기 적층 구조의 테이퍼는 상기 광 입력 면으로부터 멀어지는 방향으로 폭이 좁아질 수 있다. SOI 도파로에서 코어 (core) 역할을 하는 Si의 시작부분인 단부는 광입력면이 아닌 상기 적층 구조의 초점 거리 위치에 배치될 수 있다. 상기 단부는 상기 적층 구조 내부에 포함될 수 있다. 상기 적층 구조의 초점 거리는 상기 적층 구조의 이차함수 형태의 굴절률 프로파일에 의해 도출될 수 있다. 상기 적층 구조는 세로방향으로 1.45 내지 2.04의 가변 굴절율 범위를 가질 수 있다. 상기 적층 구조는 SiON 물질을 사용하여 구현이 가능하다. 상기 SOI 도파로의 테이퍼 길이는 5 ㎛ 보다 작은 값을 가질 수 있어 소자의 소형화에 크게 기여할 수 있다. 상기 광도파로의 적층 구조는 입력광을 세로 방향으로 집광하기 위하여 적층구조를 구성하는 물질의 굴절률을 2차 함수적으로 변화하는 형상을 만들 수 있다. 상기 광도파로의 적층 구조는 세로 방향으로 입력광을 집광하기 위한 세로 방향의 테이퍼로 선형 테이퍼 형상, 파라볼릭 테이퍼 형상 및 지수함수 테이퍼 형상 중 적어도 하나를 채택할 수 있다.

본 발명의 다른 목적에 따른 광섬유를 SOI(silicon on insulator) 도파로에 연결하는 결합구조는 광섬유로부터 출력된 광이 입력되는 입력면과 광이 출력되는 출력면을 가지고, 복수의 층으로 적층되고, 측방향으로 테이퍼지며, 가변 굴절률을 갖는 적층구조; 및 상기 입력면과 상기 출사면 사이의 소정 위치에 위치하는 코아 물질의 단부에서 시작되어 상기 단부로부터 멀어지는 방향으로 폭이 넓어지는 테이퍼구조를 가지며, 상기 적층구조로부터의 축소된 모드 스팟 사이즈로 광을 수신하는 SOI 도파로를 포함한다. 상기 적층구조는 광섬유로부터의 광신호를 효율적으로 받아들이기 위하여, 서로 다른 굴절률을 가진 복수의 물질들을 세로 방향으로 적층할 수 있고, 가로 방향으로는 테이퍼형태를 가진다. 또한, 가변 굴절률을 갖는 적층구조와, SOI 광도파로의 코아(core) 물질인 Si 의 끝 부분이 빛이 입사하는 면이 아닌 광결합기 내부에 위치할 수 있으며, 상기 입력단 및 상기 적층구조로부터 멀어지는 방향으로 폭이 넓어지는 테이퍼형상을 가지며, 상기 적층구조로부터의 축소된 모드를 수신하는 SOI 도파로를 포함한다. 상기 광섬유는 단일 모드 광섬유이고, 상기 적층 구조는 적어도 하나의 모드를 지원할 수 있다. 상기 SOI 도파로는 기본 모드만 지원할 수 있다. 상기 적층구조는 상기 가로 방향으로 축소된 모드 스팟 사이즈로 광을 출력할 수 있다. 상기 적층 구조는 2차 함수적으로 변하는 굴절률을 가질 수 있다. 상기 SOI 도파로는 소정 스팟 사이즈의 테이퍼 구조를 가질 수 있다. 상기 SOI 도파로의 단부의 팁은 상기 적층구조의 초점 거리에 위치할 수 있다.

본 발명의 모드 변환기 및 광섬유와 싱글모드 도파로 결합기는 테이퍼형태의 적층구조와 횡방향으로 테이퍼형태인 실리콘 도파로를 포함함으로써, 다른 SOI 도파로에 의해 지지된 것 보다 더 큰 모드 스팟 사이즈(spot size)를 받아들일 수 있다.

또한, 상기와 같은 도파로 결합기의 구조는 광 빔의 주기적 집속현상 (focusing)을 효과적으로 줄일 수 있다.

이하, 도면을 참조하여 본 발명의 실시예에 따른 도파로 결합기에 대해 상세하게 설명한다.

도 1은 본 발명의 일실시예에 따른 도파로 결합기(Waveguide Coupler)의 사시도이다.

도파로 결합기(100)에 대한 최적의 치수는 유한차분시간영역 방법 (Finite Difference Time Domain: FDTD) 시뮬레이션 및 빔전파법(Beam Propagation Method: BPM) 시뮬레이션에 의해 결정될 수 있다.

본 발명의 바람직한 일실시예에 따른 도파로 결합기(100)의 입력면(101)에 대한 최적 치수는 2.45 ㎛ (X 방향) x 2.2 ㎛ (Y 방향)이고, 출력면(103)에 대한 최적 치수는 0.5 ㎛ (X 방향) x 2.2 ㎛ (Y 방향)이 될 수 있다.

도 2는 광섬유와 SOI 도파로의 직접 결합(direct coupling)에 대한 시뮬레이션 결과를 나타낸다. 즉, 본 발명의 일실시예에 따른 도파로 결합기(100)를 사용하지 않고 광섬유와 SOI 도파로의 직접 결합(direct coupling)시킨 경우의 시뮬레이션 결과를 나타낸다.

도 2를 참조하면, 낮은 굴절율 대비(low index contrast) 특성을 가지는 광섬유 도파로와 높은 굴절율 대비(high index contrast) 특성을 가지는 SOI 도파로를 직접 결합하여 유한차분시간영역 방법(FDTD) 시뮬레이션한 결과를 보여준다.

도 2의 유한차분시간영역 방법(FDTD) 시뮬레이션은 파장 1.55 ㎛의 입력 광파, 치수는 2 ㎛ x 2 ㎛이고, 코어(core) 물질의 굴절율은 1.46, 클래딩(cladding) 물질의 굴절률은 1.0인 광섬유 도파로와, 치수는 0.25 ㎛ x 0.25 ㎛, 코어 물질의 굴절율 3.5, 클래딩 물질의 굴절률 1.0인 SOI 도파로를 사용하여 행해졌다. 상기 유한차분시간영역 방법(FDTD) 시뮬레이션 결과, 광결합 효율이 10%에 지나지 않음이 관찰되었다.

도 3은 본 발명의 일실시예에 따른 도 1의 도파로 결합기의 평면도이다.

도 3에 도시된 바와 같이, 본 발명의 일실시예에 따른 도파로 결합기(100)는 폭 W₁의 입력면(101)과 폭 W₂의 출력면(103)을 가지며, 입력면(101)으로부터 출력면(103)으로 갈수록 점점 폭이 좁아지는 테이퍼 구조를 가진다.

도 4a 내지 4e는 본 발명의 일실시예에 따른 도 1의 도파로 결합기의 각 부분에 대한 측단면도이다.

도 4a는 도 3의 입력면(101)에 위치하는 절단면(301)에서의 단면도이고, 도 4b는 초점거리 Lc에 위치하는 절단면(302)에서의 단면도이고, 도 4c는 적층 구조 내부에 위치하는 실리콘 도파로 부위를 가로지르는 절단면(303)에서의 단면도이고, 도 4d는 출력면(103)에 위치하는 절단면(304)에서의 단면도이고, 도 4e는 적층 구조 외부에 배치된 SOI 도파로(400) 부위를 가로지르는 절단면(305)에서의 단면도이다.

도 5a는 본 발명의 일실시예에 따른 도 1의 도파로 결합기의 길이방향 측단면도이다. 도 5b는 도 1에 도시된 본 발명의 일실시예에 따른 도파로 결합기의 길이방향 평단면도로서, XZ 평면상의 도 5a의 306 절단면에서의 단면도이다.

적층 구조는 1.45에서 2.04까지의 5단계 굴절율을 가지는 여러 막의 적층으로 이루어진다.

절단면(301, 302, 303, 304, 및 305)들은 도 4a 내지 도 4e에 각 단면도들에 대응하는 기준 절단면을 나타낸다.

도 5a 및 5b에서 알 수 있는 바와 같이, 본 발명의 일실시예에 따른 도파로 결합기(100)에 따르면, 실리콘 도파로의 코아(401)의 단부는 GRIN (graded refractive index) 적층 구조의 초점 거리(Lc)에 해당되는 위치로부터 시작된다. SOI 도파로에서 코어 (core) 역할을 하는 단부는 팁(tip) 형상을 가질 수 있다. SOI 광도파로의 코아(core) 물질인 Si의 단부는 광이 입사하는 입력면이 아닌 광결합기 내부에 위치한다. 예를 들어, 상기 SOI 도파로의 단부는 광이 입사하는 입력면이 아닌 광결합기 내부의 상기 적층 구조의 초점 거리 위치에 배치될 수 있다. 도 5b에 도시된 바와 같이 상기 팁은 폭이 W_t로부터 W₄로 폭이 넓어지도록 테이퍼진다. 실리콘 도파로의 코아(401) 팁의 길이는 L_t이며, 실리콘 도파로의 클래딩(402)의 폭은 W₅이다.

도 6a 및 6b는 집속형 굴절율 적층구조의 계단식 굴절율 프로파일을 설명하기 위한 도면으로서, 도 6a는 본 발명의 모드 변환기의 적층구조를 나타내고, 도 6b는 도 6a의 모드 변환기의 집속형 굴절율 적층구조에 대응하는 계단식 굴절율 프로파일을 나타낸다.

도 1 내지 도 6b을 참조하면, 도파로 겹합기(100)는 서로 다른 굴절율을 가지는 복수의 단으로 이루어진 집속형 굴절률층(graded refractive index : GRIN)(200)을 포함한다. 예를 들어, 집속형 굴절률층(GRIN)(200)은 도 5a에 도시된 바와 같이 5단으로 이루어질 수 있다.

본 발명의 일실시예에 따른 광섬유를 SOI 도파로에 연결하는 결합구조는 광섬유로부터 출력되는 광신호를 효율적으로 받아들이기 위하여 SiON 및 SiNx 물질에 서 O와 N의 성분비 변화를 통하여 굴절률을 변조한 복수의 층들을 수직방향으로 적층한다.

상기 집속형 굴절율 층들은 도 6b의 집속형 굴절율 층들의 적층 높이(stacked height)에 대한 굴절율(refractive index)의 그래프에 나타난 바와 같이 1.45 내지 2.04의 계단형 굴절률 범위를 가질 수 있다. 상기 집속형 굴절율 층들은 예를 들어 SiO2, SiON 및 SiNx 물질을 사용하여 구현할 수 있다. .

집속형 굴절률층(200)은 SOI(Silicon On Insulator) 상에 산화실리콘막 (SiO2), 실리콘 옥시나이트라이드(SiON) 및 실리콘 나이트라이드(SiN)를 증착함으로써 얻어질 수 있다.

단일모드 광섬유로부터 도파로 결합기(100)의 입력면(input facet, 101)으로 투사되는 광 파워는 도 6b에 도시된 바와 같이 2.04 굴절률을 가지는 하부 도파로 층(205)에 집속된다.

모드 스팟 사이즈(mode spot size)는 하부 도파로층(205)에 도달할 때까지 세로 방향으로(도 1의 y방향) 좁아진다. 이하, 세로 방향은 도 1의 y방향 또는 -y방향을 나타내고, 가로 방향(또는 측방향)은 도 1의 x방향 또는 -x방향을 나타내며, 축방향은 도 1의 z방향을 나타낸다.

집속형 굴절률층을 가진 도파로 내에서 광은 사인함수형태(sinusoidal)의 경로를 따라서 이동하여, 주기적인 포커싱 및 디포커싱을 일으킨다.

집속형 도파로(200)의 굴절률 분포는 다음의 수학식 1의 2차 방정식에 의해 모델링될 수 있다.

여기서 상수 n ₀ 및 x ₀는 굴절률 n의 크기 및 공간적 변화를 결정한다. 빛이 위 수학식 1 과 같은 분포를 가지는 도파로를 통해 전파할 때 빛의 진행 경로는 아래의 수학식 2에 나타난

의 주기로 진동하는 모양을 가진다.

따라서, 집속형 굴절율 도파로(200)의 실효 초점 거리(Lc)는 수학식 2에 나타난

의 절반에 해당하는 크기를 가지며, 이는 하기의 수학식 3에 나타나 있다.

SOI 도파로(400)는 상기 실효 초점 거리 Lc 위치에서 시작된다. 광파는 실효 초점 거리 Lc 위치에 도달하였을 때 그 모드 스팟 사이즈(mode size)는 집속형 굴 절률 도파로(200)에 의해 이미 축소되며, 모드 스팟 사이즈를 가로 방향으로(도1의 x 방향) 축소시키기 위해 GRIN 층(200)들 또한 가로 방향으로(도1의 x 방향) 테이퍼진다. 여기서, 모드라 함은, 도파로를 따라 진행하는 빛의 단면 모양과 관련되고, 모드 스팟 사이즈(mode spot size)는 모드의 단면 크기를 나타낸다.

SOI 도파로(400)의 시작 폭은 가로 방향(또는 측방향)으로(도 1의 x 방향) 테이퍼져 있고, 그럼으로써 다른 SOI 도파로에 의해 지지된 것 보다 더 큰 모드 스팟 사이즈를 받아들일 수 있다. 이러한 구조의 또 다른 이점은 광 빔의 주기적인 포커싱을 효과적으로 줄일 수 있다는 것이다.

<측방향으로 테이퍼진 GRIN 구조(Laterally Tapered GRIN structure)>

도 3은 측방향으로 테이퍼진 집속형 굴절률(GRIN) 구조(200)를 보여준다.

도 3에 도시한 본 발명의 일실시예에 따른 도파로 결합기(100)의 구조에 있어서, 도 3에서의 점선들로 표시된 절단면(301, 302, 303, 304, 305)에서의 단면도가 도 4a, 도 4b, 도 4c, 도 4d, 및 도 4e에 각각 도시된다.

본 발명의 일실시예에 따른 도파로 결합기(100)는 광섬유로부터 도파로 결합기(100)의 입력면(101)으로 입력되는 입력 광파의 자체 집광(self focusing)을 이루기 위해서, 복수의 굴절률 층으로 이루어져 가변 굴절율 프로파일을 가지는 GRIN 구조(200)를 가질 수 있다. 예를 들어, 상기 복수의 굴절율층은 5개의 굴절률 층(201, 202, 203, 204, 205)으로 이루어질 수 있다.

상기 GRIN 구조(200)는 광섬유로부터 입력되는 입력 광파를 세로 방향(도 1 의 -y 방향)으로 집광하기 위하여 GRIN 적층 구조를 구성하는 물질의 굴절률을 2차 함수적으로 변화하는 형태로 만들 수 있다. 예를 들어, 상기 GRIN 구조(200)는 도 6b에 도시된 바와 같은 하프 파라볼릭 계단형(half parabolic stepwise)의 굴절율 프로파일을 가질 수 있다.

GRIN 구조(200)의 층 두께와 굴절률 프로파일(index profile)은 유한차분시간영역 방법(FDTD) 시뮬레이션에 의해 최적화될 수 있다.

GRIN 구조(200)의 초점 거리 Lc는 굴절율 층(201, 202, 203, 204, 205)들의 굴절률 프로파일 및 두께에 따라 결정된다.

GRIN(200) 구조의 측면 폭 또한 W₁에서 W₂까지 테이퍼져 있어서, 모드 스팟 사이즈(mode size)를 가로 방향으로(도 1의 x 방향) 축소시킬 수 있다.

유한차분시간영역 방법(FDTD) 시뮬레이션을 이용하여, 가로 방향 테이퍼의 최소 길이 L 및 최종 폭 W₂는 광 파워 손실이 미미하도록 계산될 수 있다.

본 발명의 일실시예에 따른 도파기 결합기(100)는 대략 10 ㎛의 길이를 갖는다.

본발명의 일실시예에 따른 도파기 결합기(100)는 선형 테이퍼 형상을 가질 수 있다. 또는, 본발명의 일실시예에 따른 도파기 결합기(100)의 테이퍼 형상은 전송 효율을 높이기 위하여 2차 함수, 파라볼릭 또는 지수함수 형태로 변하는 형상을 가질 수도 있다.

본발명의 일실시예에 따른 도파기 결합기(100)는 세로 방향의 굴절률 변화, 가로 방향의 테이퍼 형상의 변화 모두 선형, 2차 함수, 파라볼릭 또는 지수함수 형태를 가질 수 있다.

상기 광도파로의 적층 구조는 가로 방향으로 입력광을 집광하기 위한 가로 방향의 테이퍼로 선형 테이퍼 형상, 파라볼릭 테이퍼 형상 및 지수함수 테이퍼 형상 중 적어도 하나를 채택할 수 있다.

도 4a의 절단면(301)의 단면도인 GRIN 구조(200)의 개시 부위부터 도 4b의 절단면(302)의 단면 부위까지의 굴절률 프로파일은 동일하며, 상기 개시부위에서 도 4b의 단면 부위 직전까지에는 아직 SOI 도파로(400)는 존재하지 않는다.

도 4b는 초점 거리 Lc 위치에서의 절단면(303)에 따른 GRIN 구조(200)의 단면을 보여주며, 도 4b의 절단면(303)에 따른 GRIN 구조(200)의 단면에서부터 테이퍼진 SOI 도파로(400)가 시작된다. SOI 도파로(400)의 팁 부위는 끝부위 W_t에서 W₄까지 점차적으로 넓어지도록 테이퍼진다(도 5b 참조). SOI 도파로(400)의 팁은 SOI 도파로(400)의 Si로 이루어진 코아의 끝부분을 나타낸다. 상기와 같이 테이퍼진 SOI 도파로(400)의 팁은 테이퍼지지 않은 SOI 도파로 보다 큰 직경을 갖는 모드를 지지한다. 이는 테이퍼를 갖는 SOI 도파로의 팁에서는 모드 필드가 SOI 도파로 코어(401)로부터 비편재화(delocalized)되며, 큰 소산장(evanescent field)이 SOI 도파로 코어(401) 주위에 발생되기 때문이다. 반면에, 테이퍼가 지지 않은 SOI 도파로 모드 필드 프로파일(field profile)은 도파로 코어(401) 내부에 구속되고 단지 작은 량의 소산장만이 도파로 코어 주위에 존재한다.

더욱이 SOI 도파로(400)가 테이퍼질 때 그 유효 굴절률(effective index)은 감소하여 GRIN 도파로(200)의 굴절률에 가까워진다. GRIN 도파로(200)의 기본 모드와 SOI 도파로(400)의 기본 모드 간의 유효 굴절률의 차이가 작을 때, 상기 팁에서의 반사율 손실을 상쇄시키고, 광파로 하여금 SOI 도파로(400) 내에 구속되도록 하여 GRIN 구조(200) 내의 광파의 주기성을 제거할 수 있다.

SOI 도파로(400)에 대한 최대 결합은 SOI 도파로(400)의 유효 굴절률과 GRIN 구조의 도파로(200)의 유효 굴절률이 동일할 때 이루어진다. 그러나, 이를 달성하기 위해서는 팁의 폭이 매우 작아야 하기 때문에 공정이 복잡해지고, 또한 실리콘(N-3.45)에 근접하는 굴절률을 가지는 재료가 요구된다. 본 발명의 일실시예에서는 표준 마이크로전자공학 기술에 적합하도록 팁의 폭 W_t를 50 nm로 하였다. 하지만, 리소그라피 기술의 발달로 팁의 폭을 더 줄일 수 있다면, 도파로 결합기의 성능의 향상이 기대된다.

SOI 도파로(400)의 테이퍼 길이 L_t는 광 파워 손실을 최소화하도록 선택된다. 2차 함수, 지수함수 및 선형등과 같은 다양한 테이퍼 형상이 적용될 수 있다. 본 실시예에서는 3 내지 5 ㎛ 범위 내인 길이 L_t를 갖는 선형 테이퍼를 이용하였다.

상기 SOI 도파로의 테이퍼 길이 L_t는 5 ㎛ 보다 작은 값을 가질 수 있어 소자의 소형화에 크게 기여할 수 있다.

<단일 모드 SOI 도파로(Single Mode SOI waveguide)>

도 3의 도면부호 400은 단일 모드 SOI(Silicon on Insulator) 도파로를 나타 낸다. 도 4e의 실리콘 도파로(400)의 측단면도는 도 3의 절단면(305)의 점선을 따라 취한 것이다.

멀티모드 도파로 장치에서 모드 간섭 및 모드 전환으로 인해 성능이 상당히 낮아지기 때문에, 도파로가 단일 모드 영역에서 동작하는 것이 중요하다.

도파로의 기본 모드만을 허용하는 정규화된 주파수(normalized frequency)(VI)의 가능 범위는, 실효 굴절률 방법을 이용하여 다음의 수학식 4 내지 6으로부터 결정될 수 있다.

여기서, a 는 평판 도파로 코어 두께의 절반, b는 정규화된 전파 계수(normalized guide index)를 나타낸다.

xz 면에서의 대칭형 도파로에 대한 정규화된 주파수(VI) 및 가이드 전파계수 (guide index) (bI)은 다음의 수학식 7 및 수학식 8과 같이 표현될 수 있고,

여기서, ko는 진공상태에서의 전파계수 (wave number) 이고, T는 도파로의 두께를 나타낸다.

또한, 비대칭 슬라브 도파로의 주파수(V_Ⅱ) 및 가이드 전파계수(b_Ⅱ)는 다음과 같이 수학식 9 및 수학식 10으로 표현될 수 있다.

여기서, λ는 동작 파장 (1550 nm), n_f는 가이드층 굴절률 (3.45), n_s는 클래딩층 굴절률 (1.45), n_c는 상위 클래딩층 굴절률 (1.45), N_eff는 모드의 유효 굴절률을 나타낸다.

수학식 4, 5 및 6을 단순화하여, 상위 순서의 모드들을 차단하고 기본 모드만을 허용하는 도파로(400)의 최적 두께(T) 및 폭(W₂)은 이론적으로 다음 수학식 11 및 수학식 12에 의해 결정될 수 있다.

두께와 폭은 일반적으로 최적 전송 효율을 갖도록 최적화할 수 있다. 그리고, 본 실시예에 대해서, 두께는 0.2 내지 0.25 ㎛이고, 폭은 0.2 내지 0.3 ㎛ 내에서 최적 전송 효율을 가진다.

도 5a는 본 발명의 일실시예에 따른 도파로 결합기의 길이방향 측단면도이고, 도 5b는 본 발명의 일실시예에 따른 도파로 결합기의 길이방향 평단면도이다.

도 5a 및 5b에서 알 수 있는 바와 같이, SOI 도파로(400)는 W_t에서부터 W₄까지 테이퍼져 있다. 또한, SOI 도파로(400)의 제1 영역 내에 배치되어 있다. 최적의 클래딩 두께 W₅는 최대 파워 구속을 구현하도록 선택될 수 있다.

도 7a 및 7b는 본 발명의 일실시예에 따른 도파로 결합기 내에서의 각기 다른 전파 거리에서의 광파의 수치적 시뮬레이션 결과를 나타낸다.

상기 시뮬레이션은 상용화된 유한 차분 빔 전파 방법 시뮬레이션 도구(Finite Difference Beam Propagation Method simulation tool)인 RSoft BeamPROP를 이용하여 수행되었다.

도 7a 및 7b는 시뮬레이션된 구조의 YZ선에 따른 단면과 XZ선에 따른 단면의 등고선 지도(contour map)를 각각 나타낸다. 우측의 모니터 그래프는 계산된 광 필드에서의 총 파워 및 SOI 도파로에 결합된 도파로 파워를 나타낸다.

도 7a 및 7b는 도파로 결합기 내로 전파되는 광파의 3D BPM 시뮬레이션을 나타낸다. 스팟사이즈 2 ㎛의 가우시안 빔(Gaussian beam)이 도파로 결합기의 입력면(101)에 입사할 때, 도파로 파워 모니터가 도파로 결합기와 실리콘 도파로 내 파워를 계산한다.

도 8a 내지 도 8e는 각각 도 3의 310, 302, 303, 304, 및 305 절단면에서의 단면도에 대응하는 광 파장의 XY 등고선 맵의 BPM 시뮬레이션 결과를 나타낸다.

도 9a 및 9b는 각각 도파로 결합기의 초점 거리(Lc) 및 도파로 결합기 길이(L)에 따른 결합 효율(coupling efficiency) 변화를 나타내는 그래프이다.

도 10a 및 10b는 각각 도파로 결합기의 입력면 폭(W₁) 및 도파로 결합기의 출력면 폭(W₂)에 따른 결합 효율(coupling efficiency)의 변화를 나타낸 그래프이다.

도 11a 및 11b는 각각 도파로 결합기의 실리콘 테이퍼 폭(W_t ) 및 테이퍼 길이(L_t)에 따른 결합 효율(coupling efficiency) 변화를 나타낸 그래프이다.

도 12a 및 12b는 각각 도파로 결합기에 입력되는 입력빔의 위치(position) 및 각도(angle)에 따른 결합 효율(coupling efficiency) 변화를 나타낸 그래프이다.

도 13은 본 발명의 일실시예에 따른 도파로 결합기의 제조방법을 설명하기 위한 단면도이다.

도 13을 참조하여 본 발명의 일실시예에 따른 도파로 결합기의 제조방법을 설명한다.

1 단계에서, SOI 웨이퍼(500)가 준비된다. 누설 손실을 방지하기 위해 3 ㎛의 매립 산화막층 (Oxide layer) (501)이 형성된다. 다음에 나노 리소그라피 기술-전자빔 리소그라피(electron beam lithography) 또는 포토리소그라피(photolithography) 등 나노 스케일(nanoscale) 선을 묘사할 수 있는 장치를 사용-를 이용하여 실리콘 코어층(401)위에 스핀 코팅(spin coating) 한 이빔 레지스트(ebeam resist) 또는 포토레지스트(photoreist) 위에 원하는 형상을 형성하고, 건식식각 기술을 이용하여 이빔 레지스트(ebeam resist) 또는 포토레지스트(photoreist) 위의 형상을 Si 코아층으로 옮긴다.

2단계에서, PECVD (Plasma Enhanced Chemical Vapor Deposition) 등의 방법을 이용하여 패턴이 형성된 Si 코아(core) 층 상면에 실리콘 도파로의 클래딩 층(402)을 포함하는, 1.45 내지 2.04의 굴절율 변화를 갖는 5층의 실리콘 옥시나이트라이드층(200)을 성장한다. 본 실시예에서는 5 층을 사용하였으나, 다른 복수개의 층 수를 사용할 수 있다.

3 단계에서, 상기 적층 구조를 식각하여 테이퍼진 적층 구조(200) 및 클래딩(402)을 형성한다. 본 구조에서 클래딩(402)의 두께가 0.1 ㎛에서 0.2 ㎛ 이하이면, 실리콘 도파로의 성능에 크게 영향을 미치지 않아서, 유전물질을 식각하는 공정에서 여유를 가질 수 있다. 또한, Si이 노출되는 경우에도 실리콘 도파로는 정상적으로 동작하나, 산란에 의한 광손실은 증가하게 된다. 결과적으로 본 발명에 따르면 공정 마진의 확보가 용이하게 된다.

도 1은 본 발명의 일실시예에 따른 도파로 결합기를 나타내는 개략적인 사시도이다.

도 2는 광섬유와 SOI 도파로의 직접 결합에 대한 시뮬레이션 결과를 나타낸다.

도 3은 본 발명의 일실시예에 따른 도 1의 도파로 결합기의 개략적인 평면도이다.

도 5a는 본 발명의 일실시예에 따른 도 1의 도파로 결합기의 길이방향 측단면도이다.

도 5b는 도 1에 도시된 본 발명의 일실시예에 따른 도파로 결합기의 길이방향 평단면도이다.

도 6a 및 6b는 집속형 굴절율 적층 구조의 계단식 굴절율 프로파일을 설명하기 위한 도면이다.

도 7a 및 7b는 본 발명의 일실시예에 따른 도파로 결합기에서의 광파 전파에 대한 상세한 시뮬레이션 결과를 나타낸다.

도 8a 내지 도 8e는 각각 도 3의 310, 302, 303, 304, 및 305 선에 따른 단면도에 대응하는 광 파장의 XY 등고선 맵의 BPM 시뮬레이션 결과를 나타낸다.

도 9a 및 9b는 각각 도파로 결합기의 초점 거리(Lc) 및 도파로 결합기 길 이(L)에 따른 결합 효율(coupling efficiency) 변화를 나타내는 그래프이다.

도 13은 본 발명의 일실시예에 따른 도파로 결합기의 제조방법을 설명하기 위한 단면도로서, 도면에서 우측칼럼은 평면도, 중앙칼럼은 측단면도, 좌측칼럼은 횡단면도이다.

Claims

복수의 층으로 적층되고, 제1면과 제2면을 가지며, 상기 제1면으로부터 상기 제2면으로 테이퍼지며, 가변 굴절율을 가지는 물질로 이루어진 적층 구조; 및

상기 제1면과 상기 제2면 사이의 소정 위치에 위치하는 코아 물질의 단부에서 시작되어 상기 단부로부터 멀어지는 방향으로 폭이 넓어지도록 테이퍼진 SOI 도파로를 포함하는 것을 특징으로 하는 모드 변환기.
제1항에 있어서,

상기 적층 구조의 테이퍼는 상기 제1면으로부터 상기 제2면으로 갈수록 폭이 좁아지는 것을 특징으로 하는 모드 변환기.
제2항에 있어서,

상기 SOI 도파로의 코아 물질의 단부는 상기 SOI 도파로의 Si 코아에 해당되는 팁을 가지고, 상기 팁을 가지는 단부는 상기 적층 구조의 초점 거리 위치에 배치되는 것을 특징으로 하는 모드 변환기.
제2항에 있어서,

상기 적층 구조는 이차함수 형태의 굴절률 프로파일을 가지는 것을 특징으로 하는 모드 변환기.
제4항에 있어서,

상기 적층 구조의 초점 거리는 상기 적층 구조의 이차함수 형태의 굴절률 프로파일에 의해 도출되는 것을 특징으로 하는 모드 변환기.
제1항에 있어서,

상기 적층 구조의 굴절율은 세로 방향으로 1.45 내지 2.04 범위의 가변 굴절율을 가지는 것을 특징으로 하는 모드 변환기.
제1항에 있어서,

상기 SOI 도파로의 테이퍼 길이는 5 ㎛ 보다 작은 것을 특징으로 하는 모드 변환기.
제1항에 있어서, 상기 적층 구조의 테이퍼는 선형 테이퍼 형상, 파라볼릭 테이퍼 형상 및 지수함수 테이퍼 형상 중 적어도 하나를 가지는 것을 특징으로 하는 모드 변환기.
제1항에 있어서, 상기 단부는 상기 적층 구조 내부에 포함되는 것을 특징으로 하는 모드 변환기.
광섬유를 SOI(silicon on insulator) 도파로에 연결하는 결합구조에 있어서,

광섬유로부터 출력된 광이 입력되는 입력면과 광이 출력되는 출력면을 가지고, 복수의 층으로 적층되고, 측방향으로 테이퍼지며, 가변 굴절률을 갖는 적층구조; 및

상기 입력면과 상기 출사면 사이의 소정 위치에 위치하는 코아 물질의 단부에서 시작되어 상기 단부로부터 멀어지는 방향으로 폭이 넓어지는 테이퍼구조를 가지며, 상기 적층구조로부터의 축소된 모드 스팟 사이즈로 광을 수신하는 SOI 도파로를 포함하는 광섬유를 SOI 도파로에 연결하는 결합구조.
제10항에 있어서,

상기 광섬유는 단일 모드 광섬유이고, 상기 적층 구조는 적어도 하나의 모드를 지원하는 것을 특징으로 하는 광섬유를 SOI 도파로에 연결하는 결합구조.
제10항에 있어서,

상기 SOI 도파로는 기본 모드만 지원하는 것을 특징으로 하는 광섬유를 SOI 도파로에 연결하는 결합구조.
제10항에 있어서, 상기 적층구조는 가로 방향으로 축소된 모드 스팟 사이즈로 광을 출력하는 것을 특징으로 하는 광섬유를 SOI 도파로에 연결하는 결합구조.
제10항에 있어서, 상기 적층 구조는 2차 함수적으로 변하는 굴절률을 가지는 것을 특징으로 하는 광섬유를 SOI 도파로에 연결하는 결합구조.
제10항에 있어서,

상기 SOI 도파로의 코아 물질의 단부는 상기 SOI 도파로의 코아 물질에 해당되는 팁을 가지고, 상기 팁을 가지는 단부는 상기 적층구조의 초점 거리에 위치하는 것을 특징으로 하는 광섬유를 SOI 도파로에 연결하는 결합구조.
제10항에 있어서, 상기 단부는 상기 SOI 도파로의 코아 물질에 해당되는 팁을 가지고, 상기 팁을 가지는 단부는 상기 적층 구조 내부에 포함되는 것을 특징으로 하는 광섬유를 SOI 도파로에 연결하는 결합구조.