KR20090027983A - 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송방법, 패킷의 구조가 기록된 기록매체, 다중 포트 메모리를이용한 다중 프로세서의 데이터 전송 프로토콜 및 다중포트 메모리를 가지는 다중 프로세서 시스템 - Google Patents

다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송방법, 패킷의 구조가 기록된 기록매체, 다중 포트 메모리를이용한 다중 프로세서의 데이터 전송 프로토콜 및 다중포트 메모리를 가지는 다중 프로세서 시스템 Download PDF

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Abstract

다중 프로세서간에 데이터 전송의 호환성을 제공할 수 있는 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 방법, 패킷의 구조가 기록된 기록매체, 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 프로토콜 및 다중 포트 메모리를 가지는 다중 프로세서 시스템이 개시된다. 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 방법은 제1 프로세서에서 실행되는 제1 태스크에서 생성된 데이터에 기설정된 프로토콜에 기초하여 헤더를 추가하여 패킷을 생성하는 단계 및 생성된 패킷을 다중 포트 메모리의 공유 메모리 영역에 저장하는 단계를 포함한다. 따라서, 다중 포트 메모리를 이용한 다중 프로세서간의 데이터 전송에 있어서 호환성을 제공할 수 있다.
다중포트 메모리, 듀얼포트 메모리, 프로세서, 프로토콜, 패킷, 헤더

Description

다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 방법, 패킷의 구조가 기록된 기록매체, 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 프로토콜 및 다중 포트 메모리를 가지는 다중 프로세서 시스템{Method For Transmitting Data Of Multi-processor Using Multi-port Memory, Recorded Medium For Storing Packet Structure, Data Communication Protocol For Multi-processor System Using Multi-port Memory And Multi-processor System Having Multi-port Memory}
본 발명은 다중 포트 메모리를 가지는 다중 프로세서 시스템에 관한 것으로, 더욱 상세하게는 다중 프로세서간의 데이터 전송의 호환성을 유지할 수 있는 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 방법, 패킷의 구조가 기록된 기록매체, 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 프로토콜 및 다중 포트 메모리를 가지는 다중 프로세서 시스템에 관한 것이다.
최근들어 이동통신 단말 및 PDA(Personal Digital Assistant) 등과 같은 휴대용 단말기는 음성통화와 같은 무선 통신 기능 이외에도 이미지 및 동영상 촬영, 영상 통화, 휴대 인터넷 및 멀티미디어 데이터 재생 등과 같은 다양한 부가 응용 서비스를 구비하고 있고, 이를 위해 무선 통신 및 휴대용 단말기의 전반적인 제어를 수행하는 프로세서 이외에 별도의 프로세서를 포함하고 있다.
즉, 최근의 휴대용 단말기는 상기와 같은 이동 통신 본래의 기능을 수행하기 위한 베이스밴드 프로세서(baseband processor)와 다양한 부가 어플리케이션을 수행하는 어플리케이션 프로세서(application processor)를 포함하고 있다.
또한, 상기와 같이 두 개의 프로세서가 구비된 다중 프로세서 시스템에서는 두 개의 포트가 구비된 듀얼 포트 메모리를 사용하여 데이터를 송수신 하였다. 즉, 데이터를 생성하는 프로세서는 생성된 데이터를 자신의 포트를 이용하여 듀얼 포트 메모리의 공유 메모리 영역에 전송하고, 상기 데이터를 이용하여 소정의 처리를 수행하는 프로세서는 상기 공유 메모리 영역에 저장된 데이터를 독출하여 처리를 수행한다.
상기와 같은 종래의 듀얼 포트 메모리를 이용한 프로세서간의 통신에서는 별도의 표준화된 통신 프로토콜이 존재하지 않기 때문에 각 프로세서의 제조사 및 듀얼 포트 메모리의 제조사가 각각 서로 다른 기준 또는 정의에 기초하여 프로세서 및 듀얼 포트 메모리를 제조하게 되고, 이로 인해 프로세서간의 데이터 통신에 호환성이 없게 된다는 단점이 있다.
따라서, 본 발명의 제1 목적은 다중 프로세서간에 데이터 전송의 호환성을 제공할 수 있는 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 방법을 제공하는 것이다.
또한, 본 발명의 제2 목적은 다중 프로세서간에 데이터 전송의 호환성을 제공할 수 있는 패킷의 구조가 기록된 기록매체를 제공하는 것이다.
또한, 본 발명의 제3 목적은 다중 프로세서간에 데이터 전송의 호환성을 제공할 수 있는 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 프로토콜을 제공하는 것이다.
또한, 본 발명의 제4 목적은 다중 프로세서간에 데이터 전송의 호환성을 제공할 수 있는 다중 포트 메모리를 가지는 다중 프로세서 시스템을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위한 본 발명의 일 측면에 따른 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 방법은, 제1 프로세서에서 실행되는 제1 태스크에서 생성된 데이터에 기설정된 프로토콜에 기초하여 헤더를 추가하여 패킷을 생성하는 단계 및 상기 생성된 패킷을 상기 다중 포트 메모리의 공유 메모리 영역에 저장하는 단계를 포함한다. 상기 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 방법은, 상기 제2 프로세서가 상기 공유 메모리 영역에 저장된 패킷을 독출하는 단계와, 상기 제2 프로세서가 상기 독출된 패킷을 파싱하여 상기 데이터를 추출하는 단계 및 상기 제2 프로세서가 상기 추출된 데이터를 제2 태스크에 제공하는 단계를 더 포함할 수 있다. 상기 헤더는 상기 데이터를 생성시키는 상기 제1 태스크의 정보를 나타내는 송신 태스크 정보 및 상기 데이터를 수신하는 상기 제2 태스크의 정보를 나타내는 수신 태스크 정보 중 적어도 하나의 정보를 포함할 수 있다. 상기 헤더는 상기 다중 포트 메모리의 인터페이스 유형, 상기 데이터를 전송하는 상기 제1 프로세서의 정보, 상기 데이터를 수신하는 상기 제2 프로세서의 정보, 상기 데이터의 전송 시작을 나타내는 정보, 상기 다중 포트 메모리의 대역폭을 나타내는 정보, 상기 다중 포트 메모리의 제조사를 나타내는 정보, 상기 다중 포트 메모리의 크기를 나타내는 정보 및 공유 메모리 영역의 존재 유무를 나타내는 정보 중 적어도 하나의 정보를 포함할 수 있다. 상기 헤더는 상기 제1 프로세서 및 상기 제2 프로세서간에 상기 공유메모리 영역에 대한 접근을 동기화하기 위한 세마포 제어 정보, 상기 데이터의 긴급 전송 및 재전송을 위한 예비 정보 중 적어도 하나의 정보를 포함할 수 있다. 상기 헤더는 상기 제1 태스크 및 상기 제2 태스크가 공유하는 공유 메모리 영역의 시작 주소 정보 및 종료 주소 정 보, 상기 제1 태스크 및 제2 태스크 중 어느 하나의 태스크가 발생시키는 데이터 중에서 하나의 단위로 처리되는 데이터의 집합인 세션에 대한 정보 중 적어도 하나의 정보를 포함할 수 있다. 상기 헤더는 상기 데이터의 암호화 방법에 대한 정보, 변조 방법에 정보 및 상기 데이터를 생성하거나 소비하는 어플리케이션의 유형에 대한 정보 중 적어도 하나의 정보를 포함할 수 있다. 상기 생성된 패킷을 상기 다중 포트 메모리의 상기 공유 메모리 영역에 저장하는 단계는, 상기 공유 메모리 영역에 대한 접근 권한을 획득하는 단계와, 상기 공유 메모리 영역에 상기 패킷을 저장하는 단계 및 상기 공유 메모리 영역에 대한 접근 권한을 해제하는 단계를 포함할 수 있다.
또한, 상술한 본 발명의 제2 목적을 달성하기 위한 본 발명의 일 측면에 따른 패킷의 구조가 기록된 기록 매체는, 패킷은 헤더 및 상기 데이터를 포함하되, 상기 헤더는 상기 데이터를 생성시키는 제1 태스크의 정보를 나타내는 송신 태스크 정보 및 상기 데이터를 수신하는 제2 태스크의 정보를 나타내는 수신 태스크의 정보 중 적어도 하나의 정보를 포함한다. 상기 헤더는 상기 다중 포트 메모리의 인터페이스 유형, 상기 데이터를 전송하는 프로세서의 정보, 상기 데이터를 수신하는 프로세서의 정보, 상기 데이터의 전송 시작을 나타내는 정보, 상기 다중 포트 메모리의 대역폭을 나타내는 정보, 상기 다중 포트 메모리의 제조사를 나타내는 정보, 상기 다중 포트 메모리의 크기를 나타내는 정보 및 공유 메모리 영역의 존재 유무를 나타내는 정보 중 적어도 하나의 정보를 포함할 수 있다. 상기 헤더는 상기 적어도 하나의 프로세서들이 상기 공유메모리 영역에 대한 접근을 동기화하기 위한 세마포 제어 정보, 상기 데이터의 긴급 전송 및 재전송을 위한 예비 정보를 포함하는 동기 계층 헤더를 더 포함할 수 있다.
또한, 상술한 본 발명의 제3 목적을 달성하기 위한 본 발명의 일 측면에 따른 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 프로토콜은, 적어도 하나의 프로세서는 헤더 및 데이터로 구성된 패킷을 통해 상기 데이터를 교환하고, 상기 헤더는 상기 데이터를 생성시키는 제1 태스크의 정보를 나타내는 송신 태스크 정보 및 상기 데이터를 수신하는 제2 태스크의 정보를 나타내는 수신 태스크 정보 중 적어도 하나의 정보를 포함한다. 상기 헤더는 상기 다중 포트 메모리의 인터페이스 유형, 상기 데이터를 전송하는 프로세서의 정보, 상기 데이터를 수신하는 프로세서의 정보, 데이터 전송 시작을 나타내는 정보, 상기 다중 포트 메모리의 대역폭을 나타내는 정보, 상기 다중 포트 메모리의 제조사를 나타내는 정보, 상기 다중 포트 메모리의 크기를 나타내는 정보 및 공유 메모리 영역의 존재 유무 중 적어도 하나의 정보를 포함하는 링크 계층 헤더를 더 포함할 수 있다. 상기 헤더는 상기 적어도 하나의 프로세서들이 상기 공유메모리 영역에 대한 접근을 동기화하기 위한 세마포 제어 정보, 상기 데이터의 긴급 전송 및 재전송을 위한 예비 정보 중 적어도 하나의 정보를 포함하는 동기 계층 헤더를 더 포함할 수 있다.
또한, 상술한 본 발명의 제4 목적을 달성하기 위한 본 발명의 일 측면에 따른 다중 포트 메모리를 가지는 다중 프로세서 시스템은 다중 포트 메모리에 구비되고 제1 프로세서 및 제2 프로세서가 공통으로 사용하는 공유 메모리 영역과, 상기 제1 프로세서에서 실행되는 제1 태스크로부터 생성된 데이터를 제공받고 기설정된 프로토콜에 따라 상기 제공받은 데이터에 헤더를 추가하여 패킷을 생성한 후 상기 생성된 패킷을 상기 공유 메모리 영역에 제공하는 제1 프로토콜 처리부 및 상기 공유 메모리 영역으로부터 상기 패킷을 독출하고, 상기 독출된 패킷을 파싱하여 상기 데이터를 추출한 후 상기 추출된 데이터를 상기 제2 프로세서에서 실행되는 제2 태스크에 제공하는 제2 프토토콜 처리부를 포함한다. 상기 패킷은 헤더 및 상기 데이터를 포함하고, 상기 헤더는 상기 데이터를 생성시키는 상기 제1 태스크의 정보를 나타내는 송신 태스크 정보 및 상기 데이터를 수신하는 상기 제2 태스크의 정보를 나타내는 수신 태스크 정보 중 적어도 하나의 정보를 포함할 수 있다. 상기 헤더는 상기 다중 포트 메모리의 인터페이스 유형, 상기 데이터를 전송하는 프로세서의 정보 및 상기 데이터를 수신하는 프로세서의 정보 중 적어도 하나의 정보를 더 포함할 수 있다. 상기 헤더는 상기 제1 프로세서 및 상기 제2 프로세서의 상기 공유메모리 영역에 대한 접근을 동기화하기 위한 세마포 제어 정보를 더 포함할 수 있다.
상기와 같은 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 방법, 패킷의 구조가 기록된 기록매체, 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 프로토콜 및 다중 포트 메모리를 가지는 다중 프로세서 시스템에 따르면, 제1 프로토콜 처리부는 제1 프로세서의 소정 태스크에서 데이터가 생성되면 기설정된 프로토콜에 기초하여 생성된 데이터에 링크 계층 헤더, 동기 계층 헤더, 태스크 계층 헤더, 세션 계층 헤더, 표현 계층 헤더 및 응용 계층 헤더를 추가하여 패킷을 생성한 후 공유 메모리 영역에 저장하고, 제2 프로토콜 처리부는 공유 메모리 영역 에 저장된 패킷을 독출한 후 독출된 패킷을 파싱하여 데이터를 추출하고, 추출된 데이터를 제2 프로세서에서 실행되는 해당 태스크에 제공한다.
따라서, 다중 포트 메모리를 이용한 다중 프로세서간의 데이터 전송에 있어서 호환성을 제공할 수 있다. 또한, 상기와 같은 호환성 제공으로 인해 다중 프로세서 시스템의 개발 시간 및 개발 비용을 감소시킬 수 있고, 다중 프로세서 시스템의 대중화에 기여할 수 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하 게 설명하고자 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 다중 포트 메모리를 가지는 다중 프로세서 시스템의 구성을 나타내는 블록도로서, 두 개의 프로세서 및 두 개의 포트를 구비한 듀얼 포트 메모리로 구성된 다중 프로세서 시스템을 예를 들어 설명한다. 이하, 다중 포트 메모리는 듀얼 포트 메모리를 포함하는 개념이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 다중 포트 메모리(multi-port memory)를 가지는 다중 프로세서 시스템(multi-processor)은 제1 프로세서(110), 제2 프로세서(130) 및 다중 포트 메모리(150)를 포함한다.
제1 프로세서(110) 및 제2 프로세서(130)는 각각 적어도 하나의 서로 다른 태스크(task)(111, 131)를 수행할 수 있고, 각각의 태스크(111, 131)는 적어도 하나의 세션(session)(112, 132)을 포함할 수 있다. 여기서 상기 세션(112, 132)은 소정의 태스크(111, 131) 내에서 하나의 단위로 처리되어지는 데이터의 집합을 의미한다.
또한, 제1 프로세서(110) 및 제2 프로세서(130)는 각각 제1 프로토콜 처리부(115) 및 제2 프로토콜 처리부(135)를 포함할 수 있다.
상기 제1 프로토콜 처리부(115) 및 제2 프로토콜 처리부(135)는 데이터의 전송시에는 소정의 태스크로부터 생성된 데이터를 제공받고 제공받은 데이터를 기설정된 프로토콜에 따라 헤더를 추가하여 소정의 패킷을 생성한 후 다중 포트 메모 리(150)의 소정의 공유 메모리 영역(159)에 저장하고, 데이터의 수신시에는 다중 포트 메모리(150)의 소정의 공유 메모리 영역(159)으로부터 패킷을 독출한 후 독출된 패킷의 헤더에 포함된 정보에 기초하여 데이터를 추출한 후 추출된 데이터를 해당 태스크에 제공한다.
여기서, 상기 제1 프로토콜 처리부(115) 및 제2 프로토콜 처리부(135)는 FPGA(Field-Programmable Gate Array) 등과 같은 하드웨어 로직으로 구현될 수도 있고, 소프트웨어적으로 구현될 수도 있다. 상기 제1 프로토콜 처리부(115) 및 제2 프로토콜 처리부(135)가 소프트웨어적으로 구현되는 경우에는 제1 프로세서(110) 및 제2 프로세서(130)에서 각각 실행되어 데이터의 생성여부를 모니터하고, 데이터가 생성된 경우에는 기설정된 프로토콜에 따라 데이터를 처리하고 다중 포트 메모리(150)의 액세스를 제어하는 소정의 메모리 액세스 태스크로 동작할 수 있다.
제1 프로세서(110)는 제1 외부 버스 인터페이스(EBI: External Bus Interface)(120)를 통해 다중 포트 메모리(150)와 데이터의 입출력을 수행하고, 제2 프로세서(130)는 제2 외부 버스 인터페이스(140)를 통해 다중 포트 메모리(150)와 데이터의 입출력을 수행한다.
제1 프로세서(110) 및 제2 프로세서(130)는 각각 제1 외부 버스 인터페이스(EBI: External Bus Interface) 및 제2 외부 버스 인터페이스를 통해 다중 포트 메모리(150)와 기설정된 프로토콜에 의해 생성된 패킷의 입력 및 출력을 수행한다.
제1 외부 버스 인터페이스(120) 및 제2 외부 버스 인터페이스(140)는 일종의 메모리 컨트롤러(memory controller) 역할을 수행하며 SDRAM(Synchronous DRAM) 또 는 PSRAM(Pseudo SRAM)의 외부 버스 인터페이스가 사용될 수 있다. 이하 본 발명의 실시예에서는 제1 외부 버스 인터페이스(120) 및 제2 외부 버스 인터페이스(140)는 SDRAM 외부 버스 인터페이스인 것으로 가정한다.
제1 프로세서(110)는 다중 포트 메모리(150)의 제1 포트(121)를 통하여 어드레스, 데이터, 복수의 제어신호 및 클럭을 다중 포트 메모리(150)에 제공하고, 다중 포트 메모리(150)는 제1 포트(121) 및 제1 외부 버스 인터페이스(120)를 통해 제1 프로세서(110)와 패킷의 입출력을 수행한다.
제2 프로세서(130)는 다중 포트 메모리(150)의 제2 포트(141)를 통하여 어드레스, 데이터, 복수의 제어신호 및 클럭을 다중 포트 메모리(150)에 제공하고, 다중 포트 메모리(150)는 제2 포트(141) 및 제2 외부 버스 인터페이스(140)를 통해 제2 프로세서(130)와 패킷의 입출력을 수행한다.
여기서, 어드레스, 데이터, 복수의 제어신호 및 클럭은 각각 제1 버스, 제2 버스, 제3 버스, 제4 버스를 통하여 제1 프로세서(110) 또는 제2 프로세서(130)와 다중 포트 메모리(150)간에 송수신될 수도 있고, 또는, 어드레스 및 데이터를 멀티플렉싱하여 제1 버스로, 복수의 제어신호는 제2 버스로, 클럭은 제2 버스를 통하여 송수신될 수도 있다.
여기서, 제1 프로세서(110)는 예를 들어 휴대용 단말기에 장착되어 이동 통신 기능을 처리하는 ARM 계열의 베이스밴드 프로세서가 될 수 있고, 제2 프로세서(130)는 부가 어플리케이션을 처리하는 멀티미디어 프로세서가 될 수 있다.
다중 포트 메모리(150)는 제1 메모리 인터페이스(151), 제2 메모리 인터페이 스(153) 및 메모리 셀 어레이로 구성될 수 있다. 메모리 셀 어레이는 제1 전용 메모리 영역(155), 제2 전용 메모리 영역(157) 및 공유 메모리 영역(159)으로 구분될 수 있다. 여기서, 공유 메모리 영역(159)은 적어도 하나의 공유 메모리 영역으로 구분될 수도 있다. 여기서, 다중 포트 메모리(150)의 메모리 셀 어레이는 DRAM 셀로 구성될 수 있다.
또한, 다중 포트 메모리(150)에는 제1 프로세서(110) 또는 제2 프로세서(130)가 상기 공유 메모리 영역(159)에 대한 배타적 접근 권한을 획득하도록 함으로써 제1 프로세서(110) 및 제2 프로세서(130)간의 동기를 보장하는 세마포 제어부(161)를 포함한다. 상기 세마포 제어부(161)에는 공유 메모리 영역(159)에 대한 제1 프로세서(110) 및 제2 프로세서(130)의 접근 권한 및 접근 상태를 나타내는 제어 레지스터(미도시)가 포함될 수 있다.
제1 전용 메모리 영역(155)은 제1 프로세서(110)가 전용으로 사용하는 메모리 영역이고, 제2 전용 메모리 영역(157)은 제2 프로세서(130)가 전용으로 사용하는 메모리 영역이다. 또한, 공유 메모리 영역(159)은 제1 프로세서(110) 및 제2 프로세서(130)가 공통으로 사용할 수 있는 메모리 영역으로 제1 프로세서(110) 및 제2 프로세서(130)는 세마포 제어부(161)를 이용하여 공유 메모리 영역(159)에 대한 배타적 권한을 획득한 후 패킷을 입출력할 수 있다.
제1 메모리 인터페이스(151)는 SDRAM 메모리 인터페이스로 구성될 수 있고, 제1 포트(121)를 통하여 제1 프로세서(110)로부터 어드레스, 제어신호, 클럭 및 데이터를 입력받고 어드레스를 로우 어드레스와 컬럼 어드레스로 디코딩한 후 디코딩 된 어드레스를 메모리 셀 어레이로 출력하고 메모리 셀 어레이의 읽기, 쓰기 및 리프레쉬 등의 동작 타이밍에 따라 데이터를 메모리 셀 어레이로부터 독출하거나 메모리 셀 어레이에 기록한다.
이를 위해 제1 메모리 인터페이스(151)는 일반적인 SDRAM 인터페이스에서 사용되는 명령 디코더(Command decoder)(미도시), 로우 디코더(Row decoder) (미도시), 컬럼 디코더(Column decoder) (미도시) 및 입출력 버퍼(미도시) 등을 포함할 수 있다.
제2 메모리 인터페이스(153)는 SDRAM 메모리 인터페이스로 구성될 수 있고, 제2 포트(141)를 통하여 제2 프로세서(130)로부터 어드레스, 제어신호, 클럭 및 데이터를 입력받고 어드레스를 로우 어드레스와 컬럼 어드레스로 디코딩한 후 디코딩된 어드레스를 메모리 셀 어레이로 출력하고 메모리 셀 어레이의 읽기, 쓰기 및 리프레쉬 등의 동작 타이밍에 따라 패킷을 메모리 셀 어레이로부터 독출하거나 메모리 셀 어레이에 기록한다.
이를 위해 제2 메모리 인터페이스(153)는 일반적인 SDRAM 인터페이스에서 사용되는 명령 디코더(미도시), 로우 디코더(미도시), 컬럼 디코더(미도시) 및 입출력 버퍼(미도시) 등을 포함할 수 있다.
도 1에 도시된 본 발명의 일 실시예에 따른 다중 포트 메모리(150)를 가지는 다중 프로세서 시스템에서는 두 개의 프로세서 즉, 제1 프로세서(110) 및 제2 프로세서(130)와 듀얼 포트 메모리로 구성된 다중 프로세서 시스템을 예를 들어 설명하였으나, 본 발명의 다른 실시예에서는 다중 프로세서 시스템이 두 개 이상의 프로 세서와 두 개 이상의 포트를 구비한 다중 포트 메모리를 포함하고, 각각의 프로세서가 서로 다른 포트를 통하여 다중 포트 메모리와 패킷의 입출력을 수행할 수 있도록 구성될 수 있음은 물론이다.
도 2는 본 발명의 일 실시예에 따른 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 프로토콜을 나타낸다.
도 2를 참조하면, 다중 프로세서의 데이터 전송 프로토콜은 물리 계층(Physical Layer)(210), 링크 계층(Link Layer)(220), 동기 계층(Synchronous Layer)(230), 태스크 계층(Task Layer)(240), 세션 계층(Session Layer)(250), 표현 계층(Presentation Layer)(260) 및 응용 계층(Application Layer)(270)과 같이 7개의 계층을 포함할 수 있다.
응용 계층(270)은 소정의 프로세서에서 실행되는 어플리케이션의 유형 즉, 데이터를 생성시키거나 수신하는 어플리케이션의 유형에 대한 정보를 포함한다. 예를 들어 응용 계층(270)에는 MPEG-4, H.264, 디스플레이 데이터, 센서 데이터, 텍스트 데이터 등과 같은 어플리케이션의 유형에 대한 정보를 포함할 수 있다.
표현 계층(260)은 데이터의 암호화 방법 및/또는 데이터의 변조 방법 등과 같은 데이터의 표현 방식에 대한 정보를 포함한다. 예를 들어, 표현 계층(260)에는 MD5(Message Digest 5), DES(Data Encryption Standard) 등과 같은 데이터의 암호화 방법에 대한 정보가 포함될 수 있다.
세션 계층(250)은 소정의 프로세서에서 실행되는 소정의 태스크가 생성시키는 데이터 중 하나의 단위로 처리되어지는 데이터의 집합 즉, 세션에 대한 정보를 포함한다. 예를 들어 세션 계층(250)에는 세션의 시작 및 종료 정보, 세션의 크기 등과 같은 정보가 포함될 수 있다.
태스크 계층(240)은 다중 프로세서에 속한 프로세서들간에 데이터를 공유하거나 송수신하는 태스크들의 정보 및 다중 포트 메모리(150)에서 상기 태스크 들이 공유하는 공유 메모리 영역(159)의 위치 정보를 포함한다. 예를 들어, 태스크 계층(240)은 데이터를 생성시키는 태스크의 정보와, 데이터를 수신하는 태스크의 정보와, 상기 데이터를 생성시키는 태스크 및 데이터를 수신하는 태스크가 공유하는 공유 메모리 영역(159)의 시작 및 종료 주소를 포함할 수 있다.
동기 계층(230)은 다중 프로세서에 속한 프로세서들간에 처리될 작업들의 정확한 순서를 유지하고 공용의 기록 가능한 데이터에 대해 상호 배제적(mutual exclusive) 접근을 보장하기 위한 세마포 제어 정보를 포함한다. 또한, 동기 계층(230)에는 데이터 전송 에러가 발생한 경우에 데이터의 재전송을 요구하기 위한 정보 및 데이터를 최우선적으로 전송하기 위한 정보를 포함할 수 있다.
링크 계층(220)은 메모리 인터페이스 유형, 메모리 대역폭, 메모리 제조사, 송신 및 수신 프로세서의 정보 등과 같은 메모리와 프로세서의 정보를 포함한다.
물리 계층(210)은 다중 포트 메모리(150)의 메모리 인터페이스와 프로세서의 외부 버스 인터페이스 사이의 연결에 필요한 사항을 규정할 수 있다.
도 2에 도시된 본 발명의 일 실시예에 따른 데이터 전송 프로토콜에서 응용 계층(270), 표현 계층(260), 세션 계층(250), 태스크 계층(240), 동기 계층(230) 및 링크 계층(220)에 포함된 각 정보들은 다중 포트 메모리를 이용하여 프로세서들 간에 송수신되는 패킷의 헤더에 포함될 수 있다.
도 3은 도 2에 도시된 본 발명의 일 실시예에 따른 데이터 전송 프로토콜에 따라 생성되는 패킷의 구조를 나타낸다.
도 3을 참조하면, 본 발명의 일실시예에 따른 패킷(300)은 크게 헤더(header)(310)와 페이로드(payload)(390)로 구성된다. 페이로드(390)에는 소정의 프로세서에서 실행되는 태스크에서 생성된 데이터가 포함되고, 헤더(310)에는 상기 데이터를 수신하는 프로세서 또는 태스크에 성공적으로 데이터를 전송하기 위해 필요한 부가 정보가 포함된다.
헤더(310)는 링크 계층 헤더(320), 동기 계층 헤더(330), 태스크 계층 헤더(340), 세션 계층 헤더(350), 표현 계층 헤더(360) 및 어플리케이션 계층 헤더(370)를 포함할 수 있다.
헤더(310)는 36바이트의 크기로 구성될 수 있고, 페이로드(390)는 소정의 태스크에서 생성된 데이터의 유형 및 공유 메모리 영역(159)의 크기에 따라 크기가 변동될 수 있다.
도 4는 도 3에 도시된 링크 계층 헤더의 상세한 구성을 나타낸다.
도 4를 참조하면, 링크 계층 헤더(320)는 시작 값 정의(Start Value Definition) 필드(321), 버전 정보(Version Information) 필드(322), 메모리 대역(Memory Bandwidth) 필드(323), 인터페이스 유형(Interface Type) 필드(324), 제조사 정보(Manufacturer ID) 필드(325), 메모리 정보(Product ID) 필드(326), 송신 프로세서 정보(Source Processor ID) 필드(327) 및 수신 프로세서 정 보(Destination Processor ID) 필드(328)를 포함할 수 있고 총 32비트로 구성될 수 있다.
시작 값 정의 필드(321)는 데이터 전송의 시작을 알리는 정보를 포함하고, 8비트로 구성될 수 있다. 버전 정보 필드(322)는 데이터의 전송시 사용되는 프로토콜의 버전 정보를 포함할 수 있고, 8비트로 구성될 수 있다.
메모리 대역 필드(323)는 메모리의 대역폭(예를 들면, 8비트, 16비트 또는 32비트)에 대한 정보를 포함할 수 있고, 2비트로 구성될 수 있다. 인터페이스 유형 필드(324)는 다중 포트 메모리(150)의 메모리 인터페이스 유형(예를 들면, PSRAM, SRAM, SDRAM 또는 DDR SDRAM)에 대한 정보를 포함하고, 2비트로 구성될 수 있다.
제조사 정보 필드(325)는 다중 포트 메모리(150)의 제조사에 대한 요약 정보를 포함할 수 있고, 4비트로 구성되어 16개의 서로 다른 메모리 제조사에 대한 정보를 포함할 수 있다.
메모리 정보 필드(326)는 다중 포트 메모리(150)에 대한 요약 정보를 포함하고, 4비트로 구성될 수 있다. 메모리 정보 필드(326)는 다중 포트 메모리(150)의 크기를 나타내는 서브 필드와 공유 메모리 영역(159)의 존재 유무를 표시하는 서브 필드를 포함할 수 있다.
예를 들어, 메모리 정보 필드(326) 중 3비트는 다중 포트 메모리(150)의 크기에 대한 정보(예를 들면, 64, 128, 256, 512, 1024, 2048, 4096 또는 8192Mb)를 표시할 수 있고, 나머지 1비트는 공유 메모리 영역(159)의 존재 유무(예를 들면, 논리값‘1’은 존재, ‘0’은 비존재를 표시)에 대한 정보를 표시할 수 있다.
송신 프로세서 정보 필드(327)는 데이터를 생산하거나 전송하는 프로세서에 대한 정보를 포함하고, 2비트로 구성될 수 있다. 수신 프로세서 정보 필드(328)는 데이터를 수신하는 프로세서에 대한 정보를 포함하고, 2비트로 구성될 수 있다.
도 4에서는 링크 계층 헤더(320)에 포함된 각각의 필드가 소정의 비트로 구성된 고정 크기를 가지는 것으로 예를 들어 설명하였으나, 본 발명의 다른 실시예에서는 각각의 필드가 도 4에 도시된 바와 다른 크기를 가질 수도 있음은 물론이다.
예를 들어, 도 4에 도시된 송신 프로세서 정보 필드(327) 및 수신 프로세서 정보 필드(328)는 각각 2비트로 구성된 것으로 예를 들어 설명하였으나, 다중 프로세서 시스템에 포함된 프로세서의 개수가 4개 이상인 경우에는 상기 송신 프로세서 정보 필드(327) 및 수신 프로세서 정보 필드(328)는 2비트 이상의 크기를 가질 수도 있다.
도 5는 도 3에 도시된 동기 계층 헤더의 상세한 구성을 나타낸다.
도 5를 참조하며, 동기 계층 헤더(330)는 프로세서들간의 동기를 보장하기 위한 정보를 포함하고, 32비트로 구성될 수 있다.
구체적으로, 동기 계층 헤더(330)에는 다중 포트 메모리(150)에 구비된 공유 메모리 영역(159)에 대한 프로세서들간의 상호 배제적 접근을 보장하기 위한 세마포 제어 정보를 포함한다. 또한, 동기 계층 헤더(330)에는 데이터 전송 에러가 발생한 경우에 데이터의 재전송을 요구하기 위한 정보 및 데이터를 최우선적으로 전송하기 위한 정보를 포함할 수 있다.
동기 계층 헤더(330)는 송신 프로세서 세마포 정보 제어 정보 필드(331) 및 수신 프로세서 세마포 제어 정보 필드(335)로 구분될 수 있고, 송신 프로세서 세마포 제어 정보 필드(331) 및 수신 세마포 제어 정보 필드(335)는 각각 세마포 제어 정보 필드(Semaphore Control Information)(332, 336)와 우선 순위가 높은 데이터의 긴급 전송 및/또는 재전송을 위한 예비 필드(Reserved for High Priority/Retransmission)(333, 337)로 구분될 수 있다.
예를 들어, 동기 계층 헤더(330)는 16비트로 구성된 송신 프로세서 세마포 제어 정보 필드(331) 및 16비트로 구성된 수신 프로세서 세마포 제어 정보 필드(335)를 포함할 수 있고, 송신 프로세서 세마포 제어 정보 필드(331) 및 수신 프로세서 세마포 제어 정보 필드(335)는 각각 8비트로 구성된 예비 필드(333, 337) 및 8비트로 구성된 세마포 제어 정보 필드(332, 336)를 포함할 수 있다.
도 5에 도시된 동기 계층 헤더의 세마포 제어 정보 필드(335)는 세마포 제어부(161)에 구비된 제어 레지스터의 값과 동일한 값을 가질 수 있고, 송신 프로세서 및 수신 프로세서는 각각 송신 프로세서 세마포 제어 정보 필드(331) 및 수신 프로세서 세마포 제어 정보 필드(335)에 저장된 값을 독출하여 공유 메모리 영역(159)의 접근 상태를 인지할 수 있다.
도 6은 도 3에 도시된 태스크 계층 헤더의 상세한 구성을 나타낸다.
도 6을 참조하면, 태스크 계층 헤더는 총 12바이트로 구성될 수 있고, 16비트로 구성된 송신 태스크 정보(Source Task ID) 필드(341)와, 16비트로 구성된 수신 태스크 정보(Destination Task ID) 필드(342)와, 32비트로 구성된 시작 주소 정 보(Start Address) 필드(343)와, 32비트로 구성된 종료 주소 정보(End Address) 필드(344)를 포함할 수 있다.
송신 태스크 정보 필드(341)는 데이터를 생산하거나 전송하는 태스크에 대한 ID 정보를 포함하고, 도 4에 도시된 링크 계층 헤더(320)의 송신 프로세서 정보 필드(327)와의 조합으로 어떤 프로세서의 어떤 태스크가 데이터를 생산하거나 전송하는지를 알 수 있다.
수신 태스크 정보 필드(342)는 데이터를 수신하는 태스크에 대한 ID 정보를 포함하고, 도 4에 도시된 링크 계층 헤더(320)의 수신 프로세서 정보 필드(328)와의 조합으로 어떤 프로세서의 어떤 태스크가 데이터를 수신하는지를 알 수 있다.
시작 주소 정보 필드(343)는 공유 메모리 영역(159)에서 소정 태스크들 사이에 공유되는 메모리 영역의 시작 주소를 포함한다. 종료 주소 정보 필드(344)는 공유 메모리 영역(159)에서 소정 태스크들 사이에 공유되는 메모리 영역의 마지막 주소를 포함한다.
도 6에 도시된 바와 같이 본 발명의 일 실시예에서는 상기 시작 주소 정보 필드(343) 및 종료 주소 정보 필드(344)를 이용하여 데이터를 공유하는 소정의 태스크들간에 자유롭게 공유 메모리 영역(159)을 설정하여 사용할 있다.
도 7은 도 3에 도시된 세션 계층 헤더의 상세한 구성을 나타낸다.
도 7을 참조하며, 세션 계층 헤더는 총 12바이트로 구성될 수 있고, 16비트로 구성된 세션 정보(Session ID) 필드(351)와, 16비트로 구성된 순차 정보(Sequence ID) 필드(352)와, 32비트로 구성된 전체 데이터 길이 정보(Total Length) 필드(353)와, 32비트로 구성된 현재 데이터 길이 정보(Current Length) 필드(354)를 포함한다.
세션 정보 필드(351)는 태스크 계층 헤더(340)의 송신 태스크 정보 필드(341)와의 조합으로 소정의 태스크 내에서 하나의 전송 단위로 처리될 데이터의 집합 즉, 세션 정보를 나타낸다.
예를 들어, 세션 정보 필드가 ‘0x0000’을 포함하는 경우에는 소정의 태스크 내에서 새로운 세션이 시작됨을 나타내고, 세션이 증가할때마다 세션 정보 필드에 포함된 값도 1씩 증가하며, 세션 정보 필드가 ‘0xFFFF’인 경우에는 상기 소정의 태스크 내에서 마지막 세션이 시작됨을 나타내도록 정의할 수 있다. 또한, 마지막 세션 이후에 세션이 다시 증가하는 경우에는 세션 정보 필드의 값이 리셋되어 ‘0x0000’을 가지도록 정의할 수 있다.
순차 정보 필드(352)는 소정의 세션에 포함된 적어도 하나 이상의 데이터 전송 블록에 대한 순차(sequence) 정보를 나타낸다.
예를 들어, 순차 정보 필드(352)가 ‘0x0000’을 포함하는 경우에는 상기 소정 세션에 포함된 데이터 전송 블록들 중에서 가장 처음으로 데이터 전송 블록이 전송됨을 나타내고, 상기 소정 세션에 포함된 데이터 전송 블록이 전송될 때마다 순차 정보 필드(352)에 포함된 값도 1씩 증가하며, 순차 정보 필드(352)가 ‘0xFFFF’인 경우에는 상기 소정 세션에 포함된 데이터 전송 블록 중 가장 마지막의 데이터 전송 블록이 전송됨을 나타내도록 정의할 수 있다.
전체 데이터 길이 정보 필드(353)는 하나의 단위로 처리되는 데이터의 집합 인 소정 세션의 전체 크기에 대한 정보를 포함한다. 현재 데이터 길이 정보 필드(354)는 소정의 세션 내에서 분할되어 전송되거나 현재 전송되는 데이터의 크기에 대한 정보를 포함한다.
도 8은 도 3에 도시된 표현 계층 헤더 및 어플레이케이션 계층 헤더의 상세한 구성을 나타낸다.
도 8을 참조하면, 표현 계층 헤더(360)는 16비트로 구성될 수 있고, 데이터가 암호화되거나 변조될 경우에 암호화 방법이나 변조 방법에 대한 정보를 포함한다. 예를 들어, 표현 계층 헤더(360)에는 MD5(Message Digest 5) 또는 DES(Data Encryption Standard) 등과 같은 데이터의 암호화 방식에 대한 정보를 포함할 수 있다.
응용 계층 헤더(370)는 데이터를 생성하거나 수신하는 어플리케이션의 유형에 대한 정보를 포함한다. 예를 들어, 응용 계층 헤더(370)는 MPEG-4, H.264, 디스플레이 데이터, 센서 데이터, 텍스트 데이터 등과 같은 어플리케이션의 유형에 대한 정보를 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 과정을 나타내는 순서도이다. 도 9에서는 제1 프로세서(110)의 소정 태스크에서 생성된 데이터가 다중 포트 메모리(150)의 공유 메모리 영역(159)을 이용하여 제2 프로세서(130)의 해당 태스크에 제공되는 과정을 예를 들어 설명한다. 도 9에 도시된 데이터 전송 과정은 제1 프로세서(110) 및 제2 프로세서(130)에 각각 구비된 제1 프로토콜 처리부(115) 및 제2 프로토콜 처리부(135)에 의해 처 리될 수 있고, 제1 프로토콜 처리부(115) 및 제2 프로토콜 처리부(135)는 각각 소정의 태스크로 실행될 수 있다.
먼저, 제1 프로세서(110)의 소정 태스크에서 데이터가 생성되면(단계 501), 제1 프로토콜 처리부(115)는 도 2 내지 도 8에 도시한 바와 같은 본 발명의 일 실시예에 따른 데이터 전송 프로토콜에 따라 생성된 데이터에 헤더를 추가하여 패킷을 생성한다(단계 503).
이후, 제1 프로토콜 처리부(115)는 다중 포트 메모리(150)에 구비된 공유 메모리 영역(159)에 대한 접근 권한을 획득한다(단계 505). 여기서, 제1 프로토콜 처리부(115)는 상기 다중 포트 메모리(150)에 구비된 세마포 제어부(161)에 접근 요청 신호(예를 들면, acc_req1=’0’)를 제공하고 이에 대한 응답으로 접근 권한 신호(예를 들면, ready1=’1’)을 제공받음으로써 상기 공유 메모리 영역(159)에 대한 접근 권한을 획득할 수 있다.
제1 프로토콜 처리부(115)는 공유 메모리 영역(159)에 대한 접근 권한을 획득한 후, 생성된 패킷을 공유 메모리 영역(159)에 제공하고(단계 507), 공유 메모리 영역(159)의 소정 위치에는 제1 프로토콜 처리부(115)로부터 제공된 패킷이 저장된다(단계 509).
이후, 제1 프로토콜 처리부(115)는 공유 메모리 영역(159)에 대한 접근 권한의 해제를 요청한다(단계 511). 여기서 상기 제1 프로토콜 처리부(115)는 다중 포트 메모리(150)의 세마포 제어부(161)에 접근 해제 요청 신호(예를들면, acc_req1=’1’)를 제공하고, 이에 대한 응답으로 접근 해제 신호(예를 들면, ready1=’0’) 를 제공받음으로써 상기 공유 메모리 영역(159)에 대한 접근 권한을 해제할 수 있다.
제2 프로토콜 처리부(135)는 제2 프로세서(130)가 초기화된 후 소정 시간 간격으로 데이터 생성 여부를 확인하고(단계 513), 데이터가 생성되었는지를 판단한다(단계 515).
여기서 제2 프로토콜 처리부(135)는 세마포 제어부(161)에 접근 요청 신호(예를들면, acc_req2=’0’)를 주기적으로 제공하고 이에 대한 응답을 확인함으로써 데이터 생성 여부를 확인할 수도 있고, 호스트 프로세서 인터페이스(Host Processor Interface)를 통해 제1 프로세서(110)로부터 인터럽트 신호를 제공받음으로써 데이터 생성여부를 확인할 수도 있다.
다중 포트 메모리(150)의 세마포 제어부(161)는 제1 프로토콜 처리부(115)가 접근 해제 요청 신호(예를들면, acc_req1=’1’)를 제공하면 이에 상응하여 접근 해제 신호(예를 들면, ready1=’0’)를 제1 프로토콜 처리부(115)에 제공하고 이와 동시에 제2 프로토콜 처리부(135)에 접근 권한 신호(예를 들면, ready2=’1’)를 제공한다.
제2 프로토콜 처리부(135)는 세마포 제어부(161)로부터 접근 권한 신호를 제공받고 이에 상응하여 공유 메모리 영역(159)에 저장된 패킷을 독출한다(단계 517).
이후, 제2 프로토콜 처리부(135)는 패킷을 파싱하여(단계 519) 패킷으로부터 데이터를 추출한다(단계 521). 그리고, 추출된 데이터를 패킷의 헤더에 포함된 정 보에 기초하여 제2 프로세서(130)의 해당 태스크에 제공한다(단계 523).
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 다중 포트 메모리를 가지는 다중 프로세서 시스템의 구성을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 프로토콜을 나타낸다.
도 3은 도 2에 도시된 본 발명의 일 실시예에 따른 데이터 전송 프로토콜에 따라 생성되는 패킷의 구조를 나타낸다.
도 4는 도 3에 도시된 링크 계층 헤더의 상세한 구성을 나타낸다.
도 5는 도 3에 도시된 동기 계층 헤더의 상세한 구성을 나타낸다.
도 6은 도 3에 도시된 태스크 계층 헤더의 상세한 구성을 나타낸다.
도 7은 도 3에 도시된 세션 계층 헤더의 상세한 구성을 나타낸다.
도 8은 도 3에 도시된 표현 계층 헤더 및 어플레이케이션 계층 헤더의 상세한 구성을 나타낸다.
도 9는 본 발명의 일 실시예에 따른 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 과정을 나타내는 순서도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 제1 프로세서 115 : 제1 프로토콜 처리부
130 : 제2 프로세서 135 : 제2 프로토콜 처리부
150 : 다중 포트 메모리 159 : 공유 메모리 영역

Claims (24)

  1. 다중 포트 메모리를 이용한 제1 프로세서 및 제2 프로세서의 데이터 전송 방법에 있어서,
    상기 제1 프로세서에서 실행되는 제1 태스크에서 생성된 데이터에 기설정된 프로토콜에 기초하여 헤더를 추가하여 패킷을 생성하는 단계; 및
    상기 생성된 패킷을 상기 다중 포트 메모리의 공유 메모리 영역에 저장하는 단계를 포함하는 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 방법.
  2. 제1항에 있어서, 상기 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 방법은,
    상기 제2 프로세서가 상기 공유 메모리 영역에 저장된 패킷을 독출하는 단계;
    상기 제2 프로세서가 상기 독출된 패킷을 파싱하여 상기 데이터를 추출하는 단계; 및
    상기 제2 프로세서가 상기 추출된 데이터를 제2 태스크에 제공하는 단계를 더 포함하는 것을 특징으로 하는 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 방법.
  3. 제2항에 있어서, 상기 헤더는
    상기 데이터를 생성시키는 상기 제1 태스크의 정보를 나타내는 송신 태스크 정보 및 상기 데이터를 수신하는 상기 제2 태스크의 정보를 나타내는 수신 태스크 정보 중 적어도 하나의 정보를 포함하는 것을 특징으로 하는 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 방법.
  4. 제2항에 있어서, 상기 헤더는
    상기 다중 포트 메모리의 인터페이스 유형, 상기 데이터를 전송하는 상기 제1 프로세서의 정보, 상기 데이터를 수신하는 상기 제2 프로세서의 정보, 상기 데이터의 전송 시작을 나타내는 정보, 상기 다중 포트 메모리의 대역폭을 나타내는 정보, 상기 다중 포트 메모리의 제조사를 나타내는 정보, 상기 다중 포트 메모리의 크기를 나타내는 정보 및 공유 메모리 영역의 존재 유무를 나타내는 정보 중 적어도 하나의 정보를 포함하는 것을 특징으로 하는 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 방법.
  5. 제2항에 있어서, 상기 헤더는
    상기 제1 프로세서 및 상기 제2 프로세서간에 상기 공유메모리 영역에 대한 접근을 동기화하기 위한 세마포 제어 정보, 상기 데이터의 긴급 전송 및 재전송을 위한 예비 정보 중 적어도 하나의 정보를 포함하는 것을 특징으로 하는 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 방법.
  6. 제2항에 있어서, 상기 헤더는
    상기 제1 태스크 및 상기 제2 태스크가 공유하는 공유 메모리 영역의 시작 주소 정보 및 종료 주소 정보, 상기 제1 태스크 및 제2 태스크 중 어느 하나의 태스크가 발생시키는 데이터 중에서 하나의 단위로 처리되는 데이터의 집합인 세션에 대한 정보 중 적어도 하나의 정보를 포함하는 것을 특징으로 하는 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 방법.
  7. 제2항에 있어서, 상기 헤더는
    상기 데이터의 암호화 방법에 대한 정보, 변조 방법에 정보 및 상기 데이터를 생성하거나 소비하는 어플리케이션의 유형에 대한 정보 중 적어도 하나의 정보를 포함하는 것을 특징으로 하는 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 방법.
  8. 제1항에 있어서, 상기 생성된 패킷을 상기 다중 포트 메모리의 상기 공유 메모리 영역에 저장하는 단계는,
    상기 공유 메모리 영역에 대한 접근 권한을 획득하는 단계;
    상기 공유 메모리 영역에 상기 패킷을 저장하는 단계; 및
    상기 공유 메모리 영역에 대한 접근 권한을 해제하는 단계를 포함하는 것을 특징으로 하는 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 방법.
  9. 다중 포트 메모리를 이용하여 데이터를 교환하는 다중 프로세서에 의해 처리될 수 있는 패킷의 구조가 기록된 기록매체에 있어서,
    상기 패킷은 헤더 및 상기 데이터를 포함하되,
    상기 헤더는 상기 데이터를 생성시키는 제1 태스크의 정보를 나타내는 송신 태스크 정보 및 상기 데이터를 수신하는 제2 태스크의 정보를 나타내는 수신 태스크의 정보 중 적어도 하나의 정보를 포함하는 것을 특징으로 하는 패킷의 구조가 기록된 기록매체.
  10. 제9항에 있어서, 상기 헤더는
    상기 다중 포트 메모리의 인터페이스 유형, 상기 데이터를 전송하는 프로세서의 정보, 상기 데이터를 수신하는 프로세서의 정보, 상기 데이터의 전송 시작을 나타내는 정보, 상기 다중 포트 메모리의 대역폭을 나타내는 정보, 상기 다중 포트 메모리의 제조사를 나타내는 정보, 상기 다중 포트 메모리의 크기를 나타내는 정보 및 공유 메모리 영역의 존재 유무를 나타내는 정보 중 적어도 하나의 정보를 포함하는 링크 계층 헤더를 더 포함하는 것을 특징으로 하는 패킷의 구조가 기록된 기록매체.
  11. 제9항에 있어서, 상기 헤더는
    상기 적어도 하나의 프로세서들이 상기 공유메모리 영역에 대한 접근을 동기화하기 위한 세마포 제어 정보, 상기 데이터의 긴급 전송 및 재전송을 위한 예비 정보를 포함하는 동기 계층 헤더를 더 포함하는 것을 특징으로 하는 패킷의 구조가 기록된 기록매체.
  12. 제9에 있어서, 상기 헤더는
    상기 제1 태스크 및 상기 제2 태스크가 공유하는 공유 메모리 영역의 시작 및 종료 주소 정보를 포함하는 태스크 계층 헤더를 더 포함하는 것을 특징으로 하는 패킷의 구조가 기록된 기록매체.
  13. 제9에 있어서, 상기 헤더는
    상기 제1 태스크 및 제2 태스크 중 어느 하나의 태스크가 발생시키는 데이터 중에서 하나의 단위로 처리되는 데이터의 집합인 세션에 대한 정보를 포함하는 세션 계층 헤더를 더 포함하는 것을 특징으로 하는 패킷의 구조가 기록된 기록매체.
  14. 제9항에 있어서, 상기 헤더는
    상기 데이터의 암호화 방법에 대한 정보 및 변조 방법에 정보 중 적어도 하나의 정보를 포함하는 표현 계층 헤더를 더 포함하는 것을 특징으로 하는 패킷의 구조가 기록된 기록매체.
  15. 제9항에 있어서, 상기 헤더는
    상기 데이터를 생성하거나 소비하는 어플리케이션의 유형에 대한 정보를 포 함하는 응용 계층 헤더를 더 포함하는 것을 특징으로 하는 패킷의 구조가 기록된 기록매체.
  16. 다중 포트 메모리와 제1 적어도 하나의 프로세서를 구비하는 다중 프로세서의 데이터 전송 프로토콜에 있어서,
    상기 적어도 하나의 프로세서는 헤더 및 데이터로 구성된 패킷을 통해 상기 데이터를 교환하고,
    상기 헤더는 상기 데이터를 생성시키는 제1 태스크의 정보를 나타내는 송신 태스크 정보 및 상기 데이터를 수신하는 제2 태스크의 정보를 나타내는 수신 태스크 정보 중 적어도 하나의 정보를 포함하는 것을 특징으로 하는 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 프로토콜.
  17. 제16항에 있어서, 상기 헤더는
    상기 다중 포트 메모리의 인터페이스 유형, 상기 데이터를 전송하는 프로세서의 정보, 상기 데이터를 수신하는 프로세서의 정보, 데이터 전송 시작을 나타내는 정보, 상기 다중 포트 메모리의 대역폭을 나타내는 정보, 상기 다중 포트 메모리의 제조사를 나타내는 정보, 상기 다중 포트 메모리의 크기를 나타내는 정보 및 공유 메모리 영역의 존재 유무 중 적어도 하나의 정보를 포함하는 링크 계층 헤더를 더 포함하는 것을 특징으로 하는 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 프로토콜.
  18. 제16항에 있어서, 상기 헤더는
    상기 적어도 하나의 프로세서들이 상기 공유메모리 영역에 대한 접근을 동기화하기 위한 세마포 제어 정보, 상기 데이터의 긴급 전송 및 재전송을 위한 예비 정보 중 적어도 하나의 정보를 포함하는 동기 계층 헤더를 더 포함하는 것을 특징으로 하는 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 프로토콜.
  19. 제16항에 있어서, 상기 헤더는
    상기 제1 태스크 및 상기 제2 태스크가 공유하는 공유 메모리 영역의 시작 및 종료 주소 정보를 포함하는 태스크 계층 헤더를 더 포함하는 것을 특징으로 하는 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 프로토콜.
  20. 제16항에 있어서, 상기 헤더는
    상기 제1 태스크 및 제2 태스크 중 어느 하나의 태스크가 생성시키는 데이터 중에서 하나의 단위로 처리되는 데이터의 집합인 세션에 대한 정보를 포함하는 세션 계층 헤더;
    상기 데이터의 암호화 방법에 대한 정보 및 변조 방법에 정보 중 적어도 하나의 정보를 포함하는 표현 계층 헤더; 및
    상기 데이터를 생성하거나 수신하는 어플리케이션의 유형에 대한 정보를 포함하는 응용 계층 헤더 중 적어도 하나의 헤더를 더 포함하는 것을 특징으로 하는 다중 포트 메모리를 이용한 다중 프로세서의 데이터 전송 프로토콜.
  21. 다중 포트 메모리를 가지는 다중 프로세서 시스템에 있어서,
    상기 다중 포트 메모리에 구비되고 제1 프로세서 및 제2 프로세서가 공통으로 사용하는 공유 메모리 영역;
    상기 제1 프로세서에서 실행되는 제1 태스크로부터 생성된 데이터를 제공받고 기설정된 프로토콜에 따라 상기 제공받은 데이터에 헤더를 추가하여 패킷을 생성한 후 상기 생성된 패킷을 상기 공유 메모리 영역에 제공하는 제1 프로토콜 처리부; 및
    상기 공유 메모리 영역으로부터 상기 패킷을 독출하고, 상기 독출된 패킷을 파싱하여 상기 데이터를 추출한 후 상기 추출된 데이터를 상기 제2 프로세서에서 실행되는 제2 태스크에 제공하는 제2 프토토콜 처리부를 포함하는 다중 포트 메모리를 가지는 다중 프로세서 시스템.
  22. 제21항에 있어서, 상기 패킷은
    헤더 및 상기 데이터를 포함하고, 상기 헤더는
    상기 데이터를 생성시키는 상기 제1 태스크의 정보를 나타내는 송신 태스크 정보 및 상기 데이터를 수신하는 상기 제2 태스크의 정보를 나타내는 수신 태스크 정보 중 적어도 하나의 정보를 포함하는 것을 특징으로 하는 다중 포트 메모리를 가지는 다중 프로세서 시스템.
  23. 제22항에 있어서, 상기 헤더는
    상기 다중 포트 메모리의 인터페이스 유형, 상기 데이터를 전송하는 프로세서의 정보 및 상기 데이터를 수신하는 프로세서의 정보 중 적어도 하나의 정보를 더 포함하는 것을 특징으로 하는 다중 포트 메모리를 가지는 다중 프로세서 시스템.
  24. 제22항에 있어서, 상기 헤더는
    상기 제1 프로세서 및 상기 제2 프로세서의 상기 공유메모리 영역에 대한 접근을 동기화하기 위한 세마포 제어 정보를 더 포함하는 것을 특징으로 하는 다중 포트 메모리를 가지는 다중 프로세서 시스템.
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