KR20090022335A - Method for fabricating semiconductor device - Google Patents

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Abstract

A method for manufacturing a semiconductor device is provided to secure productivity and to improve an incline of a photoresist pattern by reducing the outgassing of the photoresist pattern in a plasma doping process. A gate insulating layer(22) and a polysilicon layer(23) doped with a first type impurity are stacked on a substrate(21) including a first region and a second region. A mask pattern(24) to open a second region is formed on the poly silicon layer doped with the first type impurity of the first region. A UV baking process is performed on the mask pattern. A second type impurity is doped in the polysilicon layer doped with the first type impurity of the second region. The photosensitive pattern is removed. The gate pattern is formed by etching the polysilicon layer doped with the first and second type impurities.

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 플라즈마 도핑을 이용한 이온주입방법에 관한 것이다.The present invention relates to a semiconductor manufacturing technology, and more particularly, to an ion implantation method using plasma doping.

반도체 소자의 고집적화에 따라 실리콘 웨이퍼(Silicon Wafer)를 이용한 CMOS소자 공정시 게이트간의 간격(Pitch;피치)이 감소하게 되었다. 이로 인해, 좁은 게이트 채널 길이를 갖는 CMOS소자 공정시 PMOS소자의 게이트전극을 P형 불순물이 도핑된 폴리실리콘막으로 형성하여 PMOS소자를 서피스채널 특성을 갖도록 하는 이중 게이트(Dual Gate) 구조가 제안되었다. 이러한, 이중 게이트 구조는 단채널효과를 줄이는 효과가 있다.As the semiconductor devices are highly integrated, the pitch between gates is reduced in the process of processing a CMOS device using a silicon wafer. Accordingly, a dual gate structure has been proposed in which a gate electrode of a PMOS device is formed of a polysilicon layer doped with P-type impurities in a CMOS device process having a narrow gate channel length, so that the PMOS device has surface channel characteristics. . Such a double gate structure has an effect of reducing the short channel effect.

현재 이중 게이트 구조를 형성하기 위해 반도체 기판 상에 N형 폴리실리콘막을 형성한 후 PMOS영역의 폴리실리콘막에 빔라인(Beam-line) 이온주입으로 P형 불순물을 이온주입하여 P형으로 바꾸는 공정이 적용되고 있다.In order to form a double gate structure, an N-type polysilicon film is formed on a semiconductor substrate and P-type impurities are implanted into a P-type by beam-line ion implantation into a polysilicon film in a PMOS region. It is becoming.

그러나, 빔라인 이온주입의 경우 고농도의 폴리실리콘막을 카운터 도 핑(Counter doping) 시키기에는 양산성의 문제가 있어서 양산성(Throuth put)이 뛰어난 플라즈마 도핑방법이 제안되었다.However, in the case of beamline ion implantation, there is a problem of mass productivity for counter-doping a high concentration of polysilicon film, so a plasma doping method having excellent mass put has been proposed.

도 1a 및 도 1b는 종래 기술에 따른 플라즈마 도핑을 이용한 이온주입 방법을 설명하기 위한 공정 단면도이다.1A and 1B are cross-sectional views illustrating an ion implantation method using plasma doping according to the prior art.

도 1a에 도시된 바와 같이, NMOS영역과 PMOS영역을 갖는 기판(11) 상에 게이트절연막(12)을 형성하고, 게이트절연막(12) 상에 폴리실리콘막(13)을 형성한다.As shown in FIG. 1A, a gate insulating film 12 is formed on a substrate 11 having an NMOS region and a PMOS region, and a polysilicon film 13 is formed on the gate insulating film 12.

이어서, 폴리실리콘막(13) 상에 PMOS영역을 오픈시키는 감광막패턴(14)을 형성하고, 하드베이크(Hard Bake)공정을 실시한다.Subsequently, a photosensitive film pattern 14 for opening a PMOS region is formed on the polysilicon film 13, and a hard bake process is performed.

도 1b에 도시된 바와 같이, 감광막패턴(14)을 이온주입 배리어로 PMOS영역의 폴리실리콘막(13)에 P형 불순물을 플라즈마 도핑하여 P형 폴리실리콘막(13A)으로 카운터(Counter)시킨다.As shown in FIG. 1B, P-type impurities are plasma-doped to the polysilicon film 13 in the PMOS region using the photosensitive film pattern 14 as an ion implantation barrier to counter the P-type polysilicon film 13A.

위와 같이, 종래 기술은 P형 폴리실리콘막(13A)으로 카운터 시키기 위해 플라즈마 도핑으로 P형 불순물을 도핑하고, 이온주입 배리어로 감광막패턴(14)을 사용하고 있다. As described above, in the prior art, the P-type impurities are doped by plasma doping to counter the P-type polysilicon film 13A, and the photosensitive film pattern 14 is used as an ion implantation barrier.

그러나, 종래 기술은 플라즈마 도핑시 감광막패턴(14)의 아웃개싱(Outgassing)양이 많아 질뿐만 아니라, 상대적으로 진공(Vacuume) 상태가 떨어지기 때문에 이온주입 양을 측정하는 파라데이 컵(Faraday Cup)을 교란시키는 문제가 있다. However, the prior art Faraday Cup for measuring the amount of ion implantation because the amount of outgassing of the photoresist pattern 14 during plasma doping is not only large, but also the vacuum (Vacuum) state is relatively low. There is a problem that disturbs.

즉, 빔라인 이온주입의 경우 질량 분석기(Mass Analyzer)를 통해 고순도의 이온을 뽑아 고 진공(High Vacuum) 상태에서 주입이 되기 때문에 감광막패턴에서의 아웃개싱에 의한 파라데이 컵을 교란시킬 가능성이 적은 반면, 플라즈마 도핑의 경우 이온화된 모든 것이 주입되기 때문에 이온밀도가 상당히 높아 처리량이 뛰어난 반면, 감광막패턴의 아웃개싱 양도 많아 질뿐만 아니라 상대적으로 진공상태가 떨어지기 때문에 파라데이 컵을 교란시킬 가능성이 커지게 되는 것이다. 심한 경우, 빔라인 이온주입에는 없는 시즈닝(Seasoning) 개념이 도입되어 처리량(Throughput)을 오히려 저하시키기도 한다.In other words, in the case of beamline ion implantation, since high-purity ions are extracted through a mass analyzer and injected under a high vacuum state, it is less likely to disturb the Faraday cup due to outgassing in the photoresist pattern. In the case of plasma doping, since all ionized materials are implanted, the ion density is high, so the throughput is excellent, but the outgassing amount of the photoresist pattern is not only high, but also the vacuum is relatively low, which increases the possibility of disturbing the Faraday cup. Will be. In severe cases, the concept of seasoning, which is not present in beamline ion implantation, may be introduced, rather reducing throughput.

도 2는 빔라인 이온주입과 플라즈마 도핑의 감광막 데미지를 비교하기 위한 TEM사진이다.FIG. 2 is a TEM photograph for comparing photosensitive film damage of beamline ion implantation and plasma doping.

도 2를 참조하면, 빔라인 이온주입 후 감광막 데미지(a)와 플라즈마 도핑 후 감광막 데미지(b)를 비교할 수 있다. 플라즈마 도핑 후 감광막의 손상두께(T2)가 빔라인 이온주입 후 감광막의 손상두께(T1)보다 확연히 두꺼운 것을 알 수 있다. 이와 같은 영향으로 감광막패턴의 아웃개싱량 역시 플라즈마 도핑시 상대적으로 더 많이 배출된다. Referring to FIG. 2, the photoresist damage a after beamline ion implantation and the photoresist damage b after plasma doping may be compared. It can be seen that the damage thickness T 2 of the photoresist film after plasma doping is significantly thicker than the damage thickness T 1 of the photoresist film after beamline ion implantation. Due to this effect, the outgassing amount of the photoresist pattern is also relatively increased during plasma doping.

이럴 경우, 진공(Vacuume) 상태가 떨어지기 때문에 파라데이 컵을 교란시킬 가능성이 커지게 되며, 파라데이 컵이 교란되는 경우 감광막패턴의 아웃개싱에 의해 실제보다 더 많은 빔 전류(Beam Current)로 인식하여 이온주입을 끝내지만 실제 기판에는 도펀트가 덜 들어가는 언더도즈(Under-Dose) 현상이 일어나는 문제점이 있다.In this case, the vacuum state drops, which increases the possibility of disturbing the Faraday cup, and when the Faraday cup is disturbed, more beam currents are recognized by the outgassing of the photoresist pattern. The ion implantation is finished, but the under-dose phenomenon of less dopant in the actual substrate occurs.

도 3은 이온주입에 따른 문턱전압의 변화를 나타내는 그래프이다.3 is a graph illustrating a change in threshold voltage according to ion implantation.

도 3을 참조하면, 웨이퍼 더미(lot)의 진행 슬롯(slot)별 문턱전압의 변화를 알 수 있다. 웨이퍼 번호가 증가할수록 문턱전압(Vt)이 낮아짐을 알 수 있다. 이는 뒷장으로 갈수록 도즈(Dose)가 더 많이 이온주입되는 즉, 앞쪽의 웨이퍼일 수록 언더도즈(Under-dose)되는 것을 알 수 있다.Referring to FIG. 3, it can be seen that the threshold voltage of each slot of the wafer dummy has changed. As the wafer number increases, the threshold voltage Vt decreases. It can be seen that more dose is ion-injected toward the later chapter, that is, the lower wafer is under-dose.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 이온주입시 양산성을 확보하면서, 감광막패턴의 아웃개싱을 감소시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method of manufacturing a semiconductor device capable of reducing the outgassing of the photosensitive film pattern while ensuring mass production during ion implantation.

상기 목적을 달성하기 위한 반도체 소자의 제조방법은 이온주입 대상층을 갖는 기판 상에 이온주입 영역을 오픈시키는 감광막패턴을 형성하는 단계; 상기 감광막패턴에 UV베이크 공정을 실시하는 단계; 상기 이온주입 영역에 불순물을 도핑하는 단계; 상기 감광막패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.A semiconductor device manufacturing method for achieving the above object comprises the steps of forming a photosensitive film pattern for opening the ion implantation region on a substrate having an ion implantation target layer; Performing a UV bake process on the photoresist pattern; Doping impurities into the ion implantation region; And removing the photoresist pattern.

또한, 듀얼 폴리게이트를 갖는 반도체 소자의 제조방법은 제1영역과 제2영역을 갖는 기판 상에 게이트절연막 및 제1형 불순물이 도핑된 폴리실리콘막을 적층하는 단계; 상기 제1영역의 상기 제1형 불순물이 도핑된 폴리실리콘막 상에 상기 제2영역을 오픈시키는 마스크패턴을 형성하는 단계; 상기 마스크패턴에 UV베이크 공정을 실시하는 단계; 상기 제2영역의 제1형 불순물이 도핑된 폴리실리콘막에 제2형 불순물을 도핑하는 단계; 상기 감광막패턴을 제거하는 단계; 상기 제1형 및 제2형 불순물이 도핑된 폴리실리콘막을 식각하여 게이트패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, a method of manufacturing a semiconductor device having dual polygates may include stacking a gate insulating film and a polysilicon layer doped with first type impurities on a substrate having a first region and a second region; Forming a mask pattern on the polysilicon layer doped with the first type impurity in the first region to open the second region; Performing a UV bake process on the mask pattern; Doping the second type impurity into the polysilicon film doped with the first type impurity in the second region; Removing the photoresist pattern; And etching a polysilicon layer doped with the first type and the second type impurities to form a gate pattern.

특히, UV베이크 공정은 감광막패턴이 변형되지 않는 조건으로 실시하고, 감 광막패턴의 경사각도가 적어도 75도 이상이 되도록 실시하되, 100℃∼150℃의 온도로 10초∼30초 동안 실시하는 것을 특징으로 한다.In particular, the UV bake process is carried out under the condition that the photoresist pattern is not deformed, and the inclination angle of the photoresist pattern is at least 75 degrees or more, but is performed for 10 seconds to 30 seconds at a temperature of 100 ° C to 150 ° C. It features.

상술한 본 발명에 의한 반도체 소자의 제조방법은 이온주입 배리어로 사용되는 감광막패턴을 UV베이크로 치밀화시켜 플라즈마 도핑시 감광막패턴의 아웃개싱을 감소함으로써 양산성을 확보할 뿐 아니라, 감광막패턴의 경사 개선도 할 수 있는 효과가 있다.The method of manufacturing a semiconductor device according to the present invention described above densifies the photoresist pattern used as an ion implantation barrier with UV bake to reduce the outgassing of the photoresist pattern during plasma doping, thereby ensuring mass productivity and improving the inclination of the photoresist pattern. There is also an effect that can be done.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

본 발명은 감광막패턴의 표면을 UV베이크 공정을 통해 치밀화(Densification)시켜 플라즈마 도핑시 발생하는 아웃개싱을 줄이기 위한 것이다.The present invention is to reduce the outgassing generated during plasma doping by densification of the surface of the photoresist pattern through a UV bake process.

먼저, 이온주입시 이온주입 양을 측정하는 파라데이 컵(Faraday cup)에 대해 살펴보면 다음과 같다.First, the Faraday cup for measuring the amount of ion implantation during ion implantation is as follows.

도 4는 파라데이 컵의 원리를 나타내는 단면도이다.4 is a cross-sectional view illustrating the principle of a Faraday cup.

도 4에 도시된 바와 같이, 챔버(11) 내에 전류측정기(12)가 연결되어 있는 파라데이 컵은 이온주입시 발생한 이온 중 양이온(P)가 챔버내로 유입되어 차 지(Charge)되어 챔버 내부가 양극으로 변화는 것을 막고 중성화(neutralization)를 유지하기 위해 양이온 1개당 1개의 전자를 주입할 때, 발생하는 전자량(전류량)을 측정함으로써 이온주입 정도를 측정하는 것이다. As shown in FIG. 4, in the Faraday cup in which the current meter 12 is connected to the chamber 11, positive ions P generated during ion implantation are charged into the chamber to be charged. The degree of ion implantation is measured by measuring the amount of electrons (current amount) generated when one electron is injected per cation to prevent change to the anode and to maintain neutralization.

이때, 이온의 충돌 또는 이온주입시 발생한 음이온(N)은 챔버 내부로 들어가지 못하도록 막아서 양이온(P)만 챔버내로 들어가는 것을 허용하며, 또한 챔버 내에 전류 역시 챔버 외부로 나가지 못하도록 막아서 이온주입 정도를 측정할 수 있다. At this time, the anion (N) generated during the collision or ion implantation of ions prevents the cation (P) from entering the chamber and prevents the current from flowing out of the chamber. can do.

이때, 이온주입시 감광막의 아웃개싱이 발생하게 되면 양이온의 카운팅(Counting)의 오류를 줄일 수 있다.At this time, if outgassing of the photoresist film occurs during ion implantation, an error in counting of cations can be reduced.

도 5a 내지 도 5c는 본 발명의 실시예에 따른 듀얼 폴리게이트를 갖는 반도체 소자의 제조방법을 나타내는 공정 단면도이다.5A to 5C are cross-sectional views illustrating a method of manufacturing a semiconductor device having a dual polygate according to an embodiment of the present invention.

도 5a에 도시된 바와 같이, NMOS영역과 PMOS영역을 갖는 기판(21) 상에 게이트절연막(22)을 형성한다. 기판(21)은 DRAM공정이 진행되는 반도체(실리콘) 기판일 수 있다. 게이트절연막(22)은 산화막일 수 있고, 산화막은 플라즈마산화막 또는 열산화막일 수 있다. As shown in Fig. 5A, a gate insulating film 22 is formed on a substrate 21 having an NMOS region and a PMOS region. The substrate 21 may be a semiconductor (silicon) substrate on which a DRAM process is performed. The gate insulating film 22 may be an oxide film, and the oxide film may be a plasma oxide film or a thermal oxide film.

이어서, 게이트절연막(22) 상에 폴리실리콘막(23)을 형성한다. 폴리실리콘막(23)은 400Å∼1200Å의 두께일 수 있고, N형 불순물이 도핑된 N형 폴리실리콘막(23)일 수 있다. 이는, 도시되지 않았으나 셀영역에 리프레쉬 특성을 위해 리세스패턴 등의 3D 채널구조를 형성하는 경우 리세스 내부까지 불순물을 균일하게 도 핑하기가 어렵기 때문에 폴리실리콘막(23) 증착시 인시튜로 도핑을 동시에 실시하는 것이다.Subsequently, a polysilicon film 23 is formed on the gate insulating film 22. The polysilicon film 23 may have a thickness of 400 kPa to 1200 kPa and may be the N-type polysilicon film 23 doped with N-type impurities. Although not shown, when a 3D channel structure such as a recess pattern is formed in the cell region, it is difficult to uniformly dopant impurities into the recess, so that it is in situ when the polysilicon layer 23 is deposited. Doping is performed simultaneously.

이어서, NMOS영역의 폴리실리콘막(23) 상에 PMOS영역을 오픈시키는 감광막패턴(24)을 형성한다. 감광막패턴(24)은 후속 불순물 도핑시 이온주입 배리어로 사용하기 위한 것으로, 폴리실리콘막(23) 상에감광막을 코팅(Coating)하고 노광(Exposure, 정렬이 끝나면 마스크(Mask)의 상이 웨이퍼(기판(21))에 옮겨지도록 자외선에 노출시키는 공정) 및 현상(Development, 마스킹 및 노광공정으로 정의되지 않은 부분의 감광막을 제거하는 공정)으로 PMOS영역이 오픈되도록 패터닝하여 형성할 수 있다.Subsequently, a photosensitive film pattern 24 for opening the PMOS region is formed on the polysilicon film 23 of the NMOS region. The photoresist pattern 24 is intended to be used as an ion implantation barrier for the subsequent doping of impurities. The photoresist is coated on the polysilicon layer 23 and exposed. (21)) and patterning so that the PMOS region is opened by developing (development, masking and removing the photosensitive film of the part not defined by the exposure process)) and development.

이어서, UV베이크 공정을 실시하여 감광막패턴(24)의 표면을 치밀화(Densification)시킨다. 이는 플라즈마 도핑시 감광막패턴(24)의 아웃개싱 양을 감소시키기 위한 것으로, 종래 감광막패턴의 베이크에 사용되는 오븐타입(Oven Type)의 소프트/하드 베이크(Soft/Hard bake) 대신 파장이 짧지만 에너지 밀도(Energy Density)가 큰 UV 베이크를 실시함으로써 감광막패턴(24)의 표면을 치밀화 시킴으로써 감광막패턴(24)의 아웃개싱 양을 감소시킬 수 있다. Subsequently, a UV bake process is performed to densify the surface of the photoresist pattern 24. This is to reduce the amount of outgassing of the photoresist pattern 24 during plasma doping. Instead of the oven type soft / hard bake used for baking the photoresist pattern, the energy is shorter, but the energy is shorter. The amount of outgassing of the photosensitive film pattern 24 can be reduced by densifying the surface of the photosensitive film pattern 24 by performing a UV bake having a large energy density.

UV베이크 공정은 감광막패턴(24)이 변형되지 않는 조건으로 실시하되, 감광막패턴(24)의 경사각도가 적어도 75도 이상이 되도록 실시할 수 있다. 이를 위해, 100℃∼150℃의 온도로 10초∼30초 동안 UV베이크 공정을 실시할 수 있다. The UV bake process may be performed under the condition that the photoresist pattern 24 is not deformed, and the inclination angle of the photoresist pattern 24 may be at least 75 degrees or more. To this end, the UV bake process may be performed for 10 seconds to 30 seconds at a temperature of 100 ℃ to 150 ℃.

UV베이크 공정의 적정 진행시간은 다음의 그래프를 통해 확인할 수 있다. The proper running time of the UV bake process can be confirmed by the following graph.

도 6은 UV베이크 진행시간에 따른 빔 전류 변화를 나타내는 그래프이다.Figure 6 is a graph showing the change in the beam current according to the UV bake run time.

도 6을 참조하면, 110℃의 동일 온도에서 UV베이크 공정을 10초 동안 실시한 그래프(a)와 20초 동안 실시한 그래프(b)를 비교할 수 있다. 즉, UV베이크 공정을 각각 10초 또는 20초 동안 실시한 후 플라즈마 도핑시의 빔 전류(Beam Current) 변화를 관찰한 결과를 알 수 있다. 이때, 20초에서 UV베이크 공정 후의 플라즈마 도핑시 감광막패턴의 아웃개싱이 감소하여 빔 전류가 안정화된 것을 알 수 있다. 따라서, UV베이크 공정은 10초∼30초동안 실시하되, 바람직하게 20초 이상 실시할 수 있다.Referring to FIG. 6, it is possible to compare the graph (a) for 20 seconds and the graph (b) for 10 seconds to perform a UV bake process at the same temperature of 110 ℃. That is, the UV baking process is performed for 10 seconds or 20 seconds, respectively, and the results of observing the beam current (Beam Current) change during plasma doping can be seen. In this case, it can be seen that the beam current is stabilized by reducing the outgassing of the photoresist pattern during plasma doping after the UV bake process at 20 seconds. Therefore, the UV bake process may be performed for 10 seconds to 30 seconds, preferably 20 seconds or more.

위와 같이, UV베이크 공정을 실시하여 감광막패턴(24)의 표면을 치밀화시킴으로써 이온주입 양을 측정하는 파라데이 컵(Faraday cup)에서 양이온의 카운팅(Counting) 오류를 줄여 이온주입 양의 변화(Dose Shift, 감과막패턴(24)의 아웃개싱에 의한 양이온을 파라데이 컵에서 카운팅함으로써 실제로 주입된 이온주입보다 더 많은 전류를 측정하였으나, 기판(21)에는 불순물이 덜 도핑되는 언더도즈(Under-Dose) 현상)를 억제시킬 수 있다. As described above, by changing the ion implantation amount by reducing the counting error of cations in a Faraday cup measuring ion implantation by densifying the surface of the photoresist pattern 24 by performing a UV bake process. By counting the cations due to the outgassing of the photosensitive film pattern 24 in the Faraday cup, more current was measured than the implanted ion implantation, but the substrate 21 under-dosed with less doping. Phenomenon) can be suppressed.

또한, UV베이크 공정을 실시하면 감광막패턴(24)의 경사(Slope)도 개선할 수 있다. 이에 대해서는 후술하기로 한다. In addition, when the UV bake process is performed, the slope of the photoresist pattern 24 may be improved. This will be described later.

도 5b에 도시된 바와 같이, PMOS영역의 폴리실리콘막(23)에 P형 불순물을 도핑하여 P형 폴리실리콘막(23A)을 형성한다. P형 불순물의 도핑은 플라즈마 도핑(Plasma Doping)으로 실시할 수 있는데, 이는 N형 불순물이 도핑된 폴리실리콘막(23)을 P형 폴리실리콘막(23A)으로 바꾸기 위한 카운터 도핑(Counter Doping)을 실시할 때 양산성 및 처리량(Throughput)을 확보하기 위함이다.As shown in FIG. 5B, the P-type impurity is doped into the polysilicon film 23 in the PMOS region to form the P-type polysilicon film 23A. The doping of the P-type impurity may be performed by plasma doping, which is a counter doping for changing the polysilicon film 23 doped with the N-type impurity into a P-type polysilicon film 23A. This is to ensure mass productivity and throughput when implemented.

P형 불순물의 도핑은 보론(Boron)을 사용하되, 소스가스로 B2H6 또는 BF3를 사용할 수 있다. 예컨대, B2H6 또는 BF3가스를 1E15∼1E17atoms/㎠의 도즈로 1회의 플라즈마 도핑을 실시하거나, BF3를 사용하여 1차 도핑, B2H6를 사용하여 2차 도핑을 실시하고 1차 및 2차 도핑의 총 도즈를 1E15∼1E17atoms/㎠으로 2회에 걸쳐 플라즈마 도핑을 실시할 수 있다. The doping of the P-type impurities may use boron, but may use B 2 H 6 or BF 3 as a source gas. For example, one plasma doping of B 2 H 6 or BF 3 gas with a dose of 1E15 to 1E17 atoms / cm 2, or a first doping with BF 3 and a second doping with B 2 H 6 , followed by 1 Plasma doping may be performed twice between 1E15 and 1E17 atoms / cm 2 of the total dose of primary and secondary doping.

그리고, 플라즈마 도핑은 폴리실리콘막(23)의 두께에 적합한 에너지 즉, 1kV∼10kV의 에너지로 진행할 수 있다.The plasma doping may proceed with energy suitable for the thickness of the polysilicon film 23, that is, energy of 1 kV to 10 kV.

이어서, 폴리실리콘막(23, 23A)에 급속열처리(RTA;Rapid Thermal Annealing) 공정을 실시할 수 있다. 급속열처리는 폴리실리콘막(23, 23A) 내에 도핑된 도펀트(Dopant)의 활성화를 위한 것으로, 900℃∼1050℃의 온도에서 10초∼30초 동안 실시할 수 있다.Subsequently, a rapid thermal annealing (RTA) process may be performed on the polysilicon films 23 and 23A. Rapid heat treatment is for activating the dopant doped in the polysilicon films 23 and 23A, and may be performed for 10 seconds to 30 seconds at a temperature of 900 ° C to 1050 ° C.

도 5c에 도시된 바와 같이, 폴리실리콘막(23, 23A)을 패터닝한다. As shown in Fig. 5C, the polysilicon films 23 and 23A are patterned.

따라서, NMOS영역에는 N형 폴리실리콘전극(23B)을 형성하고, PMOS영역에는 P형 폴리실리콘전극(23C)을 형성할 수 있다. 또한, 패터닝을 실시하기 전에 금속전극 및 게이트하드마스크를 적층할 수 있다. Therefore, the N-type polysilicon electrode 23B can be formed in the NMOS region, and the P-type polysilicon electrode 23C can be formed in the PMOS region. In addition, a metal electrode and a gate hard mask may be stacked before patterning.

도 7은 종래 기술과 본 발명의 감광막 경사정도를 비교하기 위한 TEM사진이다.7 is a TEM photograph for comparing the degree of inclination of the photosensitive film of the prior art and the present invention.

도 7을 참조하면, 종래의 하드 베이크 공정 후 감광막패턴의 경사(b)와 본 발명의 UV베이크 공정 후 감광막패턴의 경사(c)를 확인할 수 있다. 즉, 베이크(Bake)를 실시하기 전에 감광막패턴의 경사각도(a)는 84°이고, 하드 베이크 공정 후 감광막패턴의 경사각도(b)는 70°이며, UV베이크 공정 후 감광막패턴의 경사각도(c)는 81°로써, 하드 베이크 공정 후 감광막패턴의 경사각도는 낮아진데 반해, UV베이크 공정 후 감광막패턴의 경사각도는 거의 차이가 없음을 알 수 있다. Referring to FIG. 7, the slope (b) of the photosensitive film pattern after the conventional hard bake process and the slope (c) of the photosensitive film pattern after the UV bake process of the present invention can be confirmed. That is, the inclination angle a of the photoresist pattern before the bake is 84 °, the inclination angle b of the photoresist pattern after the hard bake process is 70 °, and the inclination angle of the photoresist pattern after the UV bake process ( c) is 81 °, while the inclination angle of the photoresist pattern after the hard bake process is lowered, whereas the inclination angle of the photoresist pattern after the UV bake process is almost insignificant.

따라서, UV베이크 공정을 실시하면 하드 베이크 공정보다 감광막패턴의 경사를 개선함으로써 보다 정확한 이온주입 공정이 가능하다.Therefore, when the UV bake process is performed, more accurate ion implantation process is possible by improving the inclination of the photosensitive film pattern than the hard bake process.

위와 같이, 본 발명은 이온주입시 이온주입 배리어로 사용되는 감광막패턴(24)에 UV베이크 공정을 실시하여 표면을 치밀화함으로써 감광막패턴(24)의 경사개선 및 아웃개싱 양을 감소시켜서 파라데이 컵의 교란을 방지하고, 보다 정확한 이온주입을 실시할 수 있다.As described above, the present invention performs a UV bake process on the photoresist pattern 24 used as an ion implantation barrier during ion implantation to densify the surface, thereby reducing the amount of slope improvement and outgassing of the photoresist pattern 24, thereby reducing the amount of Faraday cup. The disturbance can be prevented and more accurate ion implantation can be performed.

한편, 본 발명은 듀얼 폴리게이트를 갖는 반도체 소자의 제조방법에 대해 설명하였으나, 본 실시예는 듀얼 폴리게이트 외에 감광막패턴을 이온주입 배리어로 사용하는 모든 이온주입 공정에 응용될 수 있다.Meanwhile, although the present invention has been described for a method of manufacturing a semiconductor device having dual polygates, the present embodiment can be applied to all ion implantation processes using a photosensitive film pattern as an ion implantation barrier in addition to the dual polygate.

이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.As such, although the technical idea of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 이온주입 방법을 설명하기 위한 공정 단면도,1A and 1B are cross-sectional views illustrating a method of implanting a semiconductor device according to the prior art;

도 2는 빔라인 이온주입과 플라즈마 도핑의 감광막 데미지를 비교하기 위한 TEM사진,2 is a TEM photograph for comparing the photoresist damage of the beam line ion implantation and plasma doping,

도 3은 이온주입에 따른 문턱전압의 변화를 나타내는 그래프,3 is a graph showing a change in threshold voltage according to ion implantation;

도 4는 파라데이 컵의 원리를 나타내는 단면도,4 is a cross-sectional view illustrating the principle of a Faraday cup;

도 5a 내지 도 5c는 본 발명의 실시예에 따른 듀얼 폴리게이트를 갖는 반도체 소자의 제조방법을 나타내는 공정 단면도,5A to 5C are cross-sectional views illustrating a method of manufacturing a semiconductor device having dual polygates according to an embodiment of the present invention;

도 6은 UV베이크 진행시간에 따른 빔 전류 변화를 나타내는 그래프,6 is a graph showing the change in the beam current according to the UV bake run time,

도 7은 종래 기술과 본 발명의 감광막 경사정도를 비교하기 위한 TEM사진.Figure 7 is a TEM photograph for comparing the degree of inclination of the photosensitive film of the prior art and the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 기판 22 : 게이트절연막21 substrate 22 gate insulating film

23 : 폴리실리콘막 24 : 감광막패턴23 polysilicon film 24 photosensitive film pattern

Claims (17)

이온주입 대상층을 갖는 기판 상에 이온주입 영역을 오픈시키는 감광막패턴을 형성하는 단계;Forming a photoresist pattern on the substrate having the ion implantation target layer to open the ion implantation region; 상기 감광막패턴에 UV베이크 공정을 실시하는 단계;Performing a UV bake process on the photoresist pattern; 상기 이온주입 영역에 불순물을 도핑하는 단계; 및Doping impurities into the ion implantation region; And 상기 감광막패턴을 제거하는 단계Removing the photoresist pattern 를 포함하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 UV베이크 공정은 상기 감광막패턴이 변형되지 않는 조건으로 실시하는 반도체 소자의 제조방법.The UV baking process is a semiconductor device manufacturing method is carried out under the condition that the photosensitive film pattern is not deformed. 제1항에 있어서,The method of claim 1, 상기 UV베이크 공정은 상기 감광막패턴의 경사각도가 적어도 75도 이상이 되도록 실시하는 반도체 소자의 제조방법.The UV baking process is performed so that the inclination angle of the photosensitive film pattern is at least 75 degrees or more. 제2항 또는 제3항에 있어서,The method according to claim 2 or 3, 상기 UV베이크 공정은 100℃∼150℃의 온도로 실시하는 반도체 소자의 제조방법.The UV baking step is a method of manufacturing a semiconductor device carried out at a temperature of 100 ℃ to 150 ℃. 제2항 또는 제3항에 있어서,The method according to claim 2 or 3, 상기 UV베이크 공정은 10초∼30초 동안 실시하는 반도체 소자의 제조방법.The UV baking process is a method of manufacturing a semiconductor device performed for 10 seconds to 30 seconds. 제1항에 있어서,The method of claim 1, 상기 불순물을 도핑하는 단계는,Doping the impurity, 플라즈마 도핑으로 실시하는 반도체 소자의 제조방법.A method for manufacturing a semiconductor device carried out by plasma doping. 제1영역과 제2영역을 갖는 기판 상에 게이트절연막 및 제1형 불순물이 도핑된 폴리실리콘막을 적층하는 단계;Stacking a gate insulating film and a polysilicon film doped with a first type impurity on a substrate having a first region and a second region; 상기 제1영역의 상기 제1형 불순물이 도핑된 폴리실리콘막 상에 상기 제2영역을 오픈시키는 마스크패턴을 형성하는 단계;Forming a mask pattern on the polysilicon layer doped with the first type impurity in the first region to open the second region; 상기 마스크패턴에 UV베이크 공정을 실시하는 단계;Performing a UV bake process on the mask pattern; 상기 제2영역의 제1형 불순물이 도핑된 폴리실리콘막에 제2형 불순물을 도핑 하는 단계;Doping the second type impurity into the polysilicon film doped with the first type impurity in the second region; 상기 감광막패턴을 제거하는 단계; 및Removing the photoresist pattern; And 상기 제1형 및 제2형 불순물이 도핑된 폴리실리콘막을 식각하여 게이트패턴을 형성하는 단계Etching a polysilicon layer doped with the first type and the second type impurities to form a gate pattern 를 포함하는 듀얼 폴리게이트를 갖는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device having a dual polygate comprising a. 제7항에 있어서,The method of claim 7, wherein 상기 UV베이크 공정은 상기 감광막패턴이 변형되지 않는 조건으로 실시하는 듀얼 폴리게이트를 갖는 반도체 소자의 제조방법.The UV baking process is a method of manufacturing a semiconductor device having a dual polygate is performed under the condition that the photosensitive film pattern is not deformed. 제7항에 있어서,The method of claim 7, wherein 상기 UV베이크 공정은 상기 감광막패턴의 경사각도가 적어도 75도 이상이 되도록 실시하는 듀얼 폴리게이트를 갖는 반도체 소자의 제조방법.The UV baking process is a method of manufacturing a semiconductor device having a dual poly gate is performed so that the inclination angle of the photosensitive film pattern is at least 75 degrees or more. 제8항 또는 제9항에 있어서,The method according to claim 8 or 9, 상기 UV베이크 공정은 100℃∼150℃의 온도로 실시하는 듀얼 폴리게이트를 갖는 반도체 소자의 제조방법.The UV bake step is a method of manufacturing a semiconductor device having a dual polygate carried out at a temperature of 100 ℃ to 150 ℃. 제8항 또는 제9항에 있어서,The method according to claim 8 or 9, 상기 UV베이크 공정은 10초∼30초 동안 실시하는 듀얼 폴리게이트를 갖는 반도체 소자의 제조방법.The UV baking process is a method of manufacturing a semiconductor device having a dual polygate performed for 10 seconds to 30 seconds. 제7항에 있어서,The method of claim 7, wherein 상기 제1형 불순물이 도핑된 폴리실리콘막은 N형 불순물이 도핑된 폴리실리콘막인 듀얼 폴리게이트를 갖는 반도체 소자의 제조방법.And the polysilicon film doped with the first type impurity is a polysilicon film doped with the N type impurity. 제7항에 있어서,The method of claim 7, wherein 상기 제2형 불순물을 도핑하는 단계는,Doping the second type impurities, 플라즈마 도핑으로 실시하는 듀얼 폴리게이트를 갖는 반도체 소자의 제조방법.A method for manufacturing a semiconductor device having dual polygates by plasma doping. 제7항에 있어서,The method of claim 7, wherein 상기 제2형 불순물은 P형 불순물인 듀얼 폴리게이트를 갖는 반도체 소자의 제조방법.And the second type impurity is a P type impurity. 제7항에 있어서,The method of claim 7, wherein 상기 불순물을 도핑하는 단계 후, 상기 폴리실리콘막을 식각하기 전에,After the doping the impurity, before etching the polysilicon film, 활성화 공정을 실시하는 단계를 포함하는 듀얼 폴리게이트를 갖는 반도체 소자의 제조방법.A method of manufacturing a semiconductor device having a dual polygate, comprising performing an activation process. 제15항에 있어서,The method of claim 15, 상기 활성화 공정은 급속열처리로 실시하는 듀얼 폴리게이트를 갖는 반도체 소자의 제조방법.The activation step is a method for manufacturing a semiconductor device having a dual poly gate to be carried out by rapid heat treatment. 제7항에 있어서,The method of claim 7, wherein 상기 불순물을 도핑하는 단계는,Doping the impurity, 플라즈마 도핑으로 실시하는 듀얼 폴리게이트를 갖는 반도체 소자의 제조방법.A method for manufacturing a semiconductor device having dual polygates by plasma doping.
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