KR20090021267A - 로드형 반도체 디바이스 - Google Patents

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KR20090021267A
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조스케 나카타
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교세미 가부시키가이샤
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Abstract

본 발명의 수광 또는 발광 기능을 가지는 로드형 반도체 디바이스는, p형 또는 n형의 반도체 결정으로 이루어진 로드형의 기재와, 상기 기재의 표층부 중 기재의 축심과 평행한 띠형상 부분을 제외한 부분에 형성되며 또한 상기 기재의 도전형과 다른 도전형의 별개의 도전층과, 상기 기재와 별개의 도전층으로 형성된 pn접합과, 상기 기재의 상기 띠형상 부분의 표면에 형성되어 상기 기재에 오믹 접속된 띠형상의 제 1 전극과, 상기 기재의 축심을 사이에 두고 제 1 전극과 반대측에 형성되어 상기 별개의 도전층에 오믹 접속된 띠형상의 제 2 전극을 구비하고 있다.

Description

로드형 반도체 디바이스{ROD-TYPE SEMICONDUCTOR DEVICE}
본 발명은, 로드형 반도체 디바이스에 관한 것으로, 특히 로드형상의 반도체 결정을 이용하여 구성한 수광(受光) 또는 발광(發光) 기능이 있는 반도체 디바이스에 관한 것이다.
본원 발명자는, 미국특허 제6,204,545호에서, 구형(球狀)의 반도체 결정의 표면 근방부에 거의 구형의 pn접합을 형성하고, 구형 결정의 중심을 사이에 두고 대향하는 양단부에 도트형상의 양음(正負)의 전극을 형성한 구형 반도체소자로서, 수광 또는 발광 기능이 있는 구형 반도체소자를 제안하였다. 상기 반도체소자에 있어서는, 한 쌍의 전극을 연결하는 축선 방향 이외의 방향에 대해서는, 광학적인 대칭성을 가지고, 다양한 방향의 광을 3차원적으로 수광하거나, 다양한 방향으로 광을 3차원적으로 출사할 수 있다는 특징을 가진다.
본원 발명자는, 국제공개공보 WO 03/017382호에서, 상기의 반도체소자와 거의 동일한 반도체소자이지만, 구형의 반도체 결정의 정상부의 일부를 제거한 평탄면에 한쪽의 전극을 형성하고, 이 한쪽의 전극에 대해 반도체 결정의 중심을 사이에 두고 반대측에 다른 쪽의 전극을 형성한 거의 구형의 반도체소자를 제안하였다.
상기와 같은 구형 반도체소자를 다수행 다수열의 매트릭스형상으로 평면적으 로 배열하여, 각 열의 복수의 반도체소자를 직렬 접속하는 동시에, 각 행의 복수의 반도체소자를 병렬 접속함으로써, 수광 또는 발광용 모듈이 얻어진다. 이 모듈의 수광면적 또는 발광면적을 크게 할수록, 반도체소자를 전기적으로 접속하는 접속 부분의 수가 증대한다.
본원 발명자는, 국제공개공보 WO 02/35612호에서, 상기의 반도체소자와 거의 동일한 반도체소자이지만, 구형의 반도체 결정의 중심을 사이에 둔 양단부를 제거하여 한 쌍의 평탄면을 형성하고, 반도체 결정의 한쪽의 평탄면을 포함하는 표면 근방부에 pn접합을 형성하고, 그 한쪽의 평탄면과 다른 쪽의 평탄면에 양음의 전극을 형성한 반도체소자를 제안하였다.
또한, 상기 국제공개공보 WO 02/35612호에서, 원기둥형상의 반도체 결정에, 축심과 직교하는 한 쌍의 단면을 형성하고, 한쪽의 단면을 포함하는 반도체 결정의 표면 근방부에 pn접합을 형성하고, 양단면에 양음의 전극을 형성한 수광 또는 발광 기능이 있는 로드형 반도체소자를 제안하였다. 상기 로드형 반도체소자에 있어서는, 한 쌍의 전극을 연결하는 축선 방향 이외의 방향에 대해서는, 광학적인 대칭성을 가지고, 다양한 방향의 광을 3차원적으로 수광하거나, 다양한 방향으로 광을 3차원적으로 출사할 수 있다는 특징을 가진다.
미국특허공보 제3,984,256호에 기재된 광기전력 어레이에 있어서는, 지름이 0.001∼0.010인치의 p형 실리콘 반도체로 이루어진 필라멘트의 표면부에 n형 확산층이 형성되고, 이 필라멘트가 복수개 평행하게 평면적으로 배열되며, 이들 필라멘트의 상면측에 직교형상으로 복수의 P 접속선재와 N 접속선재가 교대로 배치되어, P 접속선재가 복수의 필라멘트의 p형 실리콘 반도체의 노출부에 오믹 접속되고, N 접속선재가 복수의 필라멘트의 n형 확산층에 오믹 접속되며, 복수의 P 접속선재가 P 버스에 접속되고, 복수의 N 접속선재가 N 버스에 접속되어 있다. 복수의 P 버스 및 N 버스와 메시를 구성하도록 강도가 우수한 절연성 섬유 조직을 포함하여, 플렉시블한 태양전지 블랭킷으로서, 상면으로부터의 입사광을 수광하여 발전하는 태양전지 블랭킷이 구성되어 있다.
미국특허공보 제5,437,736호에 기재된 반도체 섬유 태양전지 및 모듈에 있어서는, 절연성 섬유의 표면에 몰리브덴의 도전층이 형성되고, 상기 도전층의 표면의 약 3/5　둘레 부분에, 광기전력 기능이 있는 p형과 n형의 2층의 박막 반도체층 및 ZnO의 도전층이 형성되어, 이들 반도체 섬유 태양전지가 복수개 평행하게 평면적으로 배열되고, 그 이면측에 금속피막을 형성한 후, 그 금속피막을 소정의 패턴으로 부분적으로 제거함으로써, 복수의 반도체 섬유 태양전지를 직렬접속하거나 하는 접속 회로가 형성되어 있다.
[특허문헌 1] 미국특허공보 제6,204,545호
[특허문헌 2] 일본국제공개공보 WO 03/017382호
[특허문헌 3] 일본국제공개공보 WO 02/35612호
[특허문헌 4] 미국특허공보 제3,984,256호
[특허문헌 5] 미국특허공보 제5,437,736호
구형 반도체소자, 또는, 일부에 평탄면을 형성한 거의 구형의 반도체소자, 또는, 한 쌍의 평탄면을 형성한 거의 구형의 반도체소자를 이용하여, 태양전지 패널을 제작할 경우에는, 반도체소자를 전기적으로 접속하는 접속 부분의 수가 많아지고, 반도체소자를 전기적으로 접속하는 도전접속기구의 구조가 복잡화되어, 그 제조비용이 높아진다.
상기 로드형 반도체소자도 입상(粒狀)의 것이기 때문에, 태양전지 패널을 제작할 경우에는, 반도체소자를 전기적으로 접속하는 접속 부분의 수가 많아지고, 반도체소자를 전기적으로 접속하는 도전접속기구의 구조가 복잡화되어, 그 제조비용이 높아진다.
게다가, 상기 로드형 반도체소자에서는, 한 쌍의 전극이 양쪽의 축심 직교단면에 형성되기 때문에, 그 로드형 반도체소자의 길이를 크게 형성하면, 양음의 전극간의 거리가 커지고, 양음의 전극간의 전기 저항이 증대된다. 이 때문에, 상기 로드형 반도체소자는 그 지름의 길이가 복수배인 반도체소자를 제작하는데 적합한 것은 아니다.
미국특허공보 제3,984,256호에 기재된 광기전력 어레이는, 거의 수평자세로 설치되는 태양전지 패널 등과 같이 광을 상면측으로부터 입사시키는 구성이기 때문에, 패널의 양면측으로부터 입사하는 광을 수광할 수 없다. 이것은, 미국특허공보 제5,437,736호의 반도체 섬유 태양전지에서도 마찬가지이다.
특히, 창문 유리 등에 조립되는 태양전지 패널에서는, 그 양면측으로부터 입사하는 광을 수광할 수 있는 것이 바람직하다. 다른 한편, 발광 기능이 있는 반도체소자로 발광 패널을 구성하는 경우에는, 패널의 양면측으로 광을 출사할 수 있는 것이 바람직하다.
본 발명의 목적은, 수광 또는 발광 기능을 가지며 또한 전극간의 거리를 증대시키지 않고 수광면적을 크게 할 수 있는 로드형 반도체소자를 제공하는 것, 길이/지름의 값이 크고 또한 복수의 반도체소자를 패널화할 경우의 전기적 접속부의 수를 적게 할 수 있는 로드형 반도체소자를 제공하는 것, 롤링이 어려운 로드형 반도체소자를 제공하는 것, 전극의 극성을 식별하기 쉬운 로드형 반도체소자를 제공하는 것,　등이다.
본 발명의 로드형 반도체 디바이스는, 수광 또는 발광 기능을 가지는 로드형 반도체 디바이스로서, p형 또는 n형의 단면이 원형 또는 거의 원형의 반도체 결정으로 이루어진 로드형의 기재(基材)와, 상기 기재의 표층부 중 기재의 축심과 평행한 띠형상 부분 이외의 부분에 형성되며 또한 상기 기재의 도전형과 다른 도전형의 별개의 도전층과, 상기 기재와 별개의 도전층으로 형성된 거의 원통형의 pn접합과, 상기 기재의 상기 띠형상 부분의 표면에 오믹 접속된 띠형상의 제 1 전극과, 상기 기재의 축심을 사이에 두고 제 1 전극과 반대측에서 상기 별개의 도전층에 오믹 접속된 띠형상의 제 2 전극을 구비한 것을 특징으로 하는 것이다. 참고로, 상기 별개의 도전층은, 확산 또는 막 형성 또는 이온 주입에 의해 형성된다.
상기 로드형 반도체 디바이스가 수광 기능을 가지는 경우, 태양광을 수광하면, pn접합에 의해 소정 전압의 광기전력을 발생시켜, 제 1, 제 2 전극간에 출력한다. 제 1, 제 2 전극을 포함하는 평면에 대해 수광의 대칭성을 가지기 때문에, 그 평면의 양면측으로부터 입사하는 광을 수광하여 발전한다. 다수의 로드형 반도체 디바이스를 패널 형상으로 배치하여 출력을 취출(取出)하는 회로를 형성하면, 태양전지 패널(태양전지 모듈)이 된다.
상기 로드형 반도체 디바이스가 발광 기능을 가지는 경우, 제 1, 제 2 전극간에 소정의 전압을 인가하면, pn접합으로부터 pn접합의 밴드 갭 에너지에 대응하는 광을 발광한다. 다수의 로드형 반도체 디바이스를 패널형상으로 배치하여 전압을 인가하는 회로를 형성하면, 발광 패널(발광 모듈)이 된다.
(발명의 효과)
본 발명에 따른 로드형 반도체 디바이스에 따르면, 로드형 기재의 띠형상 부분과 별개의 도전층의 표면에 접속된 띠형상의 제 1, 제 2 전극을 형성하기 위해, 기재의 길이/지름의 값을 크게 하더라도, 제 1, 제 2 전극간의 거리를 기재의 지름 이하의 작은 값으로 유지하여 제 1, 제 2 전극간의 전기 저항을 작은 값으로 유지할 수 있기 때문에, pn접합에서의 발전 성능 또는 발광 성능을 높게 유지할 수 있다.
그 결과, 수광용 또는 발광용 패널을 구성하는 경우에, 기재의 길이/지름의 값을 크게 하는 것으로, 반도체 디바이스의 수광면적을 크게 함으로써, 반도체 디바이스에 결선을 위한 전기적 접속부의 수를 적게 하고, 패널의 신뢰성을 높여, 제조비용을 저감할 수 있게 된다. 게다가, 제 1, 제 2 전극을 포함하는 평면에 대하여, 수광 또는 발광의 대칭성이 있으므로, 패널의 양면측으로부터 수광 가능한 수광용 패널 또는 패널의 양면측으로 발광가능한 발광용 패널을 구성하는 것이 가능하게 된다.
본 발명의 종속 청구항의 구성으로서, 다음과 같은 각종 구성을 채용해도 된다.
(1) 상기 기재의 띠형상의 정상부를 제거하여 띠형상의 평탄면이 형성되고, 상기 평탄면에 상기 띠형상 부분이 형성된다. 이에 따라, 롤링이 어려운 로드형 반도체소자가 되는 동시에, 제 1, 제 2 전극의 극성을 간단히 식별할 수 있게 된다.
(2) 상기 기재와 별개의 도전층의 표면 중 제 1, 제 2 전극 이외의 부분에, 반사방지막이 형성된다.
(3) 상기 기재는 p형 Si 단결정 또는 다결정으로 구성되고, 상기 별개의 도전층은 P 또는 Sb 또는 As를 포함하는 n형 도전층으로 구성되었다.
(4) 상기 기재는 n형 Si 단결정 또는 다결정으로 구성되고, 상기 별개의 도전층은 B 또는 Ga 또는 Al을 포함하는 p형 도전층으로 구성되었다.
(5) 광을 수광하여 발전(發電)하는 수광용 디바이스로 구성되었다.
(6) 상기 기재는 n형의 GaP 단결정 또는 GaAs 단결정으로 구성되고, 상기 별개의 도전층은 Zn을 열확산시킨 n형 확산층으로 구성되어, 발광 다이오드로 구성되었다.
(7) 상기 기재는 n형의 GaAs 단결정으로 구성되고, 상기 별개의 도전층은 p형의 GaAsa 확산 또는 막 형성 또는 이온 주입에 의해 형성되어, 발광 다이오드로 구성되었다.
(8) 상기 기재는 n형의 SiC 단결정으로 구성되고, 상기 별개의 도전층은 p 형의 GaN 또는 GaInP 또는 P막의 형성에 의해 형성되어, 발광 다이오드로 구성되었다.
(9) 상기 pn접합의 면적이 상기 기재의 축심과 직교하는 단면의 단면적보다 크게 설정되었다.
도 1은 본 발명의 실시예 1에 따른 실리콘 단결정체의 단면도이다.
도 2는 도 1의 Ⅱ-Ⅱ선 단면도이다.
도 3은 평탄면이 형성된 연속 기재의 단면도이다.
도 4는 도 3의 IV-IV선 단면도이다.
도 5는 열산화막이 형성된 연속 기재의 단면도이다.
도 6은 도 5의 Ⅵ-Ⅵ선 단면도이다.
도 7은 확산 마스크가 형성된 연속 기재의 단면도이다.
도 8은 도 7의 Ⅷ-Ⅷ선 단면도이다.
도 9는 확산층과 pn접합이 형성된 연속 기재의 단면도이다.
도 10은 도 9의 Ⅹ-Ⅹ선 단면도이다.
도 11은 확산층과 pn접합이 형성된 기재의 단면도이다.
도 12는 도 11의 ⅩⅡ-ⅩⅡ선 단면도이다.
도 13은 확산층과 pn접합과 반사방지막이 형성된 기재의 단면도이다.
도 14는 도 13의 XIV－XIV선 단면도이다.
도 15는 확산층과 pn접합과 반사방지막과 전극재가 형성된 기재의 단면도이 다.
도 16은 도 15의 XVI－XVI선 단면도이다.
도 17은 반도체 디바이스(태양전지 셀)의 단면도이다.
도 18은 도 17의 XⅧ－XⅧ선 단면도이다.
도 19는 반도체 디바이스(태양전지 셀)의 사시도다.
도 20은 실시예 2에 따른 발광용 반도체 디바이스의 단면도이다.
도 21은 도 20의 XXI－XXI선 단면도이다.
도 22는 실시예 3에 따른 태양전지 모듈의 단면도이다.
도 23은 도 22의 XXⅢ－XXⅢ선 단면도이다.
도 24는 도 22의 태양전지 모듈의 등가회로도다.
도 25는 실시예 4의 태양전지 모듈의 단면도이다.
도 26은 도 24의 XXV－XXV선 단면도이다.
도 27은 도 25의 태양전지 모듈의 등가회로도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘 단결정체 2, 2B : 평탄면
3A, 3B : 기재 5, 5B : 확산층
6, 6B : pn접합 8 : 반사방지막
8B : 패시베이션용 피막 9A :양전극
9B : 음전극 10A : 음전극
10B : 양전극
20 : 수광용 반도체 디바이스(태양전지 셀)
20B : 발광용 반도체 디바이스(발광 다이오드)
본 발명에 따른 수광 또는 발광 기능을 가지는 로드형 반도체 디바이스는, p형 또는 n형의 반도체 결정으로 이루어진 로드형의 기재와, 상기 기재의 표층부 중 기재의 축심과 평행한 띠형상 부분을 제외한 부분에 형성되며 또한 상기 기재의 도전형과 다른 도전형의 별개의 도전층과, 상기 기재와 별개의 도전층으로 형성된 pn접합과, 상기 기재의 상기 띠형상 부분의 표면에 형성되어 상기 기재에 오믹 접속된 띠형상의 제 1 전극과, 상기 기재의 축심을 사이에 두고 제 1 전극과 반대측에 형성되어 상기 별개의 도전층에 오믹 접속된 띠형상의 제 2 전극을 구비하고 있다.
(실시예 1)
이하, 본 발명의 실시예에 대해 도면을 참조하여 설명한다.
본 발명에 따른 로드형 반도체 디바이스(20; 도 17, 도 18 참조)는, 수광 기능을 가지는 로드형 반도체 디바이스(태양전지 셀)이다. 상기 로드형 반도체 디바이스(20)의 제조방법에 대해 설명하면서, 그 구조에 대해 설명한다.
도 1, 도 2에 나타낸 바와 같이, 먼저, 지름이 작은 선재(線材)와 같은 로드형의 실리콘 단결정체(1)를 제작한다. 상기 실리콘 단결정체(1)의 지름은, 예컨대 2.0mm 정도이며, 실리콘 단결정체(1)의 길이는 60∼300mm이다. 상기 실리콘 단결정체(1)를 제작할 경우, 용융 상태의 실리콘을 그라파이트제 또는 석영제의 도가니의 바닥부의 지름이 작은 구멍으로부터 인출(引出)하는 방법으로 제작한다. 이러 한 인출 개시시에, 실리콘 단결정의 소편(小片)을 종(種)결정으로 함으로써, 그 종결정에 연속해 있는 지름이 작은 로드형의 실리콘 단결정체(1)를 제작한다. 이러한 로드형의 단결정체(1)의 제작방법은, 문헌 Jpn．Appl．Phys. Vol. 35(1996) pp. L793~795 등에 기재되어 있다.
다음으로, 도 3, 도 4에 나타낸 바와 같이, 상기의 실리콘 단결정체(1)를 연마기와 적당한 연마재를 이용하여 연마 가공함으로써, 축심 직교단면이 진원(眞圓)의 지름 1.8mm인 로드형 실리콘 단결정체로 하는 동시에, 원주방향의 1부분의 띠형상 부분을 연마에 의해 제거함으로써, 전체 길이에 걸치는 띠형상의 예컨대 폭 0.6mm의 평탄면(2)을 형성한다. 이렇게 해서, p형 실리콘 단결정으로 이루어진 로드형의 연속 기재(3)를 제작한다. 상기 평탄면(2)은, 다음 공정에 있어서 위치 결정의 기준면으로서, 또한, 연속 기재(3)의 롤링을 방지하는 면으로서 활용되며, 게다가, 후술하는 양음의 전극(9A, 10A)의 극성을 식별하기 위해 활용된다.
다음으로, 상기의 연속 기재(3)를 공지된 기법에 의해, 산소를 포함하는 가스중에서 가열 처리하고, 연속 기재(3)의 표면 전체에, 도 5, 도 6에 나타낸 바와 같은 열산화막(4)을 형성한다. 상기 열산화막(4)의 일부는, 다음의 확산 공정에 있어서 n형 불순물을 열확산할 때의 확산 마스크(4a)로서 활용한다.
다음으로, 연속 기재(3)의 평탄면(2)과 그 양측 근방부의 열산화막(4)의 부분을 왁스 등으로 덮은 상태로 하고, 왁스 등으로 덮여 있지 않은 열산화막(4)의 부분을 공지의 기법에 의해 불산 수용액을 이용하여 에칭 처리함으로써 제거하여, 도 7, 도 8에 나타낸 바와 같은 띠형상의 확산 마스크(4a)를 형성한다. 다음으로, 확산공정에 있어서, 도 9, 도 10에 나타낸 바와 같이, 연속 기재(3)의 표층부 중 상기의 확산 마스크(4a)로 마스크한 띠형상 부분 이외의 부분에, n형 불순물인 인(P) 또는 비소(As) 또는 안티몬(Sb)을 열확산하여 0.5∼1.0㎛ 두께의 n형 확산층(5; 이것이, 기재의 도전형과 다른 도전형의 별개의 도전층에 상당함)을 형성하고, 거의 원통형의 pn접합(6)을 형성한다.
상기 pn접합(6)은, 연속 기재(3)의 축심(3a)을 중심으로 하는 원통으로부터 평탄면(2)과 그 양측 근방부분을 제외한 원통에 가까운 부분 원통(C형 단면의 부분 원통) 형상이다. 상기 인의 확산과정 중에 형성된 인을 포함하는 실리콘 산화막(7)은, 인의 열확산 중에 구리, 철, 금 등의 불순물(이들은, 캐리어의 라이프 타임을 낮춘다)을 게터하지만, 흡습성이 있기 때문에 일단 공지의 에칭액에 의해 에칭 처리함으로써 완전히 제거한다. 이때, 확산 마스크(4a)도 제거한다.
다음으로, 도 11, 도 12에 나타낸 바와 같이, n형 확산층(5) 및 pn접합(6)이 형성된 로드형의 연속 기재(3)를 와이어 소(saw) 등의 절단장치를 이용하여, 약 5mm 길이의 단주체(短柱體)로 절단하여 분할된 로드형의 기재(3A)로서 n형 확산층(5)과 pn접합(6)이 형성된 로드형의 기재(3A)로 하고, 상기 기재(3A)에 대해, 반사방지막(8)과 양음의 전극(9A ,10A)을 다음과 같이 하여 형성한다. 우선, 도 13, 도 14에 나타낸 바와 같이, 로드형 기재(3A)의 전체 표면에, 외부로부터 입사하는 광의 반사를 방지하는 반사방지막(8)으로서, 실리콘 표면의 패시베이션막으로서의 실리콘 산화피막 또는 실리콘 질화피막으로 이루어진 반사방지막(8)을 공지의 열산화(熱酸化)법에 의해 형성한다.
다음으로, 도 15, 도 16에 나타낸 바와 같이, 기재(3A)의 평탄면(2)의 중앙부 표면에, 은을 포함하는 페이스트로 이루어진 양전극재(9)를 폭이 약 0.4mm인 띠형상으로 인쇄하는 동시에, n형 확산층(5)의 표면 중 기재(3A)의 축심(3a)을 사이에 둔 양전극재(9)와 반대측의 정상부(頂部) 부분에, 알루미늄을 포함하는 도전성 페이스트로 이루어진 음전극재(10)를 폭이 약 0.4mm인 띠형상으로 인쇄한다.
다음으로, 양전극재(9)와 음전극재(10)를 건조시킨 후, 이들을 불활성 가스중에서 소성(燒成)함으로써, 양전극재(9)와 음전극재(10)가 반사방지막(8)을 각각 관통하고, 양전극재(9)로 기재(3A)의 Si 단결정에 전기적으로 오믹 접속된 양전극(9A)을 형성하고, 음전극재(10)로 n형 확산층(5)에 전기적으로 오믹 접속된 음전극(10A)을 형성한다. 이와 같이 하여, 로드형(거의 원기둥형)의 반도체 디바이스(20; 태양전지 셀)가 얻어진다(도 17, 도 18 참조). 상기 반도체 디바이스(2)에 있어서는, pn접합(6)의 면적이, 기재(3A)의 축심(3a)와 직교하는 단면의 단면적보다 매우 크게 설정되어 있다.
도 19는, 상기의 반도체 디바이스(20)를 상방에서 바라본 사시도이다. pn접합(6)이 기재(3A)의 거의 원통형상 표면의 근방부에 평행하게 형성되고, n형 확산층(5)의 폭방향 중심부에 음전극(10A)이 오믹 접속되고, 기재(3A)의 축심(3a)에 대해 음전극(10A)과 반대측에 위치하며 또한 평탄면(2)의 폭방향 중앙부에 위치하는 양전극(9A)이 기재(3A)의 p형 실리콘 단결정에 오믹 접속되어, 양전극(9A)과 음전극(10A)은 pn접합(6)의 양단에 접속되어 있다.
따라서, 반도체 디바이스(20)의 표면 중, 양전극(9A)과 음전극(10A)을 제외 한 영역에 입사된 태양광(11)이 기재(3A)를 구성하는 실리콘 단결정에서 흡수되면, 캐리어(전자와 정공)가 발생하고, pn접합(6)에 의해 전자와 정공이 분리되어, 양전극(9A)과 음전극(10A) 사이에 약 0.5∼0.6V 정도의 광기전력이 발생한다.
상기 반도체 디바이스(20)가 거의 원기둥에 가까운 로드 형상을 가지고, 양음의 전극(9A ,10A)이 기재(3A)의 축심(3a)의 양측에 있어서, 양전극(9A)이 평탄면(2)의 p형면의 중심에 위치하고, 음전극(10A)이 확산층(5)의 n형면의 중심에 위치하고 있다. 이에 따라, 양음의 전극(9A ,10A)을 연결하는 평면에 대해 수광의 대칭성이 있으며, 그 평면의 양측으로부터 태양광을 넓은 지향성과, 높은 수광감도로 흡수할 수 있다. 입사광의 방향이 변화되어도, 수광감도가 저하되는 경우가 없다.
도 19에 나타낸 바와 같이, 기재(3A)의 축심(3a)과 직교하는 임의의 평면상에 있어서, 수광된 태양광에 의해 실리콘 단결정으로 이루어진 기재(3A)에서 발생한 캐리어는, 예컨대, 둘레방향으로 다른 위치 A, B, C에 대해서, 양음의 전극(9A ,10A)에 이르는 거리의 합은 거의 동등하여, (a+b）≒ (a’+b’）≒ (a”+b”）와 같이 되므로, 광전류의 분포는, 기재(3A)의 축심(3a)에 대해 균일하게 되어 편향에 의한 저항 손실을 저감할 수 있다. 참고로, pn접합(6)의 표면은, 둘레면 및 축심(3a)과 직교하는 단면에서 절연성의 실리콘 산화피막(8)에 의해 피복 보호되어 있다.
게다가, 상기 반도체 디바이스(20)에 따르면, 로드형 기재(3A)의 표면에 축심(3a)을 사이에 두고 대향하도록 띠형상의 양음의 전극(9A ,10A)을 형성하였으므 로, 기재(3A)의 길이/지름의 값을 크게 하여도, 양음의 전극(9A ,10A) 사이의 거리를 기재(3A)의 지름 이하의 작은 값으로 유지할 수 있으므로, 양음의 전극(9A ,10A) 사이의 전기 저항을 작은 값으로 유지할 수 있기 때문에, pn접합(6)에 있어서의 광전변환 성능을 높게 유지할 수 있다.
그 결과, 기재(3A)의 길이/지름의 값을 크게 함으로써, 다수의 반도체 디바이스(20)를 이용하여 태양전지 패널(또는, 태양전지 모듈)을 구성하는 경우에, 전기적 접속부의 수를 적게 하고, 태양전지 패널의 신뢰성을 높여, 제조비용을 저감할 수 있다. 게다가, 양음의 전극(9A ,10A)을 포함하는 평면에 대하여, 수광의 대칭성을 가지기 때문에, 패널의 양면측으로부터 수광 가능한 태양전지 패널을 구성할 수 있게 된다.
기재(3A)에 평탄면(2)을 형성하였으로, 반도체 디바이스(20)의 제작 도중 등에 있어서 그 평탄면(2)을 기준면으로 할 수 있고, 평탄면(2)에 의해 연속 기재(3)나 기재(3A)가 롤링되는 것을 방지할 수 있으며, 평탄면(2)을 통해 양음의 전극(9A ,10A)을 자동 조립 장치 센서 등에 의해 간단히 식별할 수 있다. 그리고, 반도체 디바이스(20)의 표면에 반사방지막(8)을 형성하였으므로, 입사광의 반사를 억제하여 수광효율을 높일 수 있고, 패시베이션막으로서도 기능하는 반사방지막(8)에 의해 반도체 디바이스(20)의 표면을 보호하여, 내구성을 확보할 수 있다.
이상의 실시예를 부분적으로 변경하는 예에 대해 설명한다.
1) 상기 실시예에 따른 기재(3A)의 지름은 1.8mm이었지만, 이것에 한정되는 것은 아니며, 기재(3A)의 지름은 0.5mm 이상의 임의의 크기로 되지만, 실리콘 단결 정 재료를 절약하기 위해 1.0∼2.0mm의 크기로 하는 것이 바람직하다.
또한, 상기 실시예에 따른 기재(3A)의 길이는 5.0mm이었지만, 이것에 한정되는 것은 아니며, 기재(3A)의 길이는 기재(3A)의 지름의 약 2∼20배 정도의 크기로 해도 된다.
단, pn접합(6)의 면적을 기재(3A)의 축심 직교 단면의 단면적보다 크게 설정한다.
2) 상기 실시예에 따른 평탄면(2)의 폭은 0.6mm이었지만, 이것에 한정되는 것은 아니며, 평탄면(2)의 폭을 0.4∼0.6mm 정도로 설정해도 된다. 여기서, 기재(3A)에 형성한 평탄면(2)은 필수적인 것이 아니며 생략해도 좋다. 단, 이 경우, 양전극(9A)은 음전극(10A)과 동일한 구조가 되고, 양음의 전극(9A ,10A)이 축심(3a)을 사이에 두고 대칭으로 위치하게 된다.
3) 본 실시예에서는, 반도체 디바이스(20; 태양전지 셀)의 기재(3A)를 p형의 Si 단결정으로 구성하였으나, p형의 Si 다결정으로 구성해도 된다. 기재(3A)와 협동하여 pn접합(6)을 형성하기 위한 별개의 도전층은 P 또는 Sb 또는 As를 포함하는 n형 도전층으로 구성해도 된다. 상기 n형 도전층은, 열확산, 또는 CVD에 의한 막 형성, 또는 이온 주입에 의해 형성해도 된다.
더욱이, 기재를 n형 Si 단결정 또는 Si 다결정으로 구성해도 된다. 기재(3A)와 협동하여 pn접합(6)을 형성하기 위한 별개의 도전층은 p형 불순물인 Ga, B, Al을 포함하는 p형 도전층으로 구성해도 된다. 상기 p형 도전층은, 열확산, 또는 CVD에 의한 막 형성, 또는 이온 주입에 의해 형성해도 된다. 또한, 상기 기 재(3A)를, Si 이외의 반도체, Ge, GaSb, GaAs, InP, SiC 중 어느 하나의 단결정, 또는 이들을 포함하는 다원 화합물 반도체로 구성해도 된다.
(실시예 2)
상기 실시예 2에 따른 반도체 디바이스(20B)는, 발광 기능이 있는 발광 다이오드이다. 도 20, 도 21에 나타낸 바와 같이, 상기 반도체 디바이스(20B)는, 기재(3B)와, 평탄면(2B)과, 확산층(5B)과, pn접합(6B)과, 음전극(9B)과, 양전극(10B)과, 패시베이션용 피막(8B)을 구비하고 있으며, 상기 실시예의 반도체 디바이스(20)와 동일한 구조로 구성되어 있다. 기재(3B)는, n형 GaP(인화 갈륨)의 단결정 또는 다결정으로 구성되며, 예컨대, 지름은 0.5mm, 길이는 약 5.0mm이다. 단, 지름은 0.5∼1.0mm정도이면 되고, 길이도 5.0mm에 한정되는 것은 아니다.
기재(3B)에 상기 확산 마스크(4a)와 동일한, 실리콘 질화막(Si3N4)으로 이루어진 확산 마스크로 마스크 한 상태에서, 기재(3B)의 표층부에 아연(Zn)을 열확산시킴으로써, 상기 확산층(5)과 마찬가지로, p형 확산층(5B)을 형성하는 동시에, 거의 원통형(원통에 가까운 부분 원통형)의 pn접합(6B)을 형성한다. 상기 pn접합(6B)의 면적은 기재(3B)의 축심과 직교하는 단면의 단면적보다 크게 설정한다.
상기 반사방지막(8)과 마찬가지로, 예컨대 TiO2로 이루어진 패시베이션용 피막(8B)이 양음의 전극(10B, 9B)을 제외한 전체 표면에 형성되며, 상기 실시예의 양음의 전극(9A ,10A)과 마찬가지로, 양음의 전극(10B, 9B)이 형성되고, 음전극(9B)은, 평탄면(2B)의 폭방향 중앙부에 위치하여 기재(3B)의 n형 GaP에 전기적으로 오 믹 접속되고, 양전극(10B)은, 기재(3B)의 축심(3b)을 사이에 두고 음전극(9B)과 반대측에 형성되어 p형 확산층(5B)에 전기적으로 오믹 접속되어 있다.
상기 발광용 반도체 디바이스(20B; 발광 다이오드)에 있어서는, 양전극(10B)으로부터 음전극(9B)을 향해 순방향 전류를 흘리면, 적색광이 pn접합(6B)으로부터 반경방향으로 거의 동일한 강도로 방사된다. 상기 반도체 디바이스(20)와 마찬가지로, 양음의 전극(10B, 9B)을 포함하는 평면에 대해 발광의 대칭성이 있으며, 발생한 적색광은 반경방향으로 동등한 발광강도로, 또한, 넓은 지향성을 가지고 방사되게 된다. pn접합이 원통형에 가까운 부분 원통형이기 때문에, 발생한 적색광은 반도체디바이스(20B)의 표면을 수직으로 통과하여 외부로 방사된다. 이에 따라, 광의 내부 반사 손실이 적어지고, 발광 효율이 향상한다. 그리고, 양음의 전극(10B, 9B) 사이의 거리를 기재(3B)의 지름 이하의 크기로 유지할 수 있기 때문에, 전극(10B, 9B) 사이의 전기 저항을 낮게 유지하여, 높은 발광 성능을 발휘할 수 있다.
상기 반도체 디바이스(20B)를 부분적으로 변경하는 예에 대해 설명한다.
상기 기재(3B)를 공지의 다양한 반도체재료(예컨대, GaAs, SiC, GaN, InP 등)를 이용해서 구성하여, 다양한 광선을 방사하도록 구성할 수도 있다.
상기 기재(3B)와 협동하여 pn접합(6B)을 형성하는 기재(3B)와 다른 도전형의 별개의 도전층은, 불순물의 열확산, 또는 CVD에 의한 막 형성, 또는 이온 주입에 의해 형성해도 된다.
예컨대, 기재(3B)를 n형 GaAs 단결정으로 구성하고, 상기 별개의 도전층을 Zn을 열확산시킨 확산층으로 구성하여 발광 다이오드로 구성해도 된다.
또한, 기재(3B)를 n형 GaAs 단결정으로 구성하고, 상기 별개의 도전층을 p 형의 GaAs를 열확산, 또는 CVD에 의한 막 형성, 또는 이온 주입함으로써 형성하여, 발광 다이오드로 구성해도 된다. 또한, 기재(3B)를 n형의 SiC 단결정으로 구성하고, 상기 별개의 도전층은 P형의 GaN 또는 GaInP를 막 형성함으로써 형성하여, 발광 다이오드로 구성해도 된다.
(실시예 3)
도 22, 도 23은, 상기 복수의 반도체 디바이스(20; 태양전지 셀)를 도전방향을 열방향으로 정렬한 상태에서 평면적으로 배열하여 직렬 접속한 직렬형 태양전지 모듈(30)을 나타낸 것이다. 인접하는 양음의 전극(9A, 10A)은, Si 단결정의 열팽창계수와 근사한 열팽창계수를 가지는 철·니켈 합금제의 박판 바(31)를 통해 합금화에 의해 전기적으로 접속된다.
예컨대, 박판 바(31)에 있어서의, 양전극(9A)에 접합되는 면에는 2%의 Si를 포함하는 알루미늄 호일, 음전극(10A)에 접합되는 면에는 1%의 안티몬을 포함하는 은박(銀箔)을 개재시킴으로써 양음의 전극(9A ,10A)을 합금화할 수 있다.
상기 직렬형 태양전지 모듈(30)에서는, 직렬 접속되는 태양전지 셀의 수를 증대시킴으로써 출력 전압을 크게 할 수 있다. 표면측으로부터의 태양광과, 이면측으로부터의 태양광을 높은 수광감도로 수광할 수 있다. 상기 태양전지 모듈(30)의 등가회로(30A)는 도 24에 나타낸 바와 같이, 반도체 디바이스(20; 태양전지 셀)에 상당하는 수광 다이오드(20A)를 복수개 직렬 접속한 회로이다.
(실시예 4)
도 25, 도 26은, 상기 복수의 반도체 디바이스(20; 태양전지 셀)를 복수행 복수열의 매트릭스형상으로 또한 도전방향을 열방향으로 정렬한 상태에서 평면적으로 배열하여 직렬/병렬 접속한 직병렬형 태양전지 모듈(40)를 나타낸 것이다. 각 행의 복수의 태양전지 셀(20)의 양전극(9A)과 인접하는 행의 복수의 태양전지 셀(20)의 음전극(10A)은, 연속하는 박판 바(41)를 통해 합금화에 의해 전기적으로 접속된다.
상기 태양전지 모듈(40)에 있어서의, 각 열의 복수의 태양전지 셀(20)은 복수의 박판 바(41)를 통해 직렬 접속되며, 각 행의 복수의 태양전지 셀(20)은 그 양측의 한 쌍의 박판 바(41)를 통해 병렬 접속되어 있다. 이 박판 바(41)는 상기의 박판 바(31)와 동일한 것이며, 상기와 동일한 합금화에 의해 양음의 전극(9A, 10A)에 접합한다.
상기 태양전지 모듈(40)의 일단측의 행과 타단측의 행의 태양전지 셀(20)의 양음의 전극(9A ,10A)에도, 외부의 출력 도선에 전기적으로 접속하기 위한 박판 바(41)가 접합되어 있다. 상기 태양전지 모듈(40)의 등가회로(40A)는, 도 27에 나타낸 바와 같이, 태양전지 셀(20)에 상당하는 수광 다이오드(20A)를 복수행 복수열의 매트릭스형상으로 배치하고, 직렬/병렬 접속한 것이다. 행방향의 태양전지 셀(20)의 수에 따른 출력 전류가 발생하고, 열방향의 태양전지 셀(20)의 수에 따른 전압의 출력이 발생한다.
상기 태양전지 모듈(40)에 있어서는, 복수행 복수의 태양전지 셀(20)이 직렬 /병렬 접속되어 있기 때문에, 일부의 태양전지 셀(20)이 고장, 단선, 그늘 등에 의해 발전 기능이 정지되어도, 그 기능이 정지된 태양전지 셀(20)을 우회하는 우회 회로를 통과하여 광전류가 흐르기 때문에, 정상인 태양전지 셀(20)의 발전 기능이 손상되는 경우가 없다. 태양전지 모듈(40)은 양면측으로부터 수광가능하므로, 예컨대, 도로의 차음벽에 조립되는 태양전지 패널, 또는 펜스형상의 태양전지 패널로서 구성하는데 적합하다.
상기 로드형 반도체 디바이스가 태양전지 셀인 경우에는, 다수의 반도체 디바이스로 태양전지 패널을 구성할 수 있으며, 로드형 반도체 디바이스가 발광 기능을 가지는 경우에는, 단일체의 발광 다이오드 또는 복수의 반도체 디바이스로 이루어진 발광 패널로서 활용할 수 있다.

Claims (10)

  1. 수광 또는 발광 기능을 가지는 로드형 반도체 디바이스로서,
    p형 또는 n형의 단면이 원형 또는 거의 원형의 반도체 결정으로 이루어진 로드형의 기재와,
    상기 기재의 표층부 중 기재의 축심과 평행한 띠형상 부분 이외의 부분에 형성되며 또한 상기 기재의 도전형과 다른 도전형의 별개의 도전층과,
    상기 기재와 별개의 도전층으로 형성된 거의 원통형의 pn접합과,
    상기 기재의 상기 띠형상 부분의 표면에 오믹 접속된 띠형상의 제 1 전극과,
    상기 기재의 축심을 사이에 두고 제 1 전극과 반대측에서 상기 별개의 도전층의 표면에 오믹 접속된 띠형상의 제 2 전극을 구비한 것을 특징으로 하는 로드형 반도체 디바이스.
  2. 제 1항에 있어서,
    상기 기재의 띠형상의 정상부(頂部)를 제거하여 띠형상의 평탄면이 형성되고, 상기 평탄면에 상기 띠형상 부분이 형성된 것을 특징으로 하는 로드형 반도체 디바이스.
  3. 제 1항 또는 제 2항에 있어서,
    상기 기재와 별개의 도전층의 표면 중 제 1, 제 2 전극 이외의 부분에, 반 사방지막이 형성된 것을 특징으로 하는 로드형 반도체 디바이스.
  4. 제 1항 또는 제 2항에 있어서,
    상기 기재는 p형 Si 단결정 또는 다결정으로 구성되고, 상기 별개의 도전층은 P 또는 Sb 또는 As를 포함하는 n형 도전층으로 구성된 것을 특징으로 하는 로드형 반도체 디바이스.
  5. 제 1항 또는 제 2항에 있어서,
    상기 기재는 n형 Si 단결정 또는 다결정으로 구성되고, 상기 별개의 도전층은 B 또는 Ga 또는 Ala를 포함하는 p형 도전층으로 구성된 것을 특징으로 하는 로드형 반도체 디바이스.
  6. 제 4항에 있어서,
    광을 수광하여 발전하는 수광용 디바이스로 구성된 것을 특징으로 하는 로드형 반도체 디바이스.
  7. 제 1항 또는 제 2항에 있어서,
    상기 기재는 n형의 GaP 단결정 또는 GaAs 단결정으로 구성되고, 상기 별개의 도전층은 Zn을 열확산시킨 n형 확산층으로 구성되어, 발광 다이오드로 구성된 것을 특징으로 하는 로드형 반도체 디바이스.
  8. 제 1항 또는 제 2항에 있어서,
    상기 기재는 n형의 GaAs 단결정으로 구성되고, 상기 별개의 도전층은 p형의 GaAs를 확산 또는 막 형성 또는 이온 주입함으로써 형성되어, 발광 다이오드로 구성된 것을 특징으로 하는 로드형 반도체 디바이스.
  9. 제 1항 또는 제 2항에 있어서,
    상기 기재는 n형의 SiC 단결정으로 구성되고, 상기 별개의 도전층은 p형의 GaN 또는 GaInP를 막 형성함으로써 형성되어, 발광 다이오드로 구성된 것을 특징으로 하는 로드형 반도체 디바이스.
  10. 제 1항 또는 제 2항에 있어서,
    상기 pn접합의 면적이 상기 기재의 축심과 직교하는 단면의 단면적보다 크게 설정된 것을 특징으로 하는 로드형 반도체 디바이스.
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