KR20090018723A

KR20090018723A - 보호형 페이징 표시 메커니즘을 위한 방법, 장치 및 시스템

Info

Publication number: KR20090018723A
Application number: KR1020097000450A
Authority: KR
Inventors: 제이알-시안 짜이; 제스 워커; 에밀리 퀴
Original assignee: 인텔 코포레이션
Priority date: 2006-07-12
Filing date: 2007-07-05
Publication date: 2009-02-20
Also published as: CN101491150A; EP2047707A4; WO2008008688A1; US20080014882A1; KR101026300B1; JP4932909B2; JP2009543526A; CN101491150B; EP2047707A1; US7826858B2

Abstract

본 발명의 실시예는 무선 네트워크 내의 보호형 페이징 표시 메커니즘을 위한 방법 및 장치를 제공한다. 다른 실시예가 설명 및 청구된다.

Description

보호형 페이징 표시 메커니즘을 위한 방법, 장치 및 시스템{PROTECTED PAGING INDICATION MECHANISM WITHIN WIRELESS NETWORKS}

본 발명의 실시예는 무선 네트워크 분야에 관한 것으로, 보다 구체적으로는, 무선 네트워크 내의 보호형 페이징 표시 메커니즘에 관한 것이다.

무선 네트워크 내의 이동 장치에 대한 페이징이 도입되고 있음에 따라, 페이징 표시 메시지가 위조 보호를 가지는 것이 중요하다. 부가적으로, 이동 장치가 절전 모드에 있을 때(즉, 대기 상태이며, 페이징 모드에 있는 것으로도 지칭됨), 이동 장치가 딥 페이징 표시 메시지 프로세싱을 수행하지 않으면서 대기 모드 내에 있는 경우에 페이징되고 있는지 여부를 효율적으로 결정할 수 있는 것이 중요하다.

본 발명의 실시예는 첨부 도면과 함께 후속하는 상세한 설명에 의해 쉽게 이해될 것이다. 이 설명을 용이하게 하기 위해, 동일한 참조 번호는 동일한 구성요소를 지정한다. 본 발명의 실시예는 예로써 도시되며 첨부 도면의 형태로 한정되지 않는다.

도 1은 본 발명의 다양한 실시예에 따른 예시적인 무선 통신 시스템의 개략도이다.

도 2는 본 발명의 다양한 실시예에 따른 무선 네트워크에 대한 페이징 표시 메시지의 프레임 바디에 대한 개략도이다.

도 3은 본 발명의 다양한 실시예에 따른 무선 네트워크에 대한 페이징 표시 메시지의 페이징 비트맵에 대한 개략도이다.

도 4는 본 발명의 다양한 실시예에 따른 무선 네트워크에 대한 페이징 표시 메시지의 페이징 국 표시 요소에 대한 개략도이다.

도 5는 본 발명의 다양한 실시예에 따른 무선 네트워크에 대한 보호형 페이징 메커니즘의 예를 도시하는 흐름도이다.

도 6은 본 발명의 다양한 측면을 실시하는 데 사용될 수 있는 예시적인 프로세서 시스템의 블록도이다.

후속하는 상세한 설명에서, 본 명세서의 일부를 형성하고 본 발명이 실시될 수 있는 실시예가 예로써 도시되는 첨부 도면을 참조하되, 도면 전체에서 동일한 번호는 동일한 구성요소를 지정한다. 다른 실시예가 이용될 수 있으며, 본 발명의 범위로부터 벗어나지 않으면서 구조적 또는 논리적 변화가 이루어질 수 있음을 알아야 한다. 따라서, 후속하는 상세한 설명은 제한적 의미로 해석되어서는 안 되며, 본 발명에 따른 실시예의 범위는 첨부된 특허청구범위 및 그 균등물에 의해 규정된다.

다양한 동작은 다수의 이산 동작으로서 본 발명의 실시예를 이해하는 데 도움이 되는 방식으로 차례로 설명될 수 있지만, 설명의 순서는 이들 동작이 순서 의존적인 것으로 해석되어서는 안 된다.

본 발명의 목적을 위해, 구 "A/B"는 A 또는 B를 의미한다. 본 발명의 목적을 위해, 구 "A 및/또는 B"는 "(A), (B) 또는 (A 및 B)"를 의미한다. 본 발명의 목적을 위해, 구 "A, B와 C 중 적어도 하나"는 "(A), (B), (C), (A 및 B), (A 및 C), (B 및 C) 또는 (A, B 및 C)"를 의미한다. 본 발명의 목적을 위해, 구 "(A)B"는 "(B) 또는 (AB)", 즉, A가 선택적인 요소임을 의미한다.

설명은 각각 동일하거나 서로 다른 실시예 중 하나 이상을 지칭할 수 있는 구 "일 실시예에서" 또는 "실시예에서"를 사용할 수 있다. 또한, 본 발명의 실시예에 관하여 사용될 수 있는 용어 "포함하는", "구비하는", "가지는" 등은 동의어이다.

본 발명의 실시예는 무선 네트워크 내의 보호형 페이징 표시 메커니즘을 제공한다.

도 1을 참조하면, 예시적인 무선 통신 시스템(100)은 일반적으로 110 및 120으로 도시된 하나 이상의 무선 통신 네트워크를 포함할 수 있다. 특히, 무선 통신 시스템(100)은 무선 LAN(WLAN)(110) 및 무선 MAN(WMAN)(120)을 포함할 수 있다. 도 1이 2 개의 무선 통신 네트워크를 도시하지만, 무선 통신 시스템(100)은 추가의 또는 보다 소수의 무선 통신 네트워크를 포함할 수 있다. 예컨대, 무선 통신 네트워크(100)는 WLAN 및/또는 WMAN을 더 많이 또는 더 적게 포함할 수 있다. 본 명세서에 설명된 방법 및 장치는 이것으로 한정되지 않는다.

무선 통신 시스템(100)은 가입자 국(subscriber station)으로도 지칭되며 일반적으로 140, 142 및 144로 도시된 하나 이상의 이동 장치도 포함할 수 있다. 예컨대, 가입자 국(140,142,144)은 데스크탑 컴퓨터, 랩탑 컴퓨터, 휴대용 컴퓨터, 태블릿 컴퓨터, 셀룰러 전화기, 페이저, 오디오 및 비디오 플레이어(예컨대, MP3 플레이어 또는 DVD 플레이어), 게임 장치, 비디오 카메라, 디지털 카메라, 네비게이션 장치(예컨대, GPS 장치), 무선 주변장치(예컨대, 프린터, 스캐너, 헤드셋, 키보드, 마우스 등), 의학용 장치(예컨대, 심박 모니터, 혈압 모니터 등) 및/또는 다른 적절한 고정, 휴대용 또는 이동 전자 장치와 같은 무선 전자 장치를 포함할 수 있다. 도 1은 3 개의 가입자 국을 도시하지만, 무선 통신 시스템(100)은 가입자 국을 더 많이 또는 더 적게 포함할 수 있다.

가입자 국(140,142,144)은 무선 링크를 통해 통신하는 데 확산 스펙트럼 변조(예컨대, 직접 시퀀스 모드 분할 다중 접속(DS-CDMA) 및/또는 주파수 홉핑 코드 분할 다중 접속(FH-CDMA)), 시분할 다중화(TDM) 변조, 주파수 분할 다중화(FDM) 변조, 직교 주파수 분할 다중화(OFDM) 변조, 멀티 캐리어 변조(MDM) 및/또는 다른 적절한 변조 기술과 같은 다양한 변조 기술을 사용할 수 있다.

일례에서, 랩탑 컴퓨터(140)는 WLAN(110)을 구현하는 데 직접 시퀀스 확산 스펙트럼(DSSS) 변조 및/또는 주파수 홉핑 확산 스펙트럼(FHSS) 변조(예컨대, IEEE에 의해 개발된 802.11 표준 그룹 및/또는 이들 표준의 변화 및 발전 중 임의의 것에 따른 변조)를 사용할 수 있다. 예컨대, 랩탑 컴퓨터(140)는 휴대용 컴퓨터(142) 및/또는 스마트 폰(144)과 같이 WLAN(110)과 관련된 장치와 무선 링크를 통해 통신할 수 있다. 랩탑 컴퓨터(140)는 무선 링크를 통해 액세스 포인트(AP)(150)와도 통신할 수 있다. 일반적으로, WLAN 및 WMAN은 다수의 AP(150)를 포함한다. AP(150)는 보다 상세히 후술되는 바와 같이 라우터(152)에 동작가능하게 결합될 수 있다. 이와 달리, AP(150) 및 라우터(152)는 단일 장치(예컨대, 무선 라우터)에 집적될 수 있다.

랩탑 컴퓨터(140)는 OFDM 변조를 사용하여 무선 주파수 신호를 다수의 작은 서브 신호로 분할함으로써 대량의 디지털 데이터를 전송할 수 있는데, 이는 차례로 상이한 주파수에서 동시에 전송된다. 특히, 랩탑 컴퓨터(140)는 WMAN(120)을 구현하는 데 OFDM 변조를 사용할 수 있다. 예컨대, 랩탑 컴퓨터(140)는 고정, 휴대용 및/또는 이동 광대역 무선 액세스(BWA) 네트워크(예컨대, IEEE 2004에 의해 공포된 IEEE 표준 802.16)용으로 제공하도록 IEEE에 의해 개발된 802.16 표준 그룹에 따라 작동하여, 일반적으로 160, 162 및 164로 도시된 기지국과 무선 링크(들)를 통해 통신할 수 있다.

이상의 예들 중 일부가 IEEE에 의해 개발된 표준에 관하여 설명되지만, 본 명세서에 개시된 방법 및 장치는 다른 특별한 관심 그룹 및/또는 표준 개발 기구 (예컨대, Wi-Fi 협회, WiMAX 포럼, IrDA, 3GPP 등)에 의해 개발된 다수의 사양 및 표준에 쉽게 적용가능하다. 본 명세서에 설명된 방법 및 장치는 이것으로 한정되지 않는다.

WLAN(110) 및 WMAN(120)은 이더넷, 디지털 가입자 회선(DSL), 전화 회선, 동축 케이블 및/또는 임의의 무선 접속부 등에 대한 접속을 통해 인터넷, 전화 네트워크(예컨대, PSTN), LAN, 케이블 네트워크 및/또는 다른 무선 네트워크와 같은 공동의 공중 또는 사설 네트워크(170)에 동작가능하게 결합될 수 있다. 일례에서, WLAN(110)은 AP(150) 및/또는 라우터(152)를 통해 공동의 공중 또는 사설 네트워크(170)에 동작가능하게 결합될 수 있다. 다른 예에서, WMAN(120)은 기지국(들)(160, 162 및/또는 164)을 통해 공동의 공중 또는 사설 네트워크(170)에 동작가능하게 결합될 수 있다.

무선 통신 시스템(100)은 다른 적절한 무선 통신 네트워크를 포함할 수 있다. 예컨대, 무선 통신 시스템(100)은 무선 WAN(WWAN)(도시 생략)을 포함할 수 있다. 랩탑 컴퓨터(140)는 다른 무선 통신 프로토콜에 따라 작동하여 WWAN을 지원할 수 있다. 특히, 이들 무선 통신 프로토콜은 GSM 기술, WCDMA 기술, GPRS 기술, EDGE 기술, UMTS 기술, 이들 기술에 기반한 표준, 이들 표준의 변화 및 발전, 및/또는 다른 적합한 무선 통신 표준과 같은 아날로그, 디지털 및/또는 듀얼 모드 통신 시스템 기술에 기초할 수 있다. 도 1은 WLAN 및 WMAN을 도시하지만, 무선 통신 시스템(100)은 WLAN, WMAN 및/또는 WWAN의 다른 조합을 포함할 수 있다. 본 명세서에 설명된 방법 및 기술은 이것으로 한정되지 않는다.

무선 통신 시스템(100)은 셀룰러 전화 시스템, 위성 시스템, 개인 통신 시스템(PCS), 양방향 무선 시스템, 단방향 페이저 시스템, 양방향 페이저 시스템, 개인용 컴퓨터(PC) 시스템, PDA 시스템, PCA 시스템 및/또는 임의의 다른 적절한 통신 시스템을 구현하기 위해, 네트워크 인터페이스 장치 및 주변장치(예컨대, 네트워크 인터페이스 카드(NIC)), 액세스 포인트(AP), 재분할 포인트, 엔드 포인트, 게이트웨이, 브릿지, 허브 등과 같은 다른 WLAN, WMAN 및/또는 WWAN 장치(도시 생략)를 포함할 수 있다. 특정 예가 전술되었지만, 본 개시의 커버리지의 범위는 이것으로 한정되지 않는다.

본 발명의 다양한 실시예에 따르면, 페이징 서비스 및 이동 가입자 국(STA)은 각각 전방향성 안테나, 제어 블록, 제어 블록과 안테나에 동작가능하게 결합된 송신 블록 및 제어 블록과 안테나에 동작가능하게 결합된 수신 블록을 포함할 수 있다. 적어도 송신 블록과 수신 블록은 적어도 하나의 공통 구성요소를 가진 송수신기의 일부일 수 있다. 적어도 STA 내에서, 송신 및 수신 블록은 통신 모델의 매체 액세스 제어(MAC) 계층 및 물리(PHY) 계층을 구현하는 구성요소를 포함한다. STA는 MAC 및/또는 PHY 계층을 구현하는 구성요소의 적어도 일부 또는 전부에 전력을 중단 및 공급하는 제어 블록에 의해 페이징 모드에 진입 및 나갈 수 있다.

본 발명의 다양한 실시예에 따른 프로세스는, 일단 STA가 확장된 서비스 세트(ESS)와의 결합(제 1 접촉)을 완료하면, 네트워크 인증 서버(NAS)가 페이징 서비스에 이동국 키(MSK)를 분배한다는 것을 제공한다. 페이징 서비스는 AP 또는 개별 네트워크 개체에서 구현될 수 있다. 페이징 서비스 및 STA는 MSK로부터 서비스 페 어와이즈 키(SPK:Service Pairwise Key)를 유도할 수 있다. 이와 달리, 캐싱된 사전 공유 키(PSK)의 비트가 사용될 수 있다. SPK는 예컨대, MSK의 비트 256-511, STA의 MAC 어드레스, 페이징 서비스 식별자 및 키 길이를 가진 키 유도 함수를 통해 생성될 수 있다. 본 발명의 다양한 실시예에 따르면, 페이징 서비스 및 STA는 SPK로부터 무결성 페어와이즈 임시 키(IPTK:Integrity Pairwise Temporal Key)를 생성한다. IPTK는 SPK, 페이징 서비스, STA에서 생성된 난수 A, 페이징 서비스에서 생성된 난수 B 및 키 길이를 가진 키 유도 함수를 통해 생성될 수 있다.

본 발명의 다양한 실시예에 따르면, 네트워크 내의 STA가 페이징 모드에 진입할 때, STA는, 페이징 표시 메시지(PIM)가 페이징 서비스로부터, 때때로 액세스 포인트(AP)를 통해, 브로드캐스트되는 페이징 간격(예컨대, 페이징 서비스에 의해 통지되거나 알려지게 됨) 이전에 일시적으로 또는 부분적으로 "깨어날 수 있다". 이어서 STA는 STA에 대한 정보의 착신 패킷이 존재할 때 페이징 서비스에 의해 페이징될 준비를 하는데, 일부 개체가 STA를 페이징하고 있고/있거나 일부 개체가 STA와 접촉 또는 통신하기를 원한다.

도 2는 본 발명의 다양한 실시예에 따른 페이징 표시 메시지(200)에 대한 프레임 바디의 예를 도시한다. 알 수 있듯이, 바디는 MAC 헤더에 대한 필드(202), 페이징 비트맵에 대한 필드(204), 복수의 페이징 국 표시 요소에 대한 필드(206,208,210) 및 프레임 체크 시퀀스 필드(FCS)(212)를 포함한다.

본 발명의 다양한 실시예에 따르면, 도 3과 관련하여 페이징 비트맵의 예가 설명될 수 있다. 도 3에서 알 수 있듯이, 페이징 비트맵(300)은 식별자에 대한 필 드(302), 페이징 비트맵에 대한 길이를 나타내는 필드(304) 및 페이징 비트맵 자체에 대한 필드(306)를 포함한다. 예로써, 식별자 필드는 1 옥텟(octet)(8 비트)일 수 있고, 길이에 대한 필드도 1 옥텟일 수 있지만, 페이징 비트맵 필드는 8 옥텟일 수 있다. 따라서, 일 실시예에서, 페이징 비트맵은 64 비트를 포함하고 8 옥텟으로 조직되어, 비트맵 내의 비트 수(0≤N≤64)가 옥텟 수[N/8] 내의 비트 수(N mod 8)에 대응하게 된다. 각 옥텟의 가장 낮은 비트는 비트 수 0이고 각 옥텟의 가장 높은 비트는 비트 수 7이다. 페이징 비트맵 내의 각 비트는 페이징 서비스의 기본 서비스 세트 내의 하나 이상의 STA에 대한 페이징 인덱스(index)에 대응한다. 만일 페이징 인덱스를 N으로 나타낸 STA에 대한 어떠한 페이지도 존재하지 않으면 비트 수 N은 0이다. 만일 그 STA에 대한 임의의 페이징 프레임이 페이징 서비스에 도달하면, 페이징 비트맵 내의 비트 수 N은 1이다. 페이징 인덱스는 STA에 대한 키 ID 또는 STA MAC 어드레스 중 적어도 하나를 입력값으로서 사용할 수 있는 유도 함수를 사용하여 설정될 수 있다. 예컨대, 페이징 인덱스 = 해시(6 비트, 키 ID의 2 바이트)이다. 키 ID는 페이징 서비스와 STA 사이의 전술된 IPTK를 식별한다. 따라서, 페이징 인덱스는 페이징 서비스와 STA 사이의 IPTK를 식별하는 모호화(obfuscated) 키 식별자 또는 모호화 STA MAC 어드레스 중 적어도 하나를 갖는다.

따라서, 다양한 STA의 키 ID 및 페이징 비트맵을 생성하는 데 사용된 유도 함수에 따라, 다수의 STA는 동일한 페이징 인덱스를 가질 수 있다. 따라서, 페이징 간격 동안에, 페이징 표시 메시지를 수신하면, STA에 의해 페이징 비트맵이 사 용되어 STA가 페이징되고 있는지 여부를 결정할 수 있다. 만일 STA가 페이징 인덱스 비트가 1임을 발견하면, STA는, 만일 존재한다면 특정 페이지 정보를 발견하도록, 페이징 표시 메시지를 가진 페이징 국 표시 요소 리스트를 통해 검색한다. 페이징 국 표시 요소 리스트는 키 ID를 인덱스로서 사용할 수 있다. 페이징 국 표시 요소를 키 ID로 나타내면, 리스트를 통해 분류하기 위해 이진 검색이 적용될 수 있다.

본 발명의 다양한 실시예에 따르면, 만일 페이징 간격 동안에 어떠한 STA도 페이징되고 있지 않으면, 페이징 표시 프레임에 페이징 비트맵 요소 및 페이징 국 표시 요소가 존재하지 않을 수도 있다. 이는 페이징 비트맵을 "소거"할 필요가 없게 할 수 있다.

도 4에서 알 수 있듯이, 본 발명의 다양한 실시예에 따른 페이징 국 표시 요소(400)는 몇몇 필드를 포함한다. 어떤 필드(402)는 식별자에 대한 것일 수 있고, 다른 필드(404)는 길이에 대한 것일 수 있다. 순서 번호 필드(406), 키 ID 필드(408) 및 메시지 무결성 코드(MIC) 필드(410)도 제공될 수 있다. 예로써, 식별자 필드는 1 옥텟일 수 있고, 길이 필드는 1 옥텟일 수 있으며, 순서 번호 필드는 6 옥텟일 수 있고, 키 ID 필드는 2 옥텟일 수 있으며, MIC 필드는 8 옥텟일 수 있다. 본 발명의 다양한 실시예에 따르면, 순서 번호 필드는 키 ID 필드가 MIC를 연산하는 데 사용된, 페이징 서비스와 STA 사이의 IPTK를 식별하는 동안 재실행 보호를 제공한다. 전술한 바와 같이, IPTK는 MSK로부터 유도된다. MIC 필드는 전체 페이징 비트맵 정보 요소 및 페이징 국 표시 정보 요소 내의 이전 필드 전부를 통 해 계산된 MIC를 포함할 수 있다.

따라서, 도 5를 참조하면, STA가 페이징 모드에 진입함(대기 상태가 됨)을 알 수 있다(단계 500). 페이징 간격 동안, STA는 페이징 표시 메시지를 처리하기 위해 일시적으로 또는 부분적으로 깨어난다(단계 502). STA는 페이징 비트맵 내의 적절한 비트를 체크한다(단계 504). 만일 비트가 설정되지 않으면, 즉, 값이 0이면, STA가 페이징되고 있지 않으므로 STA는 대기 상태에 남는다. 만일 비트가 설정되면, 즉, 값이 1이면, STA는 실제로 STA가 페이징되고 있는지를 판정하기 위해 페이징 국 표시 요소를 검색한다(단계 506). 만일 STA에 대한 어떠한 페이징 국 표시 요소도 발견되지 않으면, STA는 대기 상태에 남는다. 만일 STA에 대한 페이징 국 표시 요소가 발견되면, STA는 무결성 체크를 수행한다(단계 508). 만일 무결성 체크가 실패하면, STA는 대기 상태에 남는다. 만일 무결성 체크가 통과되면, STA는 실제로 페이징되고 있고(단계 510), STA는 대기 상태를 종료하고 "깨어난다"(단계 512).

도 6은 다양한 실시예에 따라서, 본 명세서에 개시된 방법 및 장치를 구현하는 예시적인 프로세서 시스템(2000)의 블록도이다. 프로세서 시스템(2000)은 데스크탑 컴퓨터, 랩탑 컴퓨터, 휴대용 컴퓨터, 태블릿 컴퓨터, PDA, 서버, 인터넷 설비 및/또는 임의의 다른 유형의 컴퓨팅 장치일 수 있다. 프로세서 시스템(2000)은 STA, AP 또는 페이징 서비스 기능을 호스팅하는 서버로서 사용될 수 있다.

도 6에 도시된 프로세서 시스템(2000)은 메모리 제어기(2012) 및 입/출력(I/O) 제어기(2014)를 포함하는 칩셋(2010)을 포함할 수 있다. 칩셋(2010)은 프 로세서(2020)에 의해 액세스 가능하거나 사용되는 메모리 및 I/O 관리 기능뿐만 아니라 복수의 범용 및/또는 특정 용도의 레지스터, 타이머 등도 포함할 수 있다. 칩셋(2010)은 하나 이상의 WPAN 구성요소, WLAN 구성요소, WMAN 구성요소, WWAN 구성요소 및/또는 다른 적합한 네트워킹 구성요소를 사용하여 구현될 수 있다. 특히, STA 또는 페이징 서비스이도록 설계된 다양한 실시예에서, 전술한 페이징 메커니즘의 선택된 측면을 구현하는 본 발명의 교시가 칩셋(2010)에 부여될 수 있다. 프로세서(2020)는 하나 이상의 프로세서, 예컨대, Intel® Core™ 기술, Intel® Pentium™ 기술, Intel® Itanium™ 기술, Intel® Centrino™ 기술, Intel® Core™ Duo 기술, Intel® Xeon™ 기술 및/또는 Intel® Xcale™ 기술을 사용하여 구현될 수 있다. 이와 달리, 프로세서(2020)를 구현하는 데 다른 프로세싱 기술이 사용될 수 있다. 프로세서(2020)는 제 1 레벨 통합 캐시(L1), 제 2 레벨 통합 캐시(L2), 제 3 레벨 통합 캐시(L3) 및/또는 데이터를 저장하는 임의의 다른 적합한 구조물을 사용하여 구현될 수 있는 캐시(2022)를 포함할 수 있다.

메모리 제어기(2012)는 프로세서(2020)가 버스(2040)를 통해 휘발성 메모리(2032) 및 비휘발성 메모리(2034)를 포함하는 주 메모리(2030)에 액세스하고 이와 통신하게 하는 기능을 수행할 수 있다. 휘발성 메모리(2032)는 SDRAM, DRAM, RDRAM(RAMBUS Dynamic Random Access Memory) 및/또는 임의의 다른 유형의 랜덤 액세스 메모리 장치로 구현될 수 있다. 비휘발성 메모리(2034)는 플래시 메모리, ROM, EEPROM 및/또는 임의의 다른 바람직한 유형의 메모리 장치를 사용하여 구현될 수 있다. 전술된 페이징 서비스 기능을 호스팅하기에 적합한 서버로서 사용되도록 설계된 다양한 실시예에서, 주 메모리(2030)는 전술한 페이징 서비스 기능의 전부 또는 일부를 구현하는 인스트럭션(의 비영구적 사본)을 포함할 수 있다.

프로세서 시스템(2000)은 버스(2040)에 결합되는 인터페이스 회로(2050)도 포함할 수 있다. 인터페이스 회로(2050)는 이더넷 인터페이스, USB, 제3세대 입/출력(3GIO) 인터페이스 및/또는 임의의 다른 적합한 유형의 인터페이스와 같은 임의의 유형의 인터페이스 표준을 사용하여 구현될 수 있다. STA 또는 AP이도록 설계된 다양한 실시예에서, 칩셋(2010)에 부여된 것 외에 또는 대신에, 전술한 페이징 메커니즘의 선택된 측면이 인터페이스 회로(2050)에 구현될 수 있다.

하나 이상의 입력 장치(2060)가 인터페이스 회로(2050)에 접속될 수 있다. 입력 장치(들)(206)는 개인이 프로세서(2020)에 데이터 및 명령을 입력하는 것을 허용한다. 예컨대, 입력 장치(들)(2060)는 키보드, 마우스, 터치감지 디스플레이, 트랙 패드, 트랙 볼, 아이소포인트(isopoint) 및/또는 음성 인식 시스템으로 구현될 수 있다.

하나 이상의 출력 장치(2070)도 인터페이스 회로(2050)에 접속될 수 있다. 예컨대, 출력 장치(들)(2070)는 디스플레이 장치(예컨대, 발광 디스플레이(LED), 액정 디스플레이(LCD), 음극선관(CRT) 디스플레이, 프린터 및/또는 스피커)로 구현될 수 있다. 인터페이스 회로(2050)는 특히 그래픽 드라이버 카드를 포함할 수 있다.

프로세서 시스템(2000)은 소프트웨어 및 데이터를 저장하는 하나 이상의 대용량 저장 장치(2080)도 포함할 수 있다. 이러한 대용량 저장 장치(들)(2080)의 예는 플로피 디스크 및 드라이브, 하드 디스크 드라이브, 콤팩트 디스크 및 드라이브, 및 디지털 다용도 디스크(DVD) 및 드라이브를 포함한다. 전술한 페이징 서비스 기능을 호스팅하기에 적합한 서버로서 사용되도록 설계된 다양한 실시예에서, 대용량 저장 장치(들)는 전술한 페이징 서비스 기능의 전부 또는 일부를 구현하는 인스트럭션(의 비영구적 사본)을 포함할 수 있다.

인터페이스 회로(2050)는 네트워크를 통한 외부 컴퓨터와의 데이터 교환을 용이하게 하는 모뎀 또는 네트워크 인터페이스 카드와 같은 통신 장치도 포함할 수 있다. 프로세서 시스템(2000)과 네트워크 사이의 통신 링크는 이더넷 접속부, 디지털 가입자 회선(DSL), 전화 회선, 셀룰러 전화 시스템, 동축 케이블 등과 같은 임의의 유형의 네트워크 접속부일 수 있다.

입력 장치(들)(2060), 출력 장치(들)(2070), 대용량 저장 장치(들)(2080) 및/또는 네트워크에 대한 액세스는 I/O 제어기(2014)에 의해 제어될 수 있다. 특히, I/O 제어기(2014)는 프로세서(2020)가 버스(2040) 및 인터페이스 회로(2050)를 통해 입력 장치(들)(2060), 출력 장치(들)(2070), 대용량 저장 장치(들)(2080) 및/또는 네트워크와 통신하게 하는 기능을 수행할 수 있다.

도 6에 도시된 구성요소는 프로세서 시스템(2000) 내에 개별 블록으로서 도시되지만, 이들 블록 중 몇몇에 의해 수행된 기능은 단일 반도체 회로 내에 집적되거나 2 개 이상의 개별 집적 회로를 사용하여 구현될 수 있다. 예컨대, 메모리 제어기(2012) 및 I/O 제어기(2014)는 칩셋(2010) 내의 개별 블록으로서 도시되지만, 메모리 제어기(2012) 및 I/O 제어기(2014)는 단일 반도체 회로 내에 집적될 수 있 다.

바람직한 실시예의 설명의 목적을 위해 본 명세서에 특정 실시예가 예시 및 설명되었지만, 당업자는 동일한 목적을 달성하기 위해 계산된 다양한 다른 및/또는 균등한 실시예 또는 구현예가 본 발명의 범위로부터 벗어나지 않으면서 도시 및 설명된 실시예를 대체할 수 있음을 알 것이다. 당업자는 본 발명에 따른 실시예가 상당히 다양한 방법으로 구현될 수 있음을 쉽게 알 것이다. 본 출원은 본 명세서에 개시된 실시예의 어떠한 적응 또는 변경도 커버하도록 의도된다. 따라서, 본 발명에 따른 실시예는 특허청구범위 및 그 균등물에 의해서만 명백히 제한된다.

Claims

페이징 서비스에 의해, 복수의 국(STA) 중 적어도 하나가 페이징되고 있는지를 나타내는 적어도 하나의 페이징 인덱스(index)를 가진 페이징 표시 메시지(PIM)를 생성하는 단계 -상기 적어도 하나의 페이징 인덱스는 상기 페이징 서비스와 상기 STA 사이의 무결성 페어와이즈 임시 키(IPTK:Integrity Pairwise Temporal Key)를 식별하는 모호화(obfuscated) 키 식별자 또는 모호화 STA 매체 액세스 제어(MAC) 어드레스 중 적어도 하나를 가짐- 와,

상기 페이징 서비스에 의해, 상기 PIM을 상기 STA로 전송하는 단계를 포함하는

보호형 페이징 표시 메커니즘을 위한 방법.
제 1 항에 있어서,

상기 PIM을 생성하는 단계는, 복수의 페이징 인덱스를 가지도록 상기 PIM을 생성하는 단계를 포함하는

보호형 페이징 표시 메커니즘을 위한 방법.
제 2 항에 있어서,

상기 페이징 서비스에 의해, 상기 복수의 페이징 인덱스를 나타내는 페이징 비트맵을 생성하는 단계를 더 포함하되,

상기 PIM은 상기 페이징 비트맵을 포함하는

보호형 페이징 표시 메커니즘을 위한 방법.
제 3 항에 있어서,

상기 페이징 비트맵을 생성하는 단계는, 상기 IPTK의 적어도 일부의 입력값을 가진 함수를 사용하는 단계를 포함하는

보호형 페이징 표시 메커니즘을 위한 방법.
제 4 항에 있어서,

상기 페이징 비트맵을 생성하는 단계는, IPTK에 대한 식별자 또는 STA MAC 어드레스 중 적어도 하나를 사용하는 단계를 포함하는

보호형 페이징 표시 메커니즘을 위한 방법.
제 5 항에 있어서,

상기 식별자는 2 바이트를 포함하는

보호형 페이징 표시 메커니즘을 위한 방법.
제 6 항에 있어서,

상기 페이징 비트맵을 생성하는 단계는, 적어도 64 비트를 포함하는 페이징 비트맵을 생성하는 단계를 포함하는

보호형 페이징 표시 메커니즘을 위한 방법.
제 1 항에 있어서,

상기 복수의 STA 내의 어느 특정 STA가 실제로 페이징되고 있는지를 나타내는 특정 페이징 정보를 상기 PIM 내에 전송하는 단계를 더 포함하는

보호형 페이징 표시 메커니즘을 위한 방법.
제 8 항에 있어서,

상기 PIM 내에 메시지 무결성 코드를 전송하는 단계를 더 포함하는

보호형 페이징 표시 메커니즘을 위한 방법.
제 8 항에 있어서,

상기 PIM 내에 순서 번호를 전송하는 단계를 더 포함하는

보호형 페이징 표시 메커니즘을 위한 방법.
보호형 페이징 표시 메커니즘을 위한 장치에 있어서,

상기 장치를 호스팅하는 국(STA)에 대하여, 페이징 서비스에 의해 생성되고 상기 STA를 포함하는 복수의 국 중 적어도 하나가 페이징되고 있는지를 나타내는 적어도 하나의 페이징 인덱스를 포함하는 페이징 표시 메시지(PIM)를 수신하는 수신 블록 -상기 적어도 하나의 페이징 인덱스는 상기 페이징 서비스와 상기 STA 사이의 무결성 페어와이즈 임시 키(IPTK)를 식별하는 모호화 키 식별자 또는 모호화 STA 매체 액세스 제어(MAC) 어드레스 중 적어도 하나를 가짐- 과,

상기 수신 블록에 동작가능하게 결합되고, 상기 STA가 페이징되고 있는지를 결정하도록 상기 PIM을 해석하는 제어 블록을 포함하는

보호형 페이징 표시 메커니즘을 위한 장치.
제 11 항에 있어서,

상기 제어 블록은, 상기 STA가 페이징되고 있는지 및 페이징 모드를 종 료(exit)하고 네트워크 내에서 통신을 재개해야 할지를 결정하도록 상기 PIM을 해석하는

보호형 페이징 표시 메커니즘을 위한 장치.
제 11 항에 있어서,

상기 PIM은 복수의 페이징 인덱스를 나타내는 페이징 비트맵을 포함하고,

상기 제어 블록은 상기 STA가 페이징되고 있는지를 결정하도록 상기 페이징 비트맵을 해석하는

보호형 페이징 표시 메커니즘을 위한 장치.
제 13 항에 있어서,

상기 제어 블록은, 상기 PIM 내의 메시지 무결성 코드를 검증하여 상기 PIM을 신뢰할 수 있는지를 결정하기 위해 상기 PIM이 상기 STA에 대한 페이징 표시 요소를 포함하는지를 결정하고, 페이징 모드를 종료하고 상기 네트워크 내에서 통신을 재개해야 할지를 결정하는

보호형 페이징 표시 메커니즘을 위한 장치.
제 14 항에 있어서,

상기 제어 블록은 상기 PIM 내의 순서 번호를 검증하여 상기 PIM이 재실행되는지를 결정하는

보호형 페이징 표시 메커니즘을 위한 장치.
전방향성 안테나와,

상기 안테나에 동작가능하게 결합되어 하나 이상의 페이징 그룹 내의 국(STA)의 페이징을 제어하는 페이징 서비스를 포함하되,

상기 페이징 서비스는 상기 STA 중 적어도 하나에 대한 적어도 하나의 페이징 인덱스를 포함하는 페이징 표시 메시지(PIM)를 생성하고 상기 PIM을 전송하며, 상기 적어도 하나의 페이징 인덱스는 상기 페이징 서비스와 상기 STA 사이의 무결성 페어와이즈 임시 키(IPTK)를 식별하는 모호화 키 식별자 또는 모호화 STA 매체 액세스 제어(MAC) 어드레스 중 적어도 하나를 갖는

보호형 페이징 표시 메커니즘을 위한 시스템.
제 16 항에 있어서,

상기 페이징 서비스는 복수의 페이징 인덱스를 나타내는 복수의 비트를 포함 하는 페이징 비트맵을 포함하도록 상기 PIM을 생성하는

보호형 페이징 표시 메커니즘을 위한 시스템.
제 16 항에 있어서,

상기 페이징 서비스는 어느 특정 STA가 페이징되고 있는지를 나타내는 특정 페이징 정보를 포함하도록 상기 PIM을 생성하는

보호형 페이징 표시 메커니즘을 위한 시스템.
제 16 항에 있어서,

상기 페이징 서비스는 메시지 무결성 코드를 포함하도록 상기 PIM을 생성하는

보호형 페이징 표시 메커니즘을 위한 시스템.
제 16 항에 있어서,

상기 페이징 서비스는 순서 번호를 포함하도록 상기 PIM을 생성하는

보호형 페이징 표시 메커니즘을 위한 시스템.