KR20090017273A - Method for detecting defect of soi wafer - Google Patents
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Abstract
Description
본 발명은 구리 데코레이션 방법을 이용하여 SOI 웨이퍼의 결함을 검출하는 방법에 관한 것이다.The present invention relates to a method for detecting defects in an SOI wafer using a copper decoration method.
오늘날 반도체 소자 제조용 재료로서 광범위하게 사용되고 있는 실리콘 웨이퍼(silicon wafer)는 다결정의 실리콘을 원재료로 하여 만들어진 결정 실리콘 박판을 말한다.Today, a silicon wafer, which is widely used as a material for manufacturing a semiconductor device, refers to a crystalline silicon thin film made of polycrystalline silicon as a raw material.
반도체 소자의 집적도가 증가함에 따라 반도체 소자를 제조하기 위한 기판이 되는 웨이퍼의 품질이 반도체 소자의 수율과 신뢰성에 큰 영향을 끼치고 있다. 웨이퍼의 품질은 결정성장 및 웨이퍼를 제조하는 과정을 통하여 발생하는 결함에 의해 좌우된다. 상기 결함은 상기 웨이퍼의 제조 공정 중에 발생하는 결정 결함(crystal defect)과 외부 오염원에 의한 결함으로 크게 나눈다.As the degree of integration of semiconductor devices increases, the quality of a wafer serving as a substrate for manufacturing semiconductor devices has a great influence on the yield and reliability of semiconductor devices. The quality of the wafer depends on crystal growth and defects that occur during the process of manufacturing the wafer. The defects are largely divided into crystal defects occurring during the wafer manufacturing process and defects caused by external contaminants.
여기서, 상기 결정 결함은 일반적으로 점결함(point defect)과 집괴결함(agglomerates: 3차원 결함)으로 분류된다. 그리고, 점결함은 베이컨시(vacancy) 점결함과 인터스티셜(interstitial) 점결함이라는 두 가지의 일반적인 형태가 있다. 상기 베이컨시 점결함은 하나의 실리콘 원자가 실리콘 결정격자 내에서의 정상 적인 위치의 하나로부터 이탈된 것이고, 상기 인터스티셜 점결함은 원자가 실리콘 결정의 비격자 지점(인터스티셜 위치)에서 발견되는 것이다.Here, the crystal defects are generally classified into point defects and agglomerates (three-dimensional defects). There are two general forms of point defects: vacancy point defects and interstitial point defects. The vacancy point defect is one silicon atom deviated from one of the normal positions in the silicon crystal lattice, and the interstitial point defect is found at the non-lattice point (interstitial position) of the valence silicon crystal.
이러한 점결함은 일반적으로 실리콘 용융물과 고상 실리콘인 잉곳 사이의 경계에서 형성된다. 그리고 잉곳이 계속적으로 인상됨에 따라 경계였던 부분이 냉각되면서, 상기 베이컨시 점결함들과 상기 인터스티셜 점결함들이 확산되어 서로 병합되어 베이컨시 집괴들 또는 인터스티셜 집괴들을 형성하게 된다. 이와 같은 집괴들은 3차원 구조로 COPs(crystal originated particles) 또는 D-디펙트(D-defect)라고 한다.These point defects are usually formed at the boundary between the silicon melt and the solid ingot. As the ingot is continuously pulled up, the boundary portion is cooled, and the bacony defects and the interstitial defects are diffused to merge with each other to form bacony aggregates or interstitial aggregates. Such agglomerates are called three-dimensional structures called COPs (crystal originated particles) or D-defects.
상기 외부 오염원에 의한 결함은 식각 또는 세정 공정에 의해서 쉽게 제거될 수 있지만, 상기 결정 결함은 제거가 어렵다. 또한, 상기 결정 결함은 후속하는 반도체 소자의 제조 공정에서 불량을 발생시키는 원인이 되고, 반도체 소자의 수율과 신뢰성을 저하시키는 요인이 된다. 따라서, 상기와 같은 반도체 소자 제조 공정의 불량을 방지하기 위해서, 상기 웨이퍼에 발생한 결정 결함을 정확하고 신속하게 분석하는 것이 중요하게 대두되고 있다.Defects caused by the external contaminant can be easily removed by an etching or cleaning process, but the crystal defects are difficult to remove. In addition, the crystal defects cause defects in the subsequent manufacturing steps of the semiconductor device, and cause a decrease in yield and reliability of the semiconductor device. Therefore, in order to prevent defects in the semiconductor device manufacturing process described above, it is important to accurately and quickly analyze crystal defects occurring on the wafer.
종래에는 상기 결정 결함을 검출하기 위한 방법으로는, 파티클 측정기, 에칭 장비, 레이저 스캐터링 입자 계수기 또는 MOS 디바이스 제작을 통한 산화막 절연 파괴를 이용하는 방법이 있다.Conventionally, as a method for detecting the crystal defects, there is a method using a particle measuring device, an etching equipment, a laser scattering particle counter or an oxide film dielectric breakdown by manufacturing a MOS device.
그러나, 상기 방법들은 다음과 같은 몇 가지의 문제점들이 있다. 상기 파티클 측정기를 이용하는 방법은 0.12㎛ 이하의 작은 크기 내에 존재하는 결정 결함에 대해서만 검출이 가능하다. 그리고, 상기 에칭 장비 및 상기 레이저 스캐터링 입자 계수기를 이용하는 방법은 상기 웨이퍼 내에 존재하는 결정 결함에 대해서는 검출이 가능하나, 상기 결정 결함을 검출하는 과정에서 상기 결정 결함의 원형이 파괴되는 문제점이 있다. 그리고, 상기 MOS 디바이스 제작을 통한 산화막 절연 파괴를 이용하는 방법은 상기 결정 결함이 산화막에 미치는 영향에 대해서는 분석이 가능하나 상기 결정 결함의 모폴로지(morphology)는 검출이 불가능하다.However, the above methods have some problems as follows. The particle measuring method can detect only crystal defects present in a small size of 0.12 mu m or less. In addition, the etching apparatus and the method of using the laser scattering particle counter can detect crystal defects existing in the wafer, but there is a problem in that the prototype of the crystal defects is destroyed in the process of detecting the crystal defects. In addition, in the method of using the oxide dielectric breakdown by fabricating the MOS device, the effect of the crystal defect on the oxide film can be analyzed, but the morphology of the crystal defect cannot be detected.
상기 웨이퍼의 결정 결함을 검출하는 또 다른 방법으로는 불산(HF)을 이용하는 방법이 있다.Another method for detecting crystal defects of the wafer is to use hydrofluoric acid (HF).
상기 불산 결함 검출 방법은 웨이퍼를 50% 불산 용액에 일정 시간 침지시킴으로써 상기 결정 결함이 상기 불산에 의해 식각되고, 현미경으로 관찰함으로써 상기 웨이퍼의 결정 결함을 검출할 수 있다.In the hydrofluoric acid defect detection method, the crystal defect is etched by the hydrofluoric acid by immersing the wafer in a 50% hydrofluoric acid solution for a predetermined time, and the crystal defect of the wafer can be detected by observing under a microscope.
그러나, 상기 불산 결함 검출 방법은 육안으로는 결함의 검출이 어려우며, 광학 현미경을 이용하여 결함을 검출하므로 30㎛ 이하의 미세 결함에 대해서도 검출이 어려운 문제점이 있다. 또한, 국소적으로 결함을 검출하므로, 상기 웨이퍼 전체에 대해서 상기 결정 결함의 분포와 밀도를 정확히 파악하기가 어렵다. 더불어, 상기 결정 결함을 검출하는 데 많은 시간이 소요되며, 상기 결정 결함의 수를 파악하는 것이 작업자에 대한 의존성이 커서 결함 검출 결과의 정확성과 신뢰도가 저하되는 문제점이 있다.However, in the hydrofluoric acid defect detection method, it is difficult to detect defects with the naked eye, and since defects are detected using an optical microscope, there is a problem that it is difficult to detect fine defects of 30 μm or less. In addition, since defects are detected locally, it is difficult to accurately grasp the distribution and density of the crystal defects for the entire wafer. In addition, it takes a long time to detect the crystal defects, there is a problem that grasping the number of the crystal defects is largely dependent on the operator, the accuracy and reliability of the defect detection results are lowered.
상기와 같은 문제점들로 인해 최근에는 구리 데코레이션 방법이 사용되고 있다.Due to the above problems, copper decoration method has been used recently.
상기 구리 데코레이션은 상기 웨이퍼 표면을 구리 이온(Cu2+)으로 오염시켜 결정 결함을 확인하는 방법이다.The copper decoration is a method of identifying crystal defects by contaminating the surface of the wafer with copper ions (Cu 2+).
상세하게는, 상기 웨이퍼의 상면에 실리콘 산화막을 형성하고, 구리 이온이 용해되어 있는 전해액 속에 상기 웨이퍼와 구리 플레이트를 침지시키고 전압을 인가한다. 상기 웨이퍼에는 음극을 인가하고, 상기 구리 플레이트에는 양극을 인가함으로써, 상기 전해액 내의 구리 이온이 상기 웨이퍼에 증착된다. 특히, 상기 웨이퍼 상에서 결정 결함의 주변에서는 산화막에 국부적으로 시닝(thinning) 현상이 발생하고, 상기 웨이퍼에 전압을 인가하면 결정 결함 영역에 구리 이온이 증착되어 육안으로 확인 가능한 크기로 성장된다. 따라서, 상기 웨이퍼의 결정 결함의 모폴로지와 분포를 확인할 수 있다.Specifically, a silicon oxide film is formed on the upper surface of the wafer, the wafer and the copper plate are immersed in an electrolyte in which copper ions are dissolved, and a voltage is applied. By applying a cathode to the wafer and an anode to the copper plate, copper ions in the electrolyte are deposited on the wafer. In particular, a thinning phenomenon occurs locally on the oxide film around the crystal defect on the wafer, and when voltage is applied to the wafer, copper ions are deposited on the crystal defect region and grown to a size that can be visually observed. Therefore, the morphology and distribution of crystal defects of the wafer can be confirmed.
그런데, 종래의 구리 데코레이션을 이용하여 결함을 검출하는 방법은 많은 시간이 소요되는 문제점이 있다. 즉, 상기 산화막은 상기 웨이퍼를 열처리함으로써 형성된다. 상기 산화막의 성장을 위한 열처리 공정은 상기 웨이퍼를 소정의 온도까지 가열하는 공정, 고온에서 일정 시간 동안 온도를 유지시키는 공정 및 상기 가열된 웨이퍼를 냉각시키는 공정으로 이루어지고, 이로 인해, 상기 열처리 공정에 많은 시간이 소요된다.However, the conventional method of detecting defects using copper decoration has a problem that takes a long time. That is, the oxide film is formed by heat treating the wafer. The heat treatment process for growing the oxide film comprises a process of heating the wafer to a predetermined temperature, a process of maintaining the temperature at a high temperature for a predetermined time and a process of cooling the heated wafer, thereby, the heat treatment process It takes a lot of time.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 결함 검출에 소요되는 시간을 단축시키고, 육안으로 용이하게 SOI 웨이퍼의 결함을 검출하는 방법을 제공하기 위한 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems, to shorten the time required for defect detection, and to provide a method for easily detecting defects of an SOI wafer with the naked eye.
또한, 본 발명은 결함 검출에 소요되는 시간을 단축시키고, 결함 검출 과정을 간소화시킨 SOI 웨이퍼의 결함 검출 방법을 제공하기 위한 것이다.The present invention also provides a defect detection method for an SOI wafer which shortens the time required for defect detection and simplifies the defect detection process.
또한, 본 발명은 결함의 모폴로지와 결함의 분포, 밀도 등을 용이하게 파악할 수 있고, 검출된 결과를 통해 결함의 원인을 파악할 수 있는 SOI 웨이퍼의 결함 검출 방법을 제공하기 위한 것이다.The present invention also provides a defect detection method of an SOI wafer which can easily grasp the morphology of the defect, the distribution of the defect, the density, and the like, and the cause of the defect through the detected result.
상기와 같은 목적을 달성하기 위하여 SOI 웨이퍼의 결함 검출 방법은, SOI 웨이퍼(silicon on insulator wafer)의 결함 영역에 구리를 데코레이션하고, 상기 SOI 웨이퍼 표면에 증착된 구리를 육안으로 관찰함으로써 상기 SOI 웨이퍼의 결함 밀도와 분포 및 모폴로지를 파악할 수 있다.In order to achieve the above object, a defect detection method of an SOI wafer comprises decorating copper in a defect region of a silicon on insulator wafer, and visually observing copper deposited on the surface of the SOI wafer. Defect density, distribution and morphology can be identified.
실시예에서, 상기 구리 데코레이션 단계는, 구리 이온을 전해액에 용해시키고, 상기 구리 이온이 용해된 전해액에 상기 SOI 웨이퍼와 구리 플레이트를 침지시킨다. 예를 들어, 상기 전해액은 메탄올을 포함한다. 그리고, 상기 SOI 웨이퍼에 음극을 연결하고 상기 구리 플레이트에 양극을 연결하여 전압을 인가한다. 소정 시간이 경과하면 상기 전해액에 용해된 상기 구리 이온이 상기 SOI 웨이퍼에 증착된 다.In an embodiment, the copper decoration step, the copper ions are dissolved in the electrolyte, and the SOI wafer and the copper plate in the electrolyte solution in which the copper ions are dissolved. For example, the electrolyte solution includes methanol. Then, a cathode is connected to the SOI wafer and an anode is connected to the copper plate to apply a voltage. After a predetermined time elapses, the copper ions dissolved in the electrolyte are deposited on the SOI wafer.
실시예에서, 상기 구리 데코레이션은 상기 SOI 웨이퍼의 산화막 열처리 공정 없이 바로 상기 SOI 웨이퍼 상에 구리를 증착하는 것을 특징으로 한다.In an embodiment, the copper decoration is characterized by depositing copper directly on the SOI wafer without an oxide heat treatment process of the SOI wafer.
한편, 상기와 같은 목적을 달성하기 위한 다른 실시예들에 따른 SOI 웨이퍼의 결함 검출 방법은, 불산 용액을 이용하여 SOI 웨이퍼를 전처리 한 후, 상기 SOI 웨이퍼에 구리를 데코레이션한다. 그리고, 상기 SOI 웨이퍼 표면에 증착된 구리를 육안으로 관찰함으로써 상기 SOI 웨이퍼의 결함 밀도와 분포 및 모폴로지를 파악할 수 있다.On the other hand, in the defect detection method of the SOI wafer according to another embodiment for achieving the above object, after pre-treating the SOI wafer using a hydrofluoric acid solution, the SOI wafer is decorated with copper. By visually observing copper deposited on the surface of the SOI wafer, it is possible to grasp the defect density, distribution, and morphology of the SOI wafer.
그리고, 상기 구리 데코레이션 방법은, 구리 이온을 전해액에 용해시키고, 상기 구리 이온이 용해된 전해액에 상기 SOI 웨이퍼와 구리 플레이트를 침지시킨다. 예를 들어, 상기 전해액은 메탄올을 포함한다. 그리고, 상기 SOI 웨이퍼에 음극을 연결하고 상기 구리 플레이트에 양극을 연결하여 전압을 인가한다. 소정 시간이 경과하면 상기 전해액에 용해된 상기 구리 이온이 상기 SOI 웨이퍼에 증착된다.In the copper decoration method, copper ions are dissolved in an electrolyte, and the SOI wafer and the copper plate are immersed in an electrolyte in which the copper ions are dissolved. For example, the electrolyte solution includes methanol. Then, a cathode is connected to the SOI wafer and an anode is connected to the copper plate to apply a voltage. After a predetermined time elapses, the copper ions dissolved in the electrolyte are deposited on the SOI wafer.
본 발명에 따르면, 첫째, 육안으로 상기 SOI 웨이퍼의 결함을 용이하게 검출할 수 있다.According to the present invention, first, defects of the SOI wafer can be easily detected with the naked eye.
또한, 육안으로 상기 결함의 모폴로지뿐만 아니라, 전체 SOI 웨이퍼에 대해 결함의 분포를 검출할 수 있다. 또한, 결함 검출이 작업자에 대한 의존성이 없으므로, 검출 결과의 정확성과 신뢰도를 향상시킨다.In addition, the distribution of defects can be detected not only for the morphology of the defects but also for the entire SOI wafer. In addition, defect detection does not depend on the operator, thereby improving the accuracy and reliability of the detection result.
둘째, 상기 SOI 웨이퍼는 산화막을 포함하므로, 결함 검출 대상이 되는 웨이 퍼 표면에 산화막을 형성하는 공정을 생략할 수 있으며, 상기 결함 검출 시간을 단축시킬 수 있다.Second, since the SOI wafer includes an oxide film, the step of forming an oxide film on the wafer surface to be a defect detection target can be omitted, and the defect detection time can be shortened.
셋째, SOI 웨이퍼에 존재하는 결정 결함의 모폴로지를 변화시키지 않고, 상기 결함의 원래 모폴로지를 검출하는 것이 가능하며, 상기 검출된 결함의 모폴로지와, 상기 결함의 분포에 기초하여 상기 결함의 발생 원인을 파악할 수 있다.Third, it is possible to detect the original morphology of the defect without changing the morphology of the crystal defect present in the SOI wafer, and determine the cause of occurrence of the defect based on the morphology of the detected defect and the distribution of the defect. Can be.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술분야의 숙련된 당업자라면 하기의 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to the preferred embodiment of the present invention, those skilled in the art various modifications and variations of the present invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.
이하 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하지만, 본 발명이 실시예에 의해 제한되거나 한정되는 것은 아니다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited or limited by the embodiments.
이하, 도 1 내지 도 7을 참조하여 본 발명의 일 실시예에 따른 SOI 웨이퍼의 결함 검출 방법에 대해 설명한다.Hereinafter, a defect detection method of an SOI wafer according to an embodiment of the present invention will be described with reference to FIGS. 1 to 7.
도 1은 본 발명의 일 실시예에 따른 결함 검출 방법을 설명하기 위한 순서도이고, 도 2 내지 도 4는 도 1의 결함 검출 방법을 설명하기 위한 SOI 웨이퍼의 단면도이다. 그리고, 도 5 내지 도 7은 도 1의 결함 검출 방법을 설명하기 위한 SOI 웨이퍼의 이미지이다.1 is a flowchart illustrating a defect detection method according to an exemplary embodiment of the present invention, and FIGS. 2 to 4 are cross-sectional views of an SOI wafer for explaining the defect detection method of FIG. 1. 5 to 7 are images of an SOI wafer for explaining the defect detection method of FIG. 1.
도면을 참조하면, 결함을 검출하고자 하는 대상이 되는 웨이퍼(100)가 제공 된다(S11).Referring to the drawings, a
여기서, 상기 대상 웨이퍼(100)는 표면에 산화막이 형성된 웨이퍼이다. 예를 들어, 상기 대상 웨이퍼(100)는 SOI 웨이퍼(silicon on insulator wafer)이다.Here, the
상기 SOI 웨이퍼(100)는 지지부가 되는 베이스 실리콘층(110) 상에 절연막이 되는 매몰 산화막층(120)과, 상기 매몰 산화막층(120) 상에 실질적으로 반도체 소자가 제작될 반도체 기판이 되는 단결정 실리콘 박막인 탑 실리콘층(130)이 적층되어 형성된다.The
상기 SOI 웨이퍼(100)는 반도체 소자의 소자 분리가 용이하고, 고온 특성, 저소비 전력 특성, 고속 특성을 비롯한 반도체 소자의 전기적 특성이 우수하다는 장점이 있다.The
상기 SOI 웨이퍼(100)를 제조하는 방법은 산화막이 형성된 웨이퍼와 통상의 웨이퍼를 접합하는 접합법과, 산소 이온을 주입한 뒤 1300℃ 이상의 고온에서 열처리하여 매몰 산화막층(BOX, Buried Oxide Layer)(120)을 형성하는 SIMOX(Separation by Implanted Oxygen)법이 있다.The method for manufacturing the
도 2를 참조하면, 상기 SOI 웨이퍼(100)는 베이스 실리콘층(110)과 상기 매몰 산화막층(120)과 상기 탑 실리콘층(130)이 적층된 구조를 갖는다. 그리고, 상기 탑 실리콘층(130) 상에는 결함(이하, 제1 결함 영역이라 한다)(131)이 존재한다.Referring to FIG. 2, the
여기서, 상기 제1 결함 영역(131)은 상기 SOI 웨이퍼(100)를 제조하는 과정에서 발생한 결정 결함(COP 또는 D-defect)이다.Here, the
즉, 상기 제1 결함 영역(131)은 상기 탑 실리콘층(130)을 일부 또는 완전히 관통하는 홀 형태를 가질 수 있다. 예를 들어, 도 2에 도시한 바와 같이, 상기 제1 결함 영역(131)은 상기 탑 실리콘층(130)을 완전히 관통하여 상기 매몰 산화막층(120)을 노출시키는 홀 형태일 수 있다. 그러나, 상기 제1 결함 영역(131)이 도면이나 상술한 실시 형태에 한정되는 것은 아니며, 상기 제1 결함 영역(131)은 상기 탑 실리콘층(130) 뿐만 아니라 상기 매몰 산화막층(120)을 부분적으로 또는 완전히 관통하는 홀 형태일 수 있다. 또한, 상기 제1 결함 영역(131)은 상기 매몰 산화막층(120)에 발생하는 공동(cavity) 형태일 수 있다.That is, the
상기 SOI 웨이퍼(100)의 표면을 불산(HF) 용액으로 전처리한다(S12).The surface of the
상기 불산 전처리(S12) 공정은 결함 검출의 정확도를 높이기 위한 것으로서, 상기 SOI 웨이퍼(100) 내에 존재하는 미세 결함까지 검출을 가능하게 한다.The hydrofluoric acid pre-treatment (S12) process is to increase the accuracy of defect detection, and enables detection of even minute defects existing in the
상세하게는, 상기 불산 전처리(S12) 공정은 상기 SOI 웨이퍼(100)를 불산 용액에 소정 시간 침지시킨다. 예를 들어, 상기 SOI 웨이퍼(100)를 50% 불산 용액에 30분간 침지시킨다.In detail, the hydrofluoric acid pretreatment (S12) process immerses the
상기 불산 용액은 상기 SOI 웨이퍼(100)와 반응하여 상기 SOI 웨이퍼(100) 내의 결함을 확장시킨다. 특히, 상기 불산 용액은 상기 매몰 산화막층(120)과 반응하여 상기 매몰 산화막층(120)을 식각시킨다.The hydrofluoric acid solution reacts with the
도 3을 참조하면, 상기 불산 용액은 상기 제1 결함 영역(131)을 통해 상기 불산 용액이 상기 매몰 산화막층(120)으로 침투가 가능하다. 따라서, 상기 불산 용액에 의해 상기 매몰 산화막층(120)이 식각되면서 제2 결함 영역(121)이 형성된다. 상기 제2 결함 영역(121)은 상기 베이스 실리콘층(110)이 노출될 때까지 상기 매몰 산화막층(120)이 식각되어 형성된다.Referring to FIG. 3, the hydrofluoric acid solution may penetrate the buried
다음으로, 상기 불산 전처리가 끝난 SOI 웨이퍼(100)에 구리 데코레이션을 수행한다(S13).Next, copper decoration is performed on the hydrofluoric acid pretreated SOI wafer 100 (S13).
상기 구리 데코레이션(S13) 공정은, 먼저, 구리를 이온화 시키는 공정을 수행한다. 상세하게는, 더미 SOI 웨이퍼(dummy wafer)와 구리 플레이트를 전해액에 침지시키고, 상기 구리 플레이트에 음극을 연결하여 구리 이온(Cu2+)이 상기 전해액에 용해되도록 한다.In the copper decoration (S13) process, first, a process of ionizing copper is performed. In detail, a dummy SOI wafer and a copper plate are immersed in an electrolyte, and a cathode is connected to the copper plate so that copper ions (Cu 2+) are dissolved in the electrolyte.
예를 들어, 상기 전해액은 메탄올을 포함할 수 있다. 메탄올은 구리 이온에 대한 용해성이 우수하기 때문에 구리 데코레이션의 전해액으로 주로 사용된다.For example, the electrolyte may include methanol. Methanol is mainly used as an electrolyte for copper decoration because of its excellent solubility in copper ions.
그리고, 상기 구리 이온화 공정은 상기 구리 이온이 충분히 용해될 수 있도록 충분한 시간 동안 진행된다. 예를 들어, 소정 전압을 인가한 상태로 1시간 동안 이온화 시킨다.In addition, the copper ionization process is performed for a sufficient time so that the copper ions are sufficiently dissolved. For example, it is ionized for 1 hour while applying a predetermined voltage.
상기 구리 이온화 공정이 완료되면 상기 더미 SOI 웨이퍼를 제거하고, 결함을 검출하고자 하는 SOI 웨이퍼(100)를 상기 전해액에 침지시킨다. 그리고, 상기 SOI 웨이퍼(100)에 음극을 연결시키고, 상기 구리 플레이트에는 양극을 연결시킨 후 전압을 인가한다. 따라서, 상기 전해액에 용해되어 있던 구리 이온이 상기 SOI 웨이퍼(100) 상에 증착된다.When the copper ionization process is completed, the dummy SOI wafer is removed, and the
상기 SOI 웨이퍼(100)에 전압이 인가되면 상기 SOI 웨이퍼(100)의 표면에 항복(break down)이 발생하여, 상기 구리 이온이 상기 SOI 웨이퍼(100) 표면에 증착된다. 상기 구리 이온이 증착되는 과정에서 상기 제1 결함 영역(131)이 정상인 SOI 웨이퍼(100)의 다른 영역에 비해 먼저 항복이 발생한다. 따라서 상기 SOI 웨이퍼(100)에 인가되는 전압의 세기를 적절히 조절하면 상기 SOI 웨이퍼(100)의 결함 영역에 대해서만 구리를 증착시킬 수 있다.When voltage is applied to the
상기 구리 데코레이션(S13) 공정은 상기 구리 이온이 상기 SOI 웨이퍼(100) 상에 충분히 증착될 수 있도록 30분 정도 수행된다.The copper decoration (S13) process is performed for about 30 minutes so that the copper ions can be sufficiently deposited on the
그리고, 상기 구리가 증착 된 SOI 웨이퍼(100)를 세척하고 건조한 후, 상기 증착된 구리(140)를 육안으로 관찰함으로써 상기 SOI 웨이퍼(100)의 결함을 검출한다(S14).After cleaning and drying the
상기 구리 데코레이션(S13)이 완료 된 후, 상기 SOI 웨이퍼(100) 표면에는 상기 제1 결함 영역(131)에 해당하는 위치에 상기 구리가 증착 된다.After the copper decoration S13 is completed, the copper is deposited on the surface of the
도 4를 참조하면, 상기 SOI 웨이퍼(100)에 음극을 인가하면, 상기 제1 결함 영역(131)과 상기 제2 결함 영역(121)을 통해 상기 전해액 내의 구리 이온이 상기 제1 결함 영역(131)과 상기 제2 결함 영역(121)에 증착된다. 그리고, 시간이 경과함에 따라 상기 증착된 구리(140)는 상기 제1 결함 영역(131)의 외측으로도 계속 성장하여 상기 제1 결함 영역(131)의 원래 크기보다 커지게 된다. 특히, 상기 증착된 구리(240)는 육안으로 관찰이 가능할 정도의 크기로 성장하게 된다.Referring to FIG. 4, when a cathode is applied to the
또한, 상기 증착된 구리(240)는 상기 제1 결함 영역(131)의 모폴로지를 변형시키지 않은 상태로 상기 제1 결함 영역(131)의 모폴로지가 확대된 형태로 증착된다. 따라서, 작업자는 육안으로 상기 SOI 웨이퍼(100) 상에 증착된 구리(140)를 관찰함으로써 상기 SOI 웨이퍼(100)의 결함 밀도, 결함의 분포 및 모폴로 지(morphology)를 파악할 수 있다.In addition, the deposited
도 5에 도시한 바와 같이, 상기 SOI 웨이퍼(100)에 존재하는 결함은 아무 처리도 하지 않은 상태에서는 광학 현미경으로도 검출이 어렵다. 광학 현미경을 이용하여 결함을 검출하기 위해서는 적어도 30㎛ 이상의 크기를 갖는 결함에 대해서 검출이 가능하지만, 30㎛ 이하의 작은 결함에 대해서는 검출이 불가능하다. 그러나, 본 실시예에서와 같이, 상기 불산 전처리(S12)를 통해 상기 SOI 웨이퍼(100)의 결함을 확대시키고, 상기 구리 데코레이션(S13)을 수행한 후에는 도 7에 도시한 바와 같이, 육안으로도 관찰이 가능하다.As shown in FIG. 5, defects present in the
여기서, 본 실시예에 따르면, 상기 불산 전처리(S12) 과정을 통해 상기 SOI 웨이퍼(100)의 결함이 확대되므로, 1~30㎛ 크기를 갖는 미소 결함에 대해서도 육안으로 용이하게 파악할 수 있다.Here, according to the present embodiment, since the defect of the
또한, 상기 매몰 산화막층(120) 내에 존재하는 결함의 경우 상기 매몰 산화막층(120) 상에 존재하는 상기 탑 실리콘층(130)이 상기 매몰 산화막층(120) 내의 결함을 가려버리게 되므로, 일반적인 결함 검출 방법을 통해서는 결함을 검출하는 것이 어렵다. 그러나, 본 발명의 실시예에 의하면, 상기 매몰 산화막층(120) 내에 존재하는 결함에 대해서도 육안으로 용이하게 검출하는 것이 가능하다.In addition, in the case of a defect existing in the buried
한편, 상술한 실시예에서는 상기 구리 데코레이션(S13)을 수행하기에 앞서 불산 용액으로 상기 SOI 웨이퍼(100)를 전처리(S12)하였으나, 상기 불산 전처리(S12) 없이 바로 상기 SOI 웨이퍼(100) 상에 구리 데코레이션(S13)을 수행할 수도 있을 것이다.Meanwhile, in the above-described embodiment, the
이하, 도 8 내지 도 11을 참조하여, 본 발명의 다른 실시예에 따른 SOI 웨이퍼(200)의 결함 검출 방법을 설명한다. 이하에서는, 상술한 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 명칭을 붙이고, 중복되는 설명은 생략하기로 한다.Hereinafter, a defect detection method of the
먼저, 결함을 검출하고자 하는 SOI 웨이퍼(200)를 마련한다(S21).First, an
도 9에 도시한 바와 같이, 상기 SOI 웨이퍼(200)는 베이스 실리콘층(210)과 매몰 산화막층(220) 및 탑 실리콘층(230)이 적층된 구조를 갖는다.As illustrated in FIG. 9, the
그리고, 상기 탑 실리콘층(230)에는 결함(이하, 제1 결함 영역이라 한다)(231)이 형성되어 있다. 예를 들어, 상기 제1 결함 영역(231)은 상기 탑 실리콘층(230)을 관통하여 상기 매몰 산화막층(220)을 노출시키는 홀 형태를 갖는다. 또는, 상기 제1 결함 영역(231)은 상기 매몰 산화막층(220)을 부분적으로 또는 완전하게 관통하는 홀 형태를 가질 수도 있을 것이다.A defect (hereinafter referred to as a first defect region) 231 is formed in the
그리고, 상기 SOI 웨이퍼(200)의 결함 영역(231)에 구리를 데코레이션한다(S22).Then, copper is decorated in the
상기 구리 데코레이션(S22)은 상술한 실시예에서와 실질적으로 동일한 방법으로 수행되고, 중복되는 설명은 생략한다.The copper decoration (S22) is carried out in substantially the same manner as in the above-described embodiment, and overlapping description is omitted.
상기 SOI 웨이퍼(200)를 구리 이온이 용해되어 있는 전해액에 침지시키고, 상기 SOI 웨이퍼(200)에 음극을 연결하고 전압을 인가하면, 상기 구리 이온이 상기 SOI 웨이퍼(200)에 증착된다. 특히, 상기 제1 결함 영역(231)에 대해서만 상기 구리 이온이 증착된다.When the
도 10을 참조하면, 상기 구리 이온은 상기 제1 결함 영역(231) 상에 증착되고, 시간이 경과함에 따라 상기 SOI 웨이퍼(200)의 표면에는 구리가 증착 된다. 특히, 상기 증착된 구리 (240)는 상기 제1 결함 영역(231)의 주변영역으로 확장된 형태로 증착 된다. 그리고, 상기 SOI 웨이퍼(200) 표면에서 상기 증착된 구리(240)는 육안으로 확인이 가능한 크기로 형성된다.Referring to FIG. 10, the copper ions are deposited on the
상기 구리 데코레이션(S22)이 완료되면 육안으로 상기 SOI 웨이퍼(200)의 결함을 검출한다. 상세하게는, 도 11에서와 같이, 상기 SOI 웨이퍼(200) 표면에 증착된 구리(240)를 통해 상기 SOI 웨이퍼(200)의 결함의 밀도와 분포 및 결함의 모폴로지를 파악할 수 있다. 또한, 상기 증착된 구리(240)를 통해 상기 SOI 웨이퍼(200)의 결함을 육안으로 관찰할 수 있다.When the copper decoration S22 is completed, defects of the
본 실시예에 따르면, 상기 구리 데코레이션(S22)은 결함을 확대 시킨 형태로 구리(140)가 증착되므로, 미소 결함에 대해서도 육안으로 용이하게 검출하는 것이 가능하다. 또한, 상기 매몰 산화막층(220)에 존재하는 결함에 대해서도 상기 SOI 웨이퍼(200)의 표면에 구리가 증착되므로 육안으로 용이하게 검출할 수 있다.According to the present exemplary embodiment, since the copper decoration S22 is formed by enlarging a defect, the
도 1은 본 발명의 일 실시예에 따른 결함 검출 방법을 설명하기 위한 순서도;1 is a flowchart illustrating a defect detection method according to an embodiment of the present invention;
도 2 내지 도 4는 도 1의 순서도에 따라 결함 검출 방법을 설명하기 위한 단면도들;2 to 4 are cross-sectional views illustrating a defect detection method according to the flowchart of FIG. 1;
도 5는 도 1의 결함 검출 방법에서 결함이 포함된 SOI 웨이퍼의 이미지;FIG. 5 is an image of an SOI wafer including defects in the defect detection method of FIG. 1; FIG.
도 6은 도 5의 SOI 웨이퍼를 불산 처리 공정을 수행한 후의 SOI 웨이퍼의 이미지;FIG. 6 is an image of an SOI wafer after performing a hydrofluoric acid treatment process on the SOI wafer of FIG. 5; FIG.
도 7은 도 6의 SOI 웨이퍼에 구리 데코레이션 공정이 수행된 SOI 웨이퍼의 이미지;7 is an image of an SOI wafer subjected to a copper decoration process on the SOI wafer of FIG. 6;
도 8은 본 발명의 다른 실시예에 따른 결함 검출 방법을 설명하기 위한 순서도;8 is a flowchart illustrating a defect detection method according to another embodiment of the present invention;
도 9와 도 10은 도 8의 순서도에 따라 결함 검출 방법을 설명하기 위한 단면도들;9 and 10 are cross-sectional views illustrating a defect detection method according to the flowchart of FIG. 8;
도 11은 도 8의 결함 검출 방법에 따라 결함이 검출된 SOI 웨이퍼의 이미지이다.11 is an image of an SOI wafer in which defects are detected according to the defect detection method of FIG. 8.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100: SOI 웨이퍼 110: 베이스 실리콘층100: SOI wafer 110: base silicon layer
120: 매몰 산화막층 121: 제2 결함 영역120: buried oxide layer 121: second defect region
130: 탑 실리콘층 131: 제1 결함 영역130: top silicon layer 131: first defect region
140: 증착된 구리140: deposited copper
Claims (5)
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070081889A KR20090017273A (en) | 2007-08-14 | 2007-08-14 | Method for detecting defect of soi wafer |
Applications Claiming Priority (1)
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KR1020070081889A KR20090017273A (en) | 2007-08-14 | 2007-08-14 | Method for detecting defect of soi wafer |
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ID=40686122
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KR1020070081889A KR20090017273A (en) | 2007-08-14 | 2007-08-14 | Method for detecting defect of soi wafer |
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KR (1) | KR20090017273A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20220139743A1 (en) * | 2020-11-04 | 2022-05-05 | Tokyo Electron Limited | Optical Sensor for Inspecting Pattern Collapse Defects |
-
2007
- 2007-08-14 KR KR1020070081889A patent/KR20090017273A/en not_active Application Discontinuation
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