KR20090016103A - Phase-change memory device and fabrication method thereof - Google Patents

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채수진
이금범
이민용
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Abstract

A phase change memory device and a manufacturing method thereof are provided to reduce the total driving power of a device by reducing a reset current by increasing an interface resistance of the bottom electrode contact while minimizing a contact area between the bottom electrode contact and the phase-change material layer. A bottom electrode contact hole to expose a bottom electrode(102) is formed on a semiconductor substrate with the bottom electrode. A conductive material layer is formed in the side and the bottom surface of the bottom electrode contact hole and a dielectric material layer is reclaimed in the conductive material layer. A bottom electrode contact(112) is formed by changing the upper interface of the conductive material layer to a high resistance interface layer(110-2). The conductive material layer is deposited by a CVD(Chemical Vapor Deposition) mode or an ALD(Atomic Layer Deposition) mode by using a TiCl4 source and NH3.

Description

상변화 메모리 소자 및 그 제조 방법{Phase-Change Memory Device and Fabrication Method Thereof}Phase Change Memory Device and Fabrication Method Thereof

본 발명은 상변화 메모리 소자에 관한 것으로, 보다 구체적으로는 상변화 메모리 소자의 리셋 전류를 최소화하기 위하여 하부전극 콘택의 저항을 증가시킨 상변화 메모리 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase change memory device, and more particularly, to a phase change memory device having increased resistance of a lower electrode contact to minimize reset current of a phase change memory device, and a method of manufacturing the same.

상변화 메모리 소자(Phase-change Random Access Memory; PRAM)는 GST(GexSbyTez)와 같은 칼코게나이드계 합금(Chalcogenide materials)이 비정질 상태에서는 높은 저항을, 결정질 상태에서는 낮은 저항을 갖는 상변화 특성을 이용하여 정보를 기록하고 독출하는 메모리 소자로서, 플래쉬 메모리에 비해 빠른 동작 속도 및 높은 집적도를 갖는 장점이 있다.Phase-change random access memory (PRAM) utilizes a phase change characteristic of chalcogenide alloys such as GST (GexSbyTez), which has high resistance in the amorphous state and low resistance in the crystalline state. As a memory device for recording and reading information, there is an advantage that the flash memory has a high operating speed and a high degree of integration.

도 1은 일반적인 상변화 메모리 소자를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a general phase change memory device.

도시한 것과 같이, 상변화 메모리 소자는 절연층(14) 내에 하부전극(12) 형성된 반도체 기판 상에 하부전극(12) 표면이 노출되는 하부전극 콘택 홀을 형성하고, 하부전극 콘택 홀을 도전물질로 매립하여 하부전극 콘택(Bottom Electrode Contact; BEC, 16)을 형성한다. 이후, BEC(16)와 접촉되도록 상변화 물질층(18) 및 상부전극(20)을 순차적으로 형성한다.As illustrated, the phase change memory device forms a lower electrode contact hole on the semiconductor substrate on which the lower electrode 12 is formed in the insulating layer 14, and exposes the lower electrode contact hole to expose the lower electrode contact hole as a conductive material. To form a bottom electrode contact (BEC, 16). Thereafter, the phase change material layer 18 and the upper electrode 20 are sequentially formed to contact the BEC 16.

이러한 PRAM에서 상변화 물질이 결정질 상태인 경우와 비정질 상태인 경우의 저항은 100배 이상 차이가 나고, 이러한 저항 차이에 따라서 독출 전류(reading current)가 달라져, 이러한 차이에 의해 0과 1을 구분할 수 있게 된다.In the PRAM, when the phase change material is in the crystalline state and the amorphous state, the resistance is more than 100 times different, and the reading current varies according to the resistance difference, so that 0 and 1 can be distinguished by this difference. Will be.

반도체 소자는 그 집적도가 증가할수록 구동 전류를 감소시키는 것이 반드시 필요하며, 이는 소모 전력의 감소를 위해서도 필요하다. 마찬가지로 PRAM의 경우에도 소자의 집적도를 향상시키고, 이를 상용화하기 위하여, 상변화 물질을 결정질에서 비정질로 바꾸는 리셋 전류를 감소시켜 구동 전력을 감소시킬 필요가 있다.As the degree of integration of semiconductor devices increases, it is necessary to reduce the driving current, which is also necessary for the reduction of power consumption. Similarly, in the case of PRAM, in order to improve the integration of the device and to commercialize it, it is necessary to reduce the driving power by reducing the reset current which changes the phase change material from crystalline to amorphous.

리셋 전류는 일반적으로 저항과 반비례 관계에 있으며, 도 2를 참조하여 설명하면 다음과 같다.The reset current is generally inversely related to the resistance, which will be described below with reference to FIG. 2.

도 2는 BEC 저항과 리셋 전류와의 관계를 설명하기 위한 그래프이다. 도시한 것과 같이, 저항이 작을수록 리셋 전류가 증가하고, 저항이 커짐에 따라 리셋 전류가 감소하는 것을 알 수 있다. 따라서, 리셋 전류를 감소시키기 위하여 BEC 저항을 증대시키는 방안이 연구되고 있다.2 is a graph for explaining the relationship between the BEC resistance and the reset current. As shown, it can be seen that as the resistance is smaller, the reset current increases, and as the resistance increases, the reset current decreases. Therefore, a method of increasing the BEC resistance in order to reduce the reset current has been studied.

리셋 전류를 감소시키기 위한 하나의 방법으로 하부전극의 면적을 감소시키는 방안이 있는데, 하부전극의 면적 감소는 상부에 형성되는 상변화 물질과의 결합력을 감소시키게 되고, 소자가 열에 의해 반복적으로 상변화할 경우 하부전극이 열 응력에 의해 파손되는 등의 단점이 있다.One way to reduce the reset current is to reduce the area of the bottom electrode, which reduces the area of the bottom electrode and reduces the bonding force with the phase change material formed on the top, and the device repeatedly changes the phase due to heat. If so, there is a disadvantage that the lower electrode is damaged by thermal stress.

또한, 하부전극의 면적을 줄이기 위해서는 마스크와 식각 공정이 미세하게 진행되어야 하는데, 이 경우 셀간 CD(Critical Dimension) 균일성의 차이에 의하여 CD가 작은 쪽에서는 리셋-스턱 패일(Reset-stuck fail)이 발생하고, CD가 큰 쪽에서는 더 큰 리셋 전류가 필요하여 상변화가 일어나지 않는 문제가 있다.In addition, in order to reduce the area of the lower electrode, a mask and an etching process must be finely processed. In this case, a reset-stuck fail occurs in the CD where the CD is smaller due to the difference in CD (Critical Dimension) uniformity between cells. On the other hand, when the CD is larger, a larger reset current is required, so that a phase change does not occur.

본 발명은 상술한 단점 및 문제점을 해결하기 위하여 안출된 것으로서, 하부전극 콘택의 계면 저항을 증가시켜 리셋 전류를 최소화할 수 있는 상변화 메모리 소자 및 그 제조 방법을 제공하는 데 그 기술적 과제가 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned disadvantages and problems, and there is a technical problem to provide a phase change memory device capable of minimizing reset current by increasing the interface resistance of a lower electrode contact and a method of manufacturing the same.

본 발명의 다른 기술적 과제는 하부전극 콘택과 상변화 물질층과의 접촉 면적을 최소화하면서, 하부전극 콘택의 계면 저항을 증가시켜, 리셋 전류를 감소시키고, 이에 따라 소자의 전체적인 구동 전력을 감소시킬 수 있는 상변화 메모리 소자 및 그 제조 방법을 제공하는 데 있다.Another technical problem of the present invention is to increase the interface resistance of the lower electrode contact while minimizing the contact area between the lower electrode contact and the phase change material layer, thereby reducing the reset current and thus reducing the overall driving power of the device. There is provided a phase change memory device and a method of manufacturing the same.

상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 상변화 메모리 소자는 반도체 기판 상에 형성되는 하부전극; 상기 하부전극와 콘택되는 하부전극 콘택; 및 상기 하부전극 콘택 상에 형성되는 상변화 물질층을 포함하며, 상기 상변화 물질층과 접촉되는 하부전극 콘택의 계면은 고저항 계면층인 것을 특징으로 한다.A phase change memory device according to an embodiment of the present invention for achieving the above technical problem is a lower electrode formed on a semiconductor substrate; A lower electrode contact in contact with the lower electrode; And a phase change material layer formed on the lower electrode contact, wherein an interface of the lower electrode contact in contact with the phase change material layer is a high resistance interface layer.

한편, 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법은 스위칭 소자 및 상기 스위칭 소자와 접속되는 스토리지 노드를 포함하는 상변화 메모리 소자 제조 방법으로서, 하부전극이 형성된 반도체 기판 상에, 상기 하부전극을 노출시키는 하부전극 콘택 홀을 형성하는 단계; 상기 하부전극 콘택 홀 내에 도전물질층을 매립하는 단계; 및 상기 도전물질층 상부 계면을 고저항 계면층으로 변형하여 하부전극 콘택을 형성하는 단계;를 포함한다.Meanwhile, the method of manufacturing a phase change memory device according to an embodiment of the present invention is a method of manufacturing a phase change memory device including a switching device and a storage node connected to the switching device, wherein the lower electrode is formed on a semiconductor substrate on which a lower electrode is formed. Forming a bottom electrode contact hole exposing the electrode; Filling a conductive material layer in the lower electrode contact hole; And deforming the upper interface of the conductive material layer to a high resistance interfacial layer to form a lower electrode contact.

아울러, 본 발명의 다른 실시예에 의한 상변화 메모리 소자 제조 방법은 스위칭 소자 및 상기 스위칭 소자와 접속되는 스토리지 노드를 포함하는 상변화 메모리 소자 제조 방법으로서, 하부전극이 형성된 반도체 기판 상에, 상기 하부전극을 노출시키는 하부전극 콘택 홀을 형성하는 단계; 상기 하부전극 콘택홀의 측면 및 저면에 도전물질층을 형성하고, 상기 도전물질층 내부를 유전물질층으로 매립하는 단계; 및 상기 도전물질층 상부 계면을 고저항 계면층으로 변형하여 하부전극 콘택을 형성하는 단계;를 포함한다.In addition, the method of manufacturing a phase change memory device according to another embodiment of the present invention is a method of manufacturing a phase change memory device including a switching device and a storage node connected to the switching device. Forming a bottom electrode contact hole exposing the electrode; Forming a conductive material layer on side and bottom of the lower electrode contact hole, and filling the inside of the conductive material layer with a dielectric material layer; And deforming the upper interface of the conductive material layer to a high resistance interfacial layer to form a lower electrode contact.

본 발명에 의하면 하부전극 콘택의 계면을 산화시켜 계면 저항을 증가시킴으로써, 상변화에 필요한 리셋 전류를 최소화할 수 있고, 이에 따라, 소자 동작시 필요한 구동 전력을 감소시킬 수 있다.According to the present invention, by oxidizing the interface of the lower electrode contact to increase the interface resistance, it is possible to minimize the reset current required for the phase change, thereby reducing the driving power required during device operation.

아울러, 하부전극 콘택 형성시 도전물질의 내부를 유전물질로 매립하는 경우 하부전극 콘택을 구성하는 도전물질과 상변화 물질층 간의 접촉 면적을 최소화하여 저항을 더욱 증가시킬 수 있어, 구동 전력이 더욱 감소되고, 상변화 메모리 소자의 고집적화가 가능하게 되는 이점이 있다.In addition, when filling the inside of the conductive material with a dielectric material when forming the lower electrode contact, the contact area between the conductive material constituting the lower electrode contact and the phase change material layer may be minimized to further increase resistance, thereby further reducing driving power. In addition, there is an advantage that high integration of the phase change memory device is enabled.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 3a 내지 3e는 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법 을 순차적으로 설명하기 위한 단면도이다.3A to 3E are cross-sectional views sequentially illustrating a method of manufacturing a phase change memory device according to an embodiment of the present invention.

먼저, 도 3a에 도시한 것과 같이, 층간 절연막(104) 내에 하부전극(102)이 형성된 반도체 기판(도시하지 않음)을 준비한 다음, 전체 구조 상에 절연층(106)을 형성한다. 그리고, 절연층(106)의 기 지정된 부분을 패터닝하여 하부전극(102) 표면이 노출되는 하부전극 콘택 홀(BEC 홀)(108)을 형성한다. 여기에서, 하부전극(102)은 CMOS 트랜지스터 또는 PN 다이오드 중 어느 하나로 형성할 수 있다.First, as shown in FIG. 3A, a semiconductor substrate (not shown) in which the lower electrode 102 is formed in the interlayer insulating film 104 is prepared, and then an insulating layer 106 is formed over the entire structure. The predetermined portion of the insulating layer 106 is patterned to form a lower electrode contact hole (BEC hole) 108 through which the surface of the lower electrode 102 is exposed. The lower electrode 102 may be formed of any one of a CMOS transistor and a PN diode.

다음, 도 3b에 도시한 것과 같이, 전체 구조 상에 도전물질층(110)을 형성한다. 여기에서, 도전물질층(110)은 질화 티타늄(TiN)층이 될 수 있으며, 사염화티타늄(TiCl4) 소스와 암모니아 가스(NH3)를 이용하여 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방식으로 증착할 수 있다.Next, as illustrated in FIG. 3B, the conductive material layer 110 is formed on the entire structure. Here, the conductive material layer 110 may be a titanium nitride (TiN) layer, and a chemical vapor deposition (CVD) or atomic layer deposition (ALD) using a titanium tetrachloride (TiCl 4 ) source and ammonia gas (NH 3 ). Can be deposited in such a manner.

이어서, 도 3c에 도시한 것과 같이, 절연층(106) 상부가 노출되도록 도전물질층(110)을 제거하여, BEC 홀에만 도전물질층(110-1)을 남기고, 산소 함유 가스 처리 공정 등에 의해 도전물질층(110-1)의 계면을 고저항 계면층(110-2)으로 변형한다. 여기에서, 고저항 계면층(110-2)은 산소 함유 가스 처리 공정 또는 이온 주입 공정 중 어느 하나를 통해 형성할 수 있으며, 특히 산소 함유 가스 처리 공정은 O2 플라즈마 또는 O3 플로우 공정 중 어느 하나로 수행될 수 있다.Subsequently, as shown in FIG. 3C, the conductive material layer 110 is removed to expose the upper portion of the insulating layer 106, leaving the conductive material layer 110-1 only in the BEC hole, and the oxygen-containing gas treatment process. The interface of the conductive material layer 110-1 is transformed into the high resistance interface layer 110-2. Here, the high resistance interfacial layer 110-2 may be formed through any one of an oxygen-containing gas treatment process or an ion implantation process, and in particular, the oxygen-containing gas treatment process may be any one of an O 2 plasma or O 3 flow process. Can be performed.

O2 플라즈마 공정은 아르곤(Ar) 또는 헬륨(He)에 의해 발생된 플라즈마 내에 O2를 플로우하여 O2 플라즈마를 형성하고, O2 플라즈마가 도전물질층과 반응하여 고 저항 계면층(110-2)이 형성되도록 한다. 한편, O3 플로우 공정은 O3 발생기를 통해 발생된 O3를 도전물질층의 표면에 흘려 주어, 열에 의해 활성화된 상태에서 도전물질과 O3가 반응하여 고저항 계면층(110-2)이 형성되도록 한다. 만약, 도전물질층(110)이 TiN인 경우, 고저항 계면층(110-2)은 TiON이 된다.O 2 plasma process, argon (Ar) or helium (He) and to the flow of O 2 in the plasma to form an O 2 plasma, the O 2 plasma to react with the conductive material layer caused by the resistance surface layer (110-2 ) To form. On the other hand, the flow O 3 O 3 process is given flow an O 3 generated by the generator to the surface of the conductive material layer, and to the conductive material and O 3 react in an activated state resistance interface layer 110-2 due to the heat is To form. If the conductive material layer 110 is TiN, the high resistance interface layer 110-2 becomes TiON.

이에 따라, 도전물질층(110-1) 및 고저항 계면층(110-2)으로 이루어지는 BEC(112)가 형성되게 된다. 고저항 계면층(110-2)의 두께는 산소 함유 가스 처리의 경우 처리 시간에 비례하고, 이온주입의 경우 주입되는 이온의 농도 및 주입 에너지에 비례하며, 신호 전달 특성 및 콘택 특성을 고려하여 전체 BEC 높이의 1/10 내지 1/5의 두께로 형성하는 것이 바람직하다.As a result, the BEC 112 including the conductive material layer 110-1 and the high resistance interface layer 110-2 is formed. The thickness of the high resistance interfacial layer 110-2 is proportional to the treatment time in the case of oxygen-containing gas treatment, and is proportional to the concentration of implanted ions and the implantation energy in the case of ion implantation. It is desirable to form at a thickness of 1/10 to 1/5 of the BEC height.

이후, 도 3e에 도시한 것과 같이, BEC(112) 상에 상변화 물질층(114) 및 상부전극(116)을 순차적으로 형성한다.3E, the phase change material layer 114 and the upper electrode 116 are sequentially formed on the BEC 112.

이와 같이 형성된 본 발명의 일 실시예에 의한 상변화 메모리 소자는 반도체 기판 상에 형성되는 하부전극, 하부전극와 콘택되는 하부전극 콘택 및 하부전극 콘택 상에 형성되는 상변화 물질층을 포함하며, 상변화 물질층과 접촉되는 하부전극 콘택 계면은 고저항 계면층으로 이루어진다. 고저항 계면층은 하부전극 콘택 홀에 매립된 도전물질 표면을 O2 플라즈마, O3 플로우 처리하여 형성하거나, 이온 주입을 통해 형성할 수 있다.The phase change memory device according to the exemplary embodiment of the present invention formed as described above includes a lower electrode formed on a semiconductor substrate, a lower electrode contact contacted with the lower electrode, and a phase change material layer formed on the lower electrode contact. The lower electrode contact interface in contact with the material layer is made of a high resistance interface layer. The high resistance interface layer may be formed by treating the surface of the conductive material embedded in the lower electrode contact hole by O 2 plasma or O 3 flow or by ion implantation.

도 4a 내지 4e는 본 발명의 다른 실시예에 의한 상변화 메모리 소자 제조 방법을 순차적으로 설명하기 위한 단면도이다.4A through 4E are cross-sectional views sequentially illustrating a method of manufacturing a phase change memory device according to another exemplary embodiment of the present invention.

먼저, 도 4a에 도시한 것과 같이, 층간 절연막(104) 내에 하부전극(102)이 형성된 반도체 기판을 준비한 다음, 전체 구조 상에 절연층(106)을 형성한다. 그리고, 절연층(106)의 기 지정된 부분을 패터닝하여 하부전극(102) 표면이 노출되는 하부전극 콘택 홀(BEC 홀)(108)을 형성한다. 여기에서, 하부전극(102)은 CMOS 트랜지스터 또는 PN 다이오드 중 어느 하나로 형성할 수 있다.First, as shown in FIG. 4A, a semiconductor substrate having a lower electrode 102 formed in the interlayer insulating film 104 is prepared, and then an insulating layer 106 is formed over the entire structure. The predetermined portion of the insulating layer 106 is patterned to form a lower electrode contact hole (BEC hole) 108 through which the surface of the lower electrode 102 is exposed. The lower electrode 102 may be formed of any one of a CMOS transistor and a PN diode.

다음, 도 4b에 도시한 것과 같이, 전체 구조 상에 도전물질층(202) 및 유전물질층(204)을 순차적으로 형성한다. 여기에서, 도전물질층(202)은 질화 티타늄(TiN)층이 될 수 있으며, 사염화티타늄(TiCl4) 소스와 암모니아 가스(NH3)를 이용하여 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방식으로 증착할 수 있다.Next, as shown in FIG. 4B, the conductive material layer 202 and the dielectric material layer 204 are sequentially formed on the entire structure. Herein, the conductive material layer 202 may be a titanium nitride (TiN) layer, and a chemical vapor deposition (CVD) or atomic layer deposition (ALD) using a titanium tetrachloride (TiCl 4 ) source and ammonia gas (NH 3 ). Can be deposited in such a manner.

이어서, 도 4c에 도시한 것과 같이, 절연층(106) 상부가 노출되도록 유전물질층(204) 및 도전물질층(202)을 제거한다. 이에 따라, BEC 홀이 도전물질층(202-1) 및 도전물질층(202-1) 내부의 유전물질층(204-1)에 의해 매립되게 된다. 이러한 상태에서, 산소 함유 가스 처리 공정 등에 의해 도전물질층(202-1)의 계면을 고저항 계면층(202-2)으로 변형한다. 여기에서, 고저항 계면층(202-2)은 산소 함유 가스 처리 공정 또는 이온 주입 공정 중 어느 하나를 통해 형성할 수 있으며, 특히 산소 함유 가스 처리 공정은 O2 플라즈마 또는 O3 플로우 공정 중 어느 하나로 수행될 수 있다.Subsequently, as shown in FIG. 4C, the dielectric material layer 204 and the conductive material layer 202 are removed to expose the upper portion of the insulating layer 106. Accordingly, the BEC hole is filled by the conductive material layer 202-1 and the dielectric material layer 204-1 in the conductive material layer 202-1. In this state, the interface of the conductive material layer 202-1 is transformed into the high resistance interface layer 202-2 by an oxygen-containing gas treatment process or the like. Here, the high resistance interfacial layer 202-2 may be formed through any one of an oxygen-containing gas treatment process or an ion implantation process, and in particular, the oxygen-containing gas treatment process may be any one of an O 2 plasma or an O 3 flow process. Can be performed.

O2 플라즈마 공정은 아르곤(Ar) 또는 헬륨(He)에 의해 발생된 플라즈마 내에 O2를 플로우하여 O2 플라즈마를 형성하고, O2 플라즈마가 도전물질층과 반응하여 고저항 계면층(202-2)이 형성되도록 한다. 한편, O3 플로우 공정은 O3 발생기를 통해 발생된 O3를 도전물질층의 표면에 흘려 주어, 열에 의해 활성화된 상태에서 도전물질과 O3가 반응하여 고저항 계면층(202-2)이 형성되도록 한다. 만약, 도전물질층(202)이 TiN인 경우, 고저항 계면층(202-2)은 TiON이 된다.The O 2 plasma process flows O 2 into a plasma generated by argon (Ar) or helium (He) to form an O 2 plasma, and the O 2 plasma reacts with the conductive material layer to form a high resistance interface layer 202-2. ) To form. On the other hand, the flow O 3 O 3 process is given flow an O 3 generated by the generator to the surface of the conductive material layer, and to the conductive material and O 3 react in an activated state resistance interface layer 202-2 due to the heat is To form. If the conductive material layer 202 is TiN, the high resistance interface layer 202-2 becomes TiON.

이에 따라, 도전물질층(202-1), 유전물질층(204-1) 및 고저항 계면층(202-2)으로 이루어지는 BEC(206)가 형성되게 된다.As a result, the BEC 206 including the conductive material layer 202-1, the dielectric material layer 204-1, and the high resistance interface layer 202-2 is formed.

이후, 도 4e에 도시한 것과 같이, BEC(206) 상에 상변화 물질층(114) 및 상부전극(116)을 순차적으로 형성한다.Thereafter, as shown in FIG. 4E, the phase change material layer 114 and the upper electrode 116 are sequentially formed on the BEC 206.

이와 같이 형성된 본 발명의 일 실시예에 의한 상변화 메모리 소자는 반도체 기판 상에 형성되는 하부전극, 측면 및 저면에 도전물질층이 형성되어 하부전극과 콘택되는 하부전극 콘택 및 하부전극 콘택 상에 형성되는 상변화 물질층을 포함하며, 상변화 물질층과 접촉되는 하부전극 콘택 계면은 고저항 계면층으로 이루어진다. 고저항 계면층은 하부전극 콘택 홀에 매립된 도전물질 표면을 O2 플라즈마, O3 플로우 처리하여 형성하거나, 이온 주입을 통해 형성할 수 있다. 아울러, 하부전극 콘택의 도전물질층 내에는 유전물질층이 매립된다.The phase change memory device according to the embodiment of the present invention formed as described above is formed on the lower electrode, the lower electrode contact and the lower electrode contact and the lower electrode formed on the lower electrode, side and bottom formed on the semiconductor substrate and the lower electrode contact. And a phase change material layer, wherein the lower electrode contact interface in contact with the phase change material layer is formed of a high resistance interface layer. The high resistance interfacial layer may be formed by performing O 2 plasma or O 3 flow on the surface of the conductive material embedded in the lower electrode contact hole or by ion implantation. In addition, a dielectric material layer is embedded in the conductive material layer of the lower electrode contact.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것 을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

휴대 전화, PDA, 모바일 PC 등의 휴대 기기는 낮은 소비전력으로 동작하는 비휘발성 메모리 소자를 필요로 한다. 아울러, 이러한 휴대 기기는 그 크기의 제한이 있으므로 고집적도의 메모리 소자가 탑재되어야 한다. 본 발명의 상변화 메모리 소자는 하부전극 콘택과 상변화 물질층 간의 저항을 증가시켜 구동 전력을 감소시키고, 이에 따라 소자의 집적도를 향상시킬 수 있으므로 휴대 기기 등에 적용하는 경우 그 이점을 극대화할 수 있다.Portable devices such as mobile phones, PDAs, and mobile PCs require nonvolatile memory devices that operate at low power consumption. In addition, since such a portable device has a limitation in size, a high density memory device should be mounted. The phase change memory device of the present invention increases the resistance between the lower electrode contact and the phase change material layer to reduce the driving power, thereby improving the degree of integration of the device, thereby maximizing its advantages when applied to portable devices. .

도 1은 일반적인 상변화 메모리 소자를 설명하기 위한 단면도,1 is a cross-sectional view illustrating a general phase change memory device;

도 2는 하부전극 콘택 저항과 리셋 전류와의 관계를 설명하기 위한 그래프,2 is a graph for explaining a relationship between a lower electrode contact resistance and a reset current;

도 3a 내지 3e는 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 순차적으로 설명하기 위한 단면도,3A to 3E are cross-sectional views for sequentially explaining a method of manufacturing a phase change memory device according to an embodiment of the present invention;

도 4a 내지 4e는 본 발명의 다른 실시예에 의한 상변화 메모리 소자 제조 방법을 순차적으로 설명하기 위한 단면도이다.4A through 4E are cross-sectional views sequentially illustrating a method of manufacturing a phase change memory device according to another exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

102 : 하부전극 104 : 층간 절연막102: lower electrode 104: interlayer insulating film

106 : 절연층 108 : 하부전극 콘택 홀106: insulating layer 108: lower electrode contact hole

110 : 도전물질층 110-2 : 고저항 계면층110: conductive material layer 110-2: high resistance interface layer

112 : 하부전극 콘택 114 : 상변화 물질층112: lower electrode contact 114: phase change material layer

116 : 상부전극 202 : 도전물질층116: upper electrode 202: conductive material layer

202-2 : 고저항 계면층 204 : 유전물질층202-2: high resistance interface layer 204 dielectric material layer

206 : 하부전극 콘택206: lower electrode contact

Claims (11)

반도체 기판 상에 도전물질층으로 하부전극 콘택을 형성하는 단계;Forming a bottom electrode contact with a conductive material layer on the semiconductor substrate; 상기 하부전극 콘택의 표면에 고저항 계면층을 형성하는 단계;Forming a high resistance interfacial layer on a surface of the lower electrode contact; 를 포함하는 상변화 메모리 소자 제조 방법.Phase change memory device manufacturing method comprising a. 하부전극이 형성된 반도체 기판 상에, 상기 하부전극을 노출시키는 하부전극 콘택 홀을 형성하는 단계;Forming a lower electrode contact hole exposing the lower electrode on a semiconductor substrate on which the lower electrode is formed; 상기 하부전극 콘택홀의 측면 및 저면에 도전물질층을 형성하고, 상기 도전물질층 내부를 유전물질층으로 매립하는 단계; 및Forming a conductive material layer on side and bottom of the lower electrode contact hole, and filling the inside of the conductive material layer with a dielectric material layer; And 상기 도전물질층 상부 계면을 고저항 계면층으로 변형하여 하부전극 콘택을 형성하는 단계;Deforming the upper interface of the conductive material layer to a high resistance interface layer to form a lower electrode contact; 를 포함하는 상변화 메모리 소자 제조 방법.Phase change memory device manufacturing method comprising a. 제 1 항에 있어서,The method of claim 1, 상기 하부전극 콘택을 형성하는 단계는, 하부전극이 형성된 반도체 기판 상에, 상기 하부전극을 노출시키는 하부전극 콘택 홀을 형성하는 단계; 및The forming of the lower electrode contact may include forming a lower electrode contact hole exposing the lower electrode on a semiconductor substrate on which the lower electrode is formed; And 상기 하부전극 콘택 홀 내에 도전물질을 매립하는 단계;Filling a conductive material in the lower electrode contact hole; 를 포함하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.Phase change memory device manufacturing method comprising a. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 도전물질층은, 사염화티타늄(TiCl4) 소스와 암모니아 가스(NH3)를 이용하여 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방식으로 증착하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.The conductive material layer is deposited using a titanium tetrachloride (TiCl 4 ) source and ammonia gas (NH 3 ) by CVD (Chemical Vapor Deposition) or ALD (Atomic Layer Deposition) method. . 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 고저항 계면층은, 상기 도전물질을 산소 함유 가스 처리하거나, 상기 도전물질층에 이온 주입을 수행하여 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.The high resistance interfacial layer may be formed by treating the conductive material with an oxygen-containing gas or by performing ion implantation into the conductive material layer. 제 5 항에 있어서,The method of claim 5, wherein 상기 산소 함유 가스 처리는, O2 플라즈마 처리인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.The oxygen-containing gas treatment is an O 2 plasma treatment. 제 5 항에 있어서,The method of claim 5, wherein 상기 산소 함유 가스 처리는, O3 플로우 처리인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.The oxygen-containing gas treatment is O 3 flow treatment, characterized in that the phase change memory device manufacturing method. 반도체 기판 상에 형성되는 하부전극;A lower electrode formed on the semiconductor substrate; 상기 하부전극와 콘택되는 하부전극 콘택; 및A lower electrode contact in contact with the lower electrode; And 상기 하부전극 콘택 상에 형성되는 상변화 물질층을 포함하며,A phase change material layer formed on the lower electrode contact; 상기 상변화 물질층과 접촉되는 하부전극 콘택의 계면은 고저항 계면층인 것을 특징으로 하는 상변화 메모리 소자.The interface of the lower electrode contact in contact with the phase change material layer is a phase change memory device, characterized in that the high resistance interface layer. 제 8 항에 있어서,The method of claim 8, 상기 고저항 계면층은, 상기 하부전극 콘택에 매립된 도전물질 표면이 산화된 층인 것을 특징으로 하는 상변화 메모리 소자.The high resistance interfacial layer is a phase change memory device, characterized in that the layer of the conductive material buried in the lower electrode contact is an oxidized layer. 제 8 항 또는 제 9 항에 있어서,The method according to claim 8 or 9, 상기 하부전극 콘택은, 측면 및 저면에 형성된 도전물질층을 포함하는 것을 특징으로 하는 상변화 메모리 소자.The lower electrode contact may include a conductive material layer formed on side and bottom surfaces thereof. 제 10 항에 있어서,The method of claim 10, 상기 하부전극 콘택은, 상기 도전물질층 내에 매립되는 유전물질층을 더 포함하는 것을 특징으로 하는 상변화 메모리 소자.The lower electrode contact further comprises a dielectric material layer embedded in the conductive material layer.
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KR20110128644A (en) * 2010-05-24 2011-11-30 삼성전자주식회사 Non-volatile memory device having phase-change material

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