KR20090005873A - Semiconductor package and method of manufacturing the same - Google Patents

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손민영
양승열
이민호
이승재
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Abstract

The semiconductor package and manufacturing method thereof are provided to reduce the thickness in the mounting of the semiconductor package by rewiring the center pad chip as the edge pad chip. The semiconductor chip(120) comprises the bonding pad(130) and is arranged on the top of the substrate(110). The bonding pad is arranged in the top surface center of the substrate and serves as the input-output terminal of the electric signal. The semiconductor chip comprises a plurality of bonding pads. The protective film(140) is made of the insulating material like the silicon oxide film or the silicon nitride film and is formed in the top surface of the bonding pad and semiconductor chip. The first insulation layer(150) is formed on the protective film. The metal bottom layer(160) is formed on the upper side and the first insulation layer of the exposed bonding pad.

Description

반도체 패키지 및 이의 제조 방법 {SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}Semiconductor package and manufacturing method thereof {SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다. 보다 상세하게는 재배선을 이용한 스택형 반도체 패키지 및 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same. More particularly, the present invention relates to a stacked semiconductor package using redistribution and a method of manufacturing the same.

최근 들어 반도체 패키지의 경박단소화에 대한 요구가 급진전되면서 다핀화에 유리하도록 외부단자(볼 형태의 납)를 패키지 밑면에 배열하는 BGA(Ball Grid Array)가 개발되고 있다.Recently, as the demand for light and thin reduction of semiconductor packages has been advanced, a ball grid array (BGA) is being developed in which external terminals (ball-shaped lead) are arranged on the bottom of the package in order to favor multipinning.

BGA는 PGA(Pin Grid Array)와 플립칩(Flip Chip) 개념을 상호 수용한 것으로 반도체 패키지가 차지하는 공간을 줄일 수 있으며 전기적, 열적 수행능력도 향상됨은 물론 300핀 이상의 다핀으로 갈수록 비용 면에서도 유리한 장점이 있다.BGA adopts the concept of Pin Grid Array (PGA) and Flip Chip, which can reduce the space occupied by the semiconductor package, improve the electrical and thermal performance, and cost-benefit to more than 300 pins. There is this.

실제로 최근 출시되고 있는 각종 CPU(Central Process Unit)들은 미니카트리지, BGA, 마이크로BGA 등과 같은 여러 종류의 첨단 패키징 방식을 지원함으로써 시스템 설계 방식에 따른 유연성을 제공하여 반도체 업체들이 시스템 설계시 다양한 디자인을 적용할 수 있도록 하고 있다.In fact, recently introduced various CPUs (Central Process Units) support various advanced packaging methods such as mini-cartridge, BGA, micro-BGA, etc. to provide flexibility according to the system design method, and semiconductor companies apply various designs when designing the system. I can do it.

이와 함께, 반도체의 고집적화를 위해 복수의 반도체 칩을 두께 방향으로 적 층하고 하나의 반도체장치 내에 탑재함으로써 패키징 밀도를 높이는 반도체 스택 패키지가 제안되어 왔다.In addition, a semiconductor stack package has been proposed that increases packaging density by stacking a plurality of semiconductor chips in a thickness direction and mounting them in one semiconductor device for high integration of semiconductors.

하지만 현재의 본딩 패드가 반도체 칩 밑면 중앙에 위치한 센터 패드 칩(center pad chip)으로는 패키지의 스택 마진(stack margin) 확보에 제약이 있었던 것이 사실이다. 즉, 이러한 페이스 다운(face down) 방식의 BGA는 센터 패드와 연결된 와이어(wire)를 보호하는 봉지재로 인해 일정 두께를 갖는 보호층을 형성하게 되고 이는 패키지를 적층시 스택 수율 향상 및 경박화에 장애요소가 되고 있다.However, it is true that the current bonding pad has a limitation on securing a stack margin of the package with a center pad chip located in the center of the bottom of the semiconductor chip. In other words, the face down BGA forms a protective layer having a certain thickness due to the encapsulant protecting the wire connected to the center pad, which improves stack yield and thinning of the package. It is becoming an obstacle.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 재배선을 통하여 센터 패드를 갖는 페이스 다운(face down) 방식의 칩을 엣지 패드(edge pad) 또는 사이드 패드(side pad)를 갖는 페이스 업(face up) 방식의 칩으로 변환하여 적층(stack)이 용이한 스택형 반도체 패키지를 제공하는데 있다.Disclosure of Invention An object of the present invention for solving the above problems is to face up a face down chip having an edge pad or side pad with a center pad through redistribution. The present invention provides a stacked semiconductor package that can be easily stacked by converting the chip into an up-type chip.

또한, 본 발명의 목적은 상기된 스택형 반도체 패키지를 제조하는데 적합한 방법을 제공하는데 있다.It is also an object of the present invention to provide a method suitable for manufacturing the stacked semiconductor package described above.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 스택형 반도체 패키지는 기판, 반도체 칩, 재배선 구조물, 와이어 및 외부 접속 단자를 포함한다. 상기 반도체 칩은 상기 기판 상에 부착되고, 중앙 표면에 본딩 패드가 형성된다. 상기 재배선 구조물은 상기 반도체 칩 상에 형성되며, 상기 본딩 패드와 전기적으로 연결된다. 상기 와이어는 상기 기판과 상기 재배선 구조물을 전기적으로 연결하며, 상기 반도체 칩의 측면에 배치된다. 상기 외부 접속 단자는 상기 기판에 전기적으로 연결된다.According to an aspect of the present invention for achieving the above object, a stacked semiconductor package includes a substrate, a semiconductor chip, a redistribution structure, a wire and an external connection terminal. The semiconductor chip is attached on the substrate, and bonding pads are formed on a central surface thereof. The redistribution structure is formed on the semiconductor chip and is electrically connected to the bonding pads. The wire electrically connects the substrate and the redistribution structure and is disposed on a side surface of the semiconductor chip. The external connection terminal is electrically connected to the substrate.

본 발명의 일 실시예에 따르면, 상기 재배선 구조물은 보호막, 절연층, 금속 기저층 및 재배선층을 포함한다. 상기 보호막은 상기 반도체 칩 위에 형성되며 상기 본딩 패드의 일부를 노출시킨다. 상기 절연층은 상기 보호막 위에 형성되며 상기 본딩 패드의 일부를 노출시킨다. 상기 금속 기저층은 상기 절연층 위에 형성되 며 상기 본딩 패드와 전기적으로 연결된다. 상기 재배선층은 상기 금속 기저층 위에 형성된다.According to one embodiment of the invention, the redistribution structure includes a protective film, an insulating layer, a metal base layer and a redistribution layer. The passivation layer is formed on the semiconductor chip and exposes a portion of the bonding pad. The insulating layer is formed on the passivation layer and exposes a portion of the bonding pad. The metal base layer is formed on the insulating layer and is electrically connected to the bonding pad. The redistribution layer is formed on the metal base layer.

본 발명의 일 실시예에 따르면, 상기 와이어와 상기 재배선 구조물의 연결부위를 덮도록 상기 재배선 구조물 및 상기 반도체 칩 위에 형성되는 절연층을 더 형성할 수 있다.According to an embodiment of the present invention, an insulating layer formed on the redistribution structure and the semiconductor chip may be further formed to cover a connection portion of the wire and the redistribution structure.

본 발명의 일 실시예에 따르면, 상기 와이어 및 상기 반도체 칩을 덮도록 상기 반도체 칩 및 상기 기판 위에 몰드를 더 형성할 수 있다.According to an embodiment of the present invention, a mold may be further formed on the semiconductor chip and the substrate to cover the wire and the semiconductor chip.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 스택 패키지는 제1 패키지 및 제2 패키지를 포함한다. 상기 제1 패키지는 제1 기판, 제1 반도체 칩, 제1 재배선 구조물, 제1 와이어 및 제1 외부 접속 단자를 포함한다. 상기 제1 반도체 칩은 상기 제1 기판 상에 부착되고 중앙 표면에 제1 본딩 패드가 형성된다, 상기 제1 재배선 구조물은 상기 제1 반도체 칩 상에 형성되며 상기 제1 본딩 패드와 전기적으로 연결된다. 상기 제1 와이어는 상기 제1 기판과 상기 제1 재배선 구조물을 전기적으로 연결하며 상기 제1 반도체 칩의 측면에 배치된다. 상기 제1 외부 접속 단자는 상기 제1 기판에 전기적으로 연결된다. 상기 제2 패키지는 제2 기판, 제2 반도체 칩, 제2 재배선 구조물, 제2 와이어 및 제2 외부 접속 단자를 포함한다. 상기 제2 기판은 상기 제 1 패키지의 하부에 배치되며, 상기 제1 외부 접속 단자를 통해 상기 제1 패키지와 전기적으로 연결된다. 상기 제2 반도체 칩은 상기 제2 기판 상에 부착되고 중앙 표면에 제2 본딩 패드가 형성된다. 상기 제2 재배선 구조물은 상기 제2 반도체 칩 상에 형성되며 상기 제2 본딩 패드와 전기적으로 연결된다. 상기 제2 와이어는 상기 제2 기판과 상기 제2 재배선 구조물을 전기적으로 연결하며 상기 제2 반도체 칩의 측면에 배치된다. 상기 제2 외부 접속 단자는 상기 제2 기판에 전기적으로 연결된다.According to an aspect of the present invention for achieving the above object, a semiconductor stack package includes a first package and a second package. The first package includes a first substrate, a first semiconductor chip, a first redistribution structure, a first wire, and a first external connection terminal. The first semiconductor chip is attached on the first substrate and a first bonding pad is formed on a central surface thereof. The first redistribution structure is formed on the first semiconductor chip and is electrically connected to the first bonding pad. do. The first wire electrically connects the first substrate and the first redistribution structure and is disposed on a side surface of the first semiconductor chip. The first external connection terminal is electrically connected to the first substrate. The second package includes a second substrate, a second semiconductor chip, a second redistribution structure, a second wire, and a second external connection terminal. The second substrate is disposed under the first package and is electrically connected to the first package through the first external connection terminal. The second semiconductor chip is attached on the second substrate and a second bonding pad is formed on a central surface thereof. The second redistribution structure is formed on the second semiconductor chip and is electrically connected to the second bonding pads. The second wire electrically connects the second substrate and the second redistribution structure and is disposed on a side surface of the second semiconductor chip. The second external connection terminal is electrically connected to the second substrate.

본 발명의 일 실시예에 따르면, 상기 제1 재배선 구조물은 제1 보호막, 제1 절연층, 제1 금속 기저층 및 제1 재배선층을 포함한다. 상기 제1 보호막은 상기 제1 반도체 칩 위에 형성되며 상기 제1 본딩 패드의 일부를 노출시킨다. 상기 제1 절연층은 상기 제1 보호막 위에 형성되며 상기 제1 본딩 패드의 일부를 노출시킨다. According to an embodiment of the present invention, the first redistribution structure includes a first passivation layer, a first insulating layer, a first metal base layer, and a first redistribution layer. The first passivation layer is formed on the first semiconductor chip and exposes a portion of the first bonding pad. The first insulating layer is formed on the first passivation layer and exposes a portion of the first bonding pad.

상기 제1 금속 기저층은 상기 제1 절연층 위에 형성되며 상기 제1 본딩 패드와 전기적으로 연결된다. 상기 제1 재배선층은 상기 제1 금속 기저층 위에 형성된다. 상기 제2 재배선 구조물은 제2 보호막, 제2 절연층, 제2 금속 기저층 및 제2 재배선층을 포함한다. 상기 제2 보호막은 상기 제2 반도체 칩 위에 형성되며 상기 제2 본딩 패드의 일부를 노출시킨다. 상기 제2 절연층은 상기 제2 보호막 위에 형성되며 상기 제2 본딩 패드의 일부를 노출시킨다. 상기 제2 금속 기저층은 상기 제2 절연층 위에 형성되며 상기 제2 본딩 패드와 전기적으로 연결된다. 상기 제2 재배선층은 상기 제2 금속 기저층 위에 형성된다. The first metal base layer is formed on the first insulating layer and is electrically connected to the first bonding pad. The first redistribution layer is formed on the first metal base layer. The second redistribution structure includes a second passivation layer, a second insulating layer, a second metal base layer, and a second redistribution layer. The second passivation layer is formed on the second semiconductor chip and exposes a portion of the second bonding pad. The second insulating layer is formed on the second passivation layer and exposes a portion of the second bonding pad. The second metal base layer is formed on the second insulating layer and is electrically connected to the second bonding pad. The second redistribution layer is formed on the second metal base layer.

본 발명의 일 실시예에 따르면, 제1 절연층은 상기 제1 와이어와 상기 제1 재배선 구조물의 연결부위를 덮도록 상기 제1 재배선 구조물 및 상기 제1 반도체 칩 위에 형성된다. 제2 절연층은 상기 제2 와이어와 상기 제2 재배선 구조물의 연결부위를 덮도록 상기 제2 재배선 구조물 및 상기 제2 반도체 칩 위에 형성된다.According to an embodiment of the present invention, a first insulating layer is formed on the first redistribution structure and the first semiconductor chip so as to cover a connection portion of the first wire and the first redistribution structure. The second insulating layer is formed on the second redistribution structure and the second semiconductor chip to cover a connection portion of the second wire and the second redistribution structure.

본 발명의 일 실시예에 따르면, 제1 몰드는 상기 제1 와이어 및 상기 제1 반 도체 칩을 덮도록 상기 제1 반도체 칩 및 상기 제1 기판 위에 형성된다. 제2 몰드는 상기 제2 와이어 및 상기 제2 반도체 칩을 덮도록 상기 제2 반도체 칩 및 상기 제2 기판 위에 형성된다.According to an embodiment of the present invention, a first mold is formed on the first semiconductor chip and the first substrate to cover the first wire and the first semiconductor chip. The second mold is formed on the second semiconductor chip and the second substrate to cover the second wire and the second semiconductor chip.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 스택형 반도체 패키지 제조 방법에 있어서, 반도체 칩의 표면 중앙에 배치된 본딩 패드와 전기적으로 연결된 재배선 구조물을 형성한다. 기판 상에 상기 반도체 칩을 부착한다. 상기 재배선 구조물과 상기 기판을 와이어를 이용해서 전기적으로 연결한다. 상기 기판에 외부 접속 단자를 실장한다.According to an aspect of the present invention for achieving the above object, in the stacked semiconductor package manufacturing method, to form a redistribution structure electrically connected to the bonding pad disposed in the center of the surface of the semiconductor chip. The semiconductor chip is attached onto a substrate. The redistribution structure and the substrate are electrically connected using wires. External connection terminals are mounted on the substrate.

본 발명의 일 실시예에 따르면, 상기 와이어는 상기 반도체 칩의 측면에 배치될 수 있다.According to an embodiment of the present invention, the wire may be disposed on the side of the semiconductor chip.

본 발명의 일 실시예에 따르면, 상기 재배선 구조물을 형성함에 있어, 상기 반도체 칩 위에 보호막을 형성한다. 상기 보호막 위에 절연층을 형성한다. 상기 보호막 및 상기 절연층을 선택 식각하여 상기 본딩 패드의 일부를 노출시킨다. 상기 절연층 위에 상기 본딩 패드와 전기적으로 연결되는 금속 기저층을 형성한다. 상기 금속 기저층 위에 재배선층을 형성한다.According to an embodiment of the present invention, in forming the redistribution structure, a protective film is formed on the semiconductor chip. An insulating layer is formed on the protective film. The protective layer and the insulating layer are selectively etched to expose a portion of the bonding pad. A metal base layer is formed on the insulating layer to be electrically connected to the bonding pad. A redistribution layer is formed on the metal base layer.

본 발명의 일 실시예에 따르면, 상기 와이어를 형성한 후에, 상기 와이어와 상기 재배선 구조물의 연결 부위를 덮도록 상기 재배선 구조물 및 상기 반도체 칩 위에 절연층을 더 형성할 수 있다.According to an embodiment of the present invention, after forming the wire, an insulating layer may be further formed on the redistribution structure and the semiconductor chip to cover a connection portion of the wire and the redistribution structure.

본 발명의 일 실시예에 따르면, 상기 와이어 및 상기 반도체 칩을 덮도록 상기 반도체 칩 및 상기 기판 위에 몰드를 더 형성할 수 있다.According to an embodiment of the present invention, a mold may be further formed on the semiconductor chip and the substrate to cover the wire and the semiconductor chip.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 스택 패키지는 제1 패키지 및 제2 패키지를 마련한다. 상기 제2 패키지 상에 상기 제1 패키지를 적층하여 전기적으로 연결시킨다. 상기 제1 패키지는 제1 기판, 제1 반도체 칩, 제1 재배선 구조물, 제1 와이어 및 제1 외부 접속 단자를 포함한다. 상기 제1 반도체 칩은 상기 제1 기판 상에 부착되고 중앙 표면에 제1 본딩 패드가 형성된다. According to an aspect of the present invention for achieving the above object, a semiconductor stack package provides a first package and a second package. The first package is stacked and electrically connected to the second package. The first package includes a first substrate, a first semiconductor chip, a first redistribution structure, a first wire, and a first external connection terminal. The first semiconductor chip is attached on the first substrate and a first bonding pad is formed on a central surface thereof.

상기 제1 재배선 구조물은 상기 제1 반도체 칩 상에 형성되며 상기 제1 본딩 패드와 전기적으로 연결된다. 상기 제1 와이어는 상기 제1 기판과 상기 제1 재배선 구조물을 전기적으로 연결하며 상기 제1 반도체 칩의 측면에 배치된다. 상기 제1 외부 접속 단자는 상기 제1 기판에 전기적으로 연결된다. 상기 제2 패키지는 제2 기판, 제2 반도체 칩, 제2 재배선 구조물, 제2 와이어 및 제2 외부 접속 단자를 포함한다. 상기 제2 기판은 상기 제 1 패키지의 하부에 배치되며, 상기 제1 외부 접속 단자를 통해 상기 제1 패키지와 전기적으로 연결된다. 상기 제2 반도체 칩은 상기 제2 기판 상에 부착되고 중앙 표면에 제2 본딩 패드가 형성된다. 상기 제2 재배선 구조물은 상기 제2 반도체 칩 상에 형성되며 상기 제2 본딩 패드와 전기적으로 연결된다. 상기 제2 와이어는 상기 제2 기판과 상기 제2 재배선 구조물을 전기적으로 연결하며 상기 제2 반도체 칩의 측면에 배치된다. 상기 제2 외부 접속 단자는 상기 제2 기판에 전기적으로 연결된다.The first redistribution structure is formed on the first semiconductor chip and is electrically connected to the first bonding pad. The first wire electrically connects the first substrate and the first redistribution structure and is disposed on a side surface of the first semiconductor chip. The first external connection terminal is electrically connected to the first substrate. The second package includes a second substrate, a second semiconductor chip, a second redistribution structure, a second wire, and a second external connection terminal. The second substrate is disposed under the first package and is electrically connected to the first package through the first external connection terminal. The second semiconductor chip is attached on the second substrate and a second bonding pad is formed on a central surface thereof. The second redistribution structure is formed on the second semiconductor chip and is electrically connected to the second bonding pads. The second wire electrically connects the second substrate and the second redistribution structure and is disposed on a side surface of the second semiconductor chip. The second external connection terminal is electrically connected to the second substrate.

본 발명의 일 실시예에 따르면, 상기 제1 와이어를 덮도록 상기 제1 반도체 칩 및 상기 제1 기판 위에 제1 몰드를 더 형성하고 상기 제2 와이어를 덮도록 상기 제2 반도체 칩 및 상기 제2 기판 위에 제2 몰드를 더 형성할 수 있다.According to an embodiment of the present invention, a first mold is further formed on the first semiconductor chip and the first substrate to cover the first wire, and the second semiconductor chip and the second wire are formed to cover the second wire. A second mold may be further formed on the substrate.

본 발명의 일 실시예에 따르면, 상기 제1 와이어와 상기 제1 재배선 구조물의 연결 부위를 덮도록 상기 제1 재배선 구조물 및 상기 제1 반도체 칩 위에 제1 절연층을 더 형성하고, 상기 제2 와이어와 상기 제2 재배선 구조물의 연결 부위를 덮도록 상기 제2 재배선 구조물 및 상기 제2 반도체 칩 위에 제2 절연층을 더 형성할 수 있다.According to an embodiment of the present invention, a first insulating layer is further formed on the first redistribution structure and the first semiconductor chip so as to cover a connection portion of the first wire and the first redistribution structure. A second insulating layer may be further formed on the second redistribution structure and the second semiconductor chip to cover a connection portion between the second wire and the second redistribution structure.

상기와 같은 본 발명에 따르면, 본딩 패드가 재배선 구조물을 통해 재배선되므로, 기판 아래로 돌출 부분을 갖지 않게 되어 스택 마진을 확보할 수 있게 되고 스택되는 패키지의 두께를 감소시킬 수 있다. 또한 반도체 칩 및 와이어에 몰드나 제2 절연층이 더 형성될 경우, 외부환경으로부터 반도체 칩 및 와이어를 보호할 수 있다.According to the present invention as described above, since the bonding pads are redistributed through the redistribution structure, the bonding pads do not have a protruding portion below the substrate, thereby ensuring a stack margin and reducing the thickness of the stacked package. In addition, when a mold or a second insulating layer is further formed on the semiconductor chip and the wire, the semiconductor chip and the wire may be protected from the external environment.

상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 센터 패드(center pad) 칩을 엣지 패드(edge pad) 칩으로 재배선할 수 있기 때문에, 반도체 패키지의 실장시 두께를 감소시킬 수 있다. 즉, 센터 패드에 연결된 와이어와 이를 보호하기 위한 봉지재로 인해 기판 외부에 일정한 두께로 돌출 부분이 형성되던 것을, 엣지 패드로 변환시켜 기판 아래로 돌출 구조를 갖지 않도록 할 수 있다. 이로 인해 반도체 패키지들을 스택할 경우에도 스택 마진(stack margin)을 확보할 수 있게 되어 스택이 용이해진다. 따라서 스택 수율이 향상되며, 경박 패키지(thin package)의 구현이 가능해진다. 또한 와이어와 반도체 칩을 덮도록 몰드 또는/및 절연층을 형성할 경우, 추가적으로 상기 와이어에 봉지재를 형성하는 공정없이도 상기 와이어 및 반도체 칩을 외부환경으로부터 보호할 수 있어 보다 단순한 공정 및 구성으로 반도체 패키지의 내구성을 향상시킬 수 있다.As described above, according to the preferred embodiment of the present invention, since the center pad chip can be redistributed to the edge pad chip, the thickness of the semiconductor package can be reduced. That is, the wires connected to the center pads and the encapsulant for protecting the same may be converted into edge pads so that the protrusions are formed to have a predetermined thickness on the outside of the substrate, so that they do not have a protrusion structure under the substrate. This makes it possible to secure a stack margin even when stacking semiconductor packages, thereby facilitating stacking. This improves stack yield and enables the implementation of thin packages. In addition, when forming a mold or / and an insulating layer to cover the wire and the semiconductor chip, it is possible to protect the wire and the semiconductor chip from the external environment without additionally forming an encapsulant on the wire, the semiconductor in a simpler process and configuration The durability of the package can be improved.

이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 막, 영역, 패드 또는 패턴들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 막, 영역, 패드 또는 패턴들이 기판, 각 막, 영역 또는 패드들의 "상에", "상부에" 또는 "상부면"에 형성되는 것으로 언급되는 경우에는 각 막, 영역, 패드 또는 패턴들이 직접 기판, 각 막, 영역, 패드 또는 패턴들 위에 형성되는 것을 의미하거나, 다른 막, 다른 영역, 다른 패드 또는 다른 패턴들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 막, 영역, 패드, 부위 또는 패턴들이 "제1", "제2", "제3" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 막, 영역, 패드, 부위 또는 패턴들을 구분하기 위한 것이다. 따라서, "제1", "제2", "제3" 및/또는 "예비"는 각 막, 영역, 패드, 부위 또는 패턴들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments, and those skilled in the art will appreciate the technical spirit of the present invention. The present invention may be embodied in various other forms without departing from the scope of the present invention. In the accompanying drawings, the dimensions of the substrate, film, region, pad or patterns are shown to be larger than the actual for clarity of the invention. In the present invention, when each film, region, pad or pattern is referred to as being formed "on", "upper" or "top surface" of a substrate, each film, region or pad, each film, region, Meaning that the pad or patterns are formed directly on the substrate, each film, region, pad or patterns, or another film, another region, another pad or other patterns may be additionally formed on the substrate. In addition, where each film, region, pad, region or pattern is referred to as "first," "second," "third," and / or "preliminary," it is not intended to limit these members, but only the cornea, To distinguish between areas, pads, regions or patterns. Thus, "first", "second", "third" and / or "preparation" may be used selectively or interchangeably for each film, region, pad, site or pattern, respectively.

이하, 본 발명에 따른 바람직한 실시예에 따른 반도체 패키지 및 이의 제조 방법에 대해 상세하게 설명하면 다음과 같다.Hereinafter, a semiconductor package and a manufacturing method thereof according to a preferred embodiment of the present invention will be described in detail.

스택형 반도체 패키지Stacked Semiconductor Package

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 반도체 패키지(100)는 기판(110), 반도체 칩(120), 본딩 패드(130), 재배선 구조물(174), 와이어(180), 제2 절연층(190), 몰드(194) 및 외부 접속 단자(198)를 포함한다.Referring to FIG. 1, the semiconductor package 100 includes a substrate 110, a semiconductor chip 120, a bonding pad 130, a redistribution structure 174, a wire 180, a second insulating layer 190, and a mold. 194 and an external connection terminal 198.

본 실시예에서, 재배선 구조물(174)은 보호막(140), 제1 절연층(150), 금속 기저층(160) 및 재배선층(170)을 포함한다. 하지만 재배선 구조물(174)의 구성은 이와 다르게 다양할 수 있으며, 본 발명의 기술적 사상은 본 실시예의 구성들에 의해 한정되지는 않는다.In the present embodiment, the redistribution structure 174 includes a passivation layer 140, a first insulating layer 150, a metal base layer 160, and a redistribution layer 170. However, the configuration of the redistribution structure 174 may vary differently, and the technical spirit of the present invention is not limited by the configurations of the present embodiment.

반도체 칩(120)은 기판(110)의 상부에 배치되며, 본딩 패드(130)를 갖는다. 본 실시예에서, 본딩 패드(130)는 기판(110)의 상부 표면 중앙에 배치되며, 전기 신호의 입출력 단자 역할을 한다. 반도체 칩(120)은 복수 개의 본딩 패드들을 가질 수 있다.The semiconductor chip 120 is disposed on the substrate 110 and has a bonding pad 130. In the present embodiment, the bonding pad 130 is disposed at the center of the upper surface of the substrate 110 and serves as an input / output terminal of the electric signal. The semiconductor chip 120 may have a plurality of bonding pads.

보호막(140)은 반도체 칩(120) 및 본딩 패드(130)의 상부 표면에 형성된다. 보호막(140)은 실리콘산화막, 실리콘질화막과 같은 절연 물질로 구성될 수 있으며, 반도체 칩(120)을 외부 환경으로부터 보호한다. 한편, 보호막(140)은 금속 기저층(160)이 본딩 패드(130)에 전기적으로 연결될 수 있도록 본딩 패드(130)의 상부면의 일부를 노출시켜야 한다.The passivation layer 140 is formed on the upper surfaces of the semiconductor chip 120 and the bonding pad 130. The passivation layer 140 may be made of an insulating material such as a silicon oxide layer and a silicon nitride layer, and protects the semiconductor chip 120 from an external environment. Meanwhile, the passivation layer 140 may expose a portion of the upper surface of the bonding pad 130 so that the metal base layer 160 may be electrically connected to the bonding pad 130.

제1 절연층(150)은 보호막(140) 위에 형성된다. 제1 절연층(150)은 보호막(140)을 금속 기저층(160)으로부터 절연시킨다. 제1 절연층(150)은 폴리이미드(polyimide), 폴리벤즈옥사졸(polybenzoxazole; PBO), 벤조사이클로부텐(benzocyclobutene; BCB), 에폭시(epoxy), 폴리머(polymer) 등의 물질로 구성될 수 있다. 한편, 제1 절연층(150)은 금속 기저층(160)이 본딩 패드(130)에 전기적으로 연결될 수 있도록 본딩 패드(130)의 상부면의 일부를 노출시켜야 한다.The first insulating layer 150 is formed on the passivation layer 140. The first insulating layer 150 insulates the passivation layer 140 from the metal base layer 160. The first insulating layer 150 may be made of a material such as polyimide, polybenzoxazole (PBO), benzocyclobutene (BCB), epoxy, polymer, or the like. . Meanwhile, the first insulating layer 150 must expose a portion of the upper surface of the bonding pad 130 so that the metal base layer 160 can be electrically connected to the bonding pad 130.

금속 기저층(160)은 상기 노출된 본딩 패드(130)의 상부면 및 제1 절연층(150) 위에 형성된다. 금속 기저층(160)은 본딩 패드(130)와 재배선층(170)을 전기적으로 연결한다. 또한 금속 기저층(160)은 재배선층(170)의 접착력을 증가시킨다. 금속 기저층(160)은 금속 물질, 예를 들어 구리(Cu), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 등 또는 이들의 합금 물질로 구성될 수 있다. The metal base layer 160 is formed on the top surface of the exposed bonding pad 130 and the first insulating layer 150. The metal base layer 160 electrically connects the bonding pads 130 and the redistribution layer 170. In addition, the metal base layer 160 increases the adhesion of the redistribution layer 170. The metal base layer 160 may be formed of a metal material, for example, copper (Cu), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy material thereof.

재배선층(170)은 금속 기저층(160) 위에 형성된다. 재배선층(170)은 금속 기저층(160)과 와이어(180)를 전기적으로 연결한다. 재배선층(170)은 전기 전도성이 양호한 금속, 예를 들어 크롬(Cr), 구리(Cu), 니켈(Ni), 티타늄(Ti), 텅스텐(W), 알루미늄(Al), 금(Au), 바나듐(V), 팔라듐(Pd) 등 또는 이들의 합금 물질로 구성될 수 있다.The redistribution layer 170 is formed on the metal base layer 160. The redistribution layer 170 electrically connects the metal base layer 160 and the wire 180. The redistribution layer 170 is a metal having good electrical conductivity, such as chromium (Cr), copper (Cu), nickel (Ni), titanium (Ti), tungsten (W), aluminum (Al), gold (Au), Vanadium (V), palladium (Pd), or the like, or an alloying material thereof.

와이어(180)는 반도체 칩(120)의 측면에 배치된다. 와이어(180)는 재배선 구조물(174)과 기판(110)을 전기적으로 연결한다. The wire 180 is disposed on the side of the semiconductor chip 120. The wire 180 electrically connects the redistribution structure 174 and the substrate 110.

제2 절연층(190)은 반도체 칩(120) 및 재배선 구조물(174) 위에 형성된다. 제2 절연층(190)은 재배선 구조물(174) 및 재배선 구조물(174)과 와이어(180)의 연 결 부위를 외부 환경으로부터 보호한다. 제2 절연층(190)은 제1 절연층(150)과 실질적으로 동일한 물질을 포함할 수 있다. 한편 제2 절연층(190)은 필수적인 구성요소는 아니므로, 해당 분야의 당업자라면 제2 절연층(190)이 생략되더라도 본 발명의 기술적 사상을 충족하는 것임을 쉽게 알 수 있다.The second insulating layer 190 is formed on the semiconductor chip 120 and the redistribution structure 174. The second insulating layer 190 protects the redistribution structure 174 and the connection portion of the redistribution structure 174 and the wire 180 from the external environment. The second insulating layer 190 may include substantially the same material as the first insulating layer 150. Meanwhile, since the second insulating layer 190 is not an essential component, a person skilled in the art may readily understand that the technical features of the present invention are satisfied even if the second insulating layer 190 is omitted.

부가적으로, 몰드(194)가 기판(110) 및 반도체 칩(120)의 상부에 형성될 수 있다. 몰드(194)의 예로서는 에폭시(epxoy)류, 폴리이미드(polyimide), 폴리벤즈옥사졸(polybenzoxazole;PBO), 벤조사이클로부텐(benzocyclobutene; BCB) 등을 들 수 있다. 몰드(194)는 와이어(180) 및 반도체 칩(120)을 외부 환경으로부터 보호한다. 한편, 몰드(194)는 필수적인 구성요소는 아니다.In addition, a mold 194 may be formed on top of the substrate 110 and the semiconductor chip 120. Examples of the mold 194 include epoxy, polyimide, polybenzoxazole (PBO), benzocyclobutene (BCB), and the like. The mold 194 protects the wire 180 and the semiconductor chip 120 from an external environment. On the other hand, the mold 194 is not an essential component.

외부접속단자(198)는 기판(110)에 실장된다. 비록 도1에서는 기판(110)의 밑면에 실장되었지만, 기판(110)을 외부와 전기적으로 연결하기만 한다면 도1과 다르게 구성되더라도 본 발명의 기술적 사상을 충족한다. 외부접속단자(198)의 예로서는 솔더볼(solder ball), 솔더 범프(solder bump), 구리(Cu), 금(Au), 니켈(Ni) 등의 금속 범프 등을 들 수 있다.The external connection terminal 198 is mounted on the substrate 110. Although it is mounted on the bottom surface of the substrate 110 in FIG. 1, the present invention satisfies the technical spirit of the present invention even if the substrate 110 is electrically connected to the outside. Examples of the external connection terminal 198 include solder balls, solder bumps, metal bumps such as copper (Cu), gold (Au), nickel (Ni), and the like.

도2 내지 도8은 도1에 도시된 반도체 패키지의 제조방법을 순차적으로 나타낸 단면도들이다. 도2 내지 도8에서, 동일한 구성요소는 동일한 참조번호로 나타내고, 반복되는 설명은 생략한다.2 through 8 are cross-sectional views sequentially illustrating a method of manufacturing the semiconductor package shown in FIG. 1. 2 to 8, like elements are denoted by like reference numerals, and repeated descriptions are omitted.

도2를 참조하면, 기판(110) 위에 본딩 패드(130)를 갖는 반도체 칩(120)을 배치한다. 본딩 패드(130)는 기판(110)의 전기 신호의 입출력 단자 역할을 한다. 본 실시예에서, 본딩 패드(130)는 기판(110)의 상부 표면 중앙에 위치한다.Referring to FIG. 2, a semiconductor chip 120 having a bonding pad 130 is disposed on a substrate 110. The bonding pad 130 serves as an input / output terminal of the electrical signal of the substrate 110. In this embodiment, the bonding pad 130 is located at the center of the upper surface of the substrate 110.

도3을 참조하면, 반도체 칩(120) 및 본딩 패드(130) 위에 보호막(140)을 형성한다. 보호막(140)은 실리콘산화막, 실리콘질화막과 같은 절연 물질로 구성될 수 있으며, 반도체 칩(120)을 외부 환경으로부터 보호한다.Referring to FIG. 3, a passivation layer 140 is formed on the semiconductor chip 120 and the bonding pad 130. The passivation layer 140 may be made of an insulating material such as a silicon oxide layer and a silicon nitride layer, and protects the semiconductor chip 120 from an external environment.

도4를 참조하면, 보호막(140) 위에 제1 절연층(150)을 형성한다. 제1 절연층(150)은 통상적인 스핀 코팅(spin coating) 공정에 의하여 형성될 수 있다.Referring to FIG. 4, a first insulating layer 150 is formed on the passivation layer 140. The first insulating layer 150 may be formed by a conventional spin coating process.

도5를 참조하면, 본딩 패드(130)에 금속 기저층(160)이 전기적으로 연결될 수 있도록, 본딩 패드(130)의 상부면의 일부를 노출시킨다. 구체적으로, 제1 절연층(150) 상부에 제1 감광막 패턴(미도시)을 형성하고, 이를 식각 마스크로 하여 제1 절연층(150) 및 보호막(140)을 선택 식각하여 본딩 패드(130)의 상부면의 일부를 노출시킨다. Referring to FIG. 5, a portion of the upper surface of the bonding pad 130 is exposed to allow the metal base layer 160 to be electrically connected to the bonding pad 130. In detail, a first photoresist layer pattern (not shown) is formed on the first insulation layer 150, and the first insulation layer 150 and the passivation layer 140 are selectively etched using the first photoresist layer pattern as an etching mask, thereby bonding the bonding pads 130. Expose a portion of the upper surface of the

도6을 참조하면, 제1 절연층(150) 및 본딩 패드(130) 위에 금속 기저층(160)을 형성하여, 금속 기저층(160)과 본딩 패드(130)를 전기적으로 연결시킨다. 금속 기저층(160)은 스퍼터링(sputtering), 증착법 등에 의해 형성될 수 있다. 금속 기저층(160) 위에 제2 감광막 패턴(미도시)를 형성하여 금속 기저층(160)을 패터닝한다. 금속 기저층(160)을 패터닝한 후에 상기 제2 감광막 패턴(미도시)를 제거한다.Referring to FIG. 6, the metal base layer 160 is formed on the first insulating layer 150 and the bonding pad 130 to electrically connect the metal base layer 160 and the bonding pad 130. The metal base layer 160 may be formed by sputtering, vapor deposition, or the like. A second photoresist pattern (not shown) is formed on the metal base layer 160 to pattern the metal base layer 160. After the metal base layer 160 is patterned, the second photoresist layer pattern (not shown) is removed.

도7을 참조하면, 패터닝된 금속 기저층(160) 위에 재배선층(170)을 형성한다. 재배선층(170)을 형성함으로써, 보호막(140), 제1 절연층(150), 금속 기저층(160) 및 재배선층(170)을 포함하는 재배선 구조물(174)이 완성된다. 재배선층(170)은 금속 기저층(160)을 도금 전극으로 이용하여 도금 방법으로 형성하거나, 스퍼터링(sputtering) 방법으로 형성될 수 있다. 그 후, 와이어(180)를 이용하여 재배선 구조물(174)과 기판(110)을 전기적으로 연결한다. 결과적으로, 본딩 패드(130)와 기판(110)이 전기적으로 연결된다. 한편, 와이어(180)를 이용하지 않고 재배선 구조물(174)과 기판(110)을 전기적으로 연결하는 다양한 방법이 존재할 수 있으며, 본 발명의 기술적 사상을 충족한다.Referring to FIG. 7, the redistribution layer 170 is formed on the patterned metal base layer 160. By forming the redistribution layer 170, the redistribution structure 174 including the passivation layer 140, the first insulating layer 150, the metal base layer 160, and the redistribution layer 170 is completed. The redistribution layer 170 may be formed by a plating method using the metal base layer 160 as a plating electrode, or may be formed by a sputtering method. Thereafter, the wires 180 are used to electrically connect the redistribution structure 174 and the substrate 110. As a result, the bonding pad 130 and the substrate 110 are electrically connected. Meanwhile, various methods of electrically connecting the redistribution structure 174 and the substrate 110 without using the wire 180 may exist and satisfy the technical spirit of the present invention.

도8을 참조하면, 와이어(180)와 재배선 구조물(174)의 연결부위를 덮도록 재배선 구조물(174) 및 반도체 칩(120) 위에 제2 절연층(190)을 형성한다. 제2 절연층(190)은 제1 절연층(150)과 실질적으로 동일한 방법으로 형성될 수 있다.Referring to FIG. 8, a second insulating layer 190 is formed on the redistribution structure 174 and the semiconductor chip 120 to cover the connection portion of the wire 180 and the redistribution structure 174. The second insulating layer 190 may be formed in substantially the same manner as the first insulating layer 150.

도시되지는 않았지만, 기판(110)에 외부 접속 단자(미도시)를 실장함으로써 스택형 반도체 패키지가 완성된다. 부가적으로, 반도체 칩(120) 및 기판(110) 위에 몰드(미도시)를 더 형성할 수 있다.Although not shown, a stacked semiconductor package is completed by mounting an external connection terminal (not shown) on the substrate 110. In addition, a mold (not shown) may be further formed on the semiconductor chip 120 and the substrate 110.

반도체 스택 패키지Semiconductor stack package

도9는 본 발명에 따른 반도체 스택 패키지를 나타내는 단면도이다.9 is a cross-sectional view showing a semiconductor stack package according to the present invention.

도9를 참조하면, 제1 반도체 패키지(200a)는 제1 기판(210a), 제1 반도체 칩(220a), 제1 본딩 패드(230a), 제1 재배선 구조물(274a), 제1 와이어(280a), 제2 절연층(290a), 제1 몰드(294a) 및 제1 외부 접속 단자(298a)를 포함한다. 제1 재배선 구조물(274a)은 제1 보호막(240a), 제1 절연층(240a), 제1 금속 기저층(250a) 및 제1 재배선층(260a)를 포함한다. 제2 반도체 패키지(200b)는 기판(210b), 반도체 칩(220b), 본딩 패드(230b), 재배선 구조물(274b), 와이어(280b), 제4 절연층(290b), 몰드(294b) 및 외부 접속 단자(298b)를 포함한다. 제2 재배선 구조 물(274b)은 제2 보호막(240b), 제3 절연층(240b), 제2 금속 기저층(250b) 및 제2 재배선층(260b)를 포함한다. 제1 반도체 패키지(200a) 및 제2 반도체 패키지(200b)는 도1에 도시된 반도체 패키지(100)와 실질적으로 동일한 구성요소를 포함하므로, 반복되는 설명은 생략한다. 본 실시예에서, 제1 반도체 패키지(200a)는 제2 반도체 패키지(200b)의 상부에 적층되며 제1 외부 접속 단자(298a)를 통하여 전기적으로 연결된다. Referring to FIG. 9, the first semiconductor package 200a may include a first substrate 210a, a first semiconductor chip 220a, a first bonding pad 230a, a first redistribution structure 274a, and a first wire ( 280a, a second insulating layer 290a, a first mold 294a, and a first external connection terminal 298a. The first redistribution structure 274a includes a first passivation layer 240a, a first insulating layer 240a, a first metal base layer 250a, and a first redistribution layer 260a. The second semiconductor package 200b may include a substrate 210b, a semiconductor chip 220b, a bonding pad 230b, a redistribution structure 274b, a wire 280b, a fourth insulating layer 290b, a mold 294b, and the like. An external connection terminal 298b is included. The second redistribution structure 274b includes a second passivation layer 240b, a third insulating layer 240b, a second metal base layer 250b, and a second redistribution layer 260b. Since the first semiconductor package 200a and the second semiconductor package 200b include substantially the same components as the semiconductor package 100 shown in FIG. 1, repeated descriptions thereof will be omitted. In the present exemplary embodiment, the first semiconductor package 200a is stacked on the second semiconductor package 200b and electrically connected to each other through the first external connection terminal 298a.

도9에 도시된 반도체 스택 패키지는 도2 내지 도8의 방법과 실질적으로 동일한 방법으로 제1 및 제2 반도체 패키지들(200a, 200b)을 제조한 후, 이들을 전기적으로 연결하면서 적층하여 제조된다. 한편 제1 반도체 패키지(200a)와 제2 반도체 패키지(200b)를 제1 외부 접속 단자(298a)를 이용하지 않더라도 전기적으로 연결시키는 다양한 방법들이 존재할 수 있으며 모두 본 발명의 기술적 사상을 충족함을 쉽게 알 수 있다.The semiconductor stack package illustrated in FIG. 9 is manufactured by manufacturing the first and second semiconductor packages 200a and 200b in substantially the same manner as those of FIGS. 2 to 8, and then stacking them with electrical connections. Meanwhile, various methods of electrically connecting the first semiconductor package 200a and the second semiconductor package 200b without using the first external connection terminal 298a may exist, and all of them easily meet the technical spirit of the present invention. Able to know.

상기와 같은 본 발명의 반도체 패키지는 메모리와 비메모리를 포함하는 모든 종류의 반도체 칩의 패키지에 이용될 수 있다. 또한, 본 발명의 반도체 패키지는 재배선을 통해 스택 마진을 확보할 수 있어서 고집적을 위한 반도체 패키지의 스택이 용이해진다.The semiconductor package of the present invention as described above can be used for the package of all kinds of semiconductor chips, including memory and non-memory. In addition, the semiconductor package of the present invention can secure a stack margin through redistribution, thereby facilitating stacking of semiconductor packages for high integration.

도1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도2 내지 도8은 도1에 도시된 반도체 패키지의 제조방법을 순차적으로 나타낸 단면도들이다.2 through 8 are cross-sectional views sequentially illustrating a method of manufacturing the semiconductor package shown in FIG. 1.

도9는 본 발명에 따른 반도체 스택 패키지를 나타내는 단면도이다.9 is a cross-sectional view showing a semiconductor stack package according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 패키지 110 : 기판100 semiconductor package 110 substrate

120 : 반도체 칩 130 : 본딩 패드120: semiconductor chip 130: bonding pad

140 : 보호막 150 : 제1 절연층140: protective film 150: first insulating layer

160 : 금속 기저층 170 : 재배선층160: metal base layer 170: redistribution layer

174 : 재배선 구조물 180 : 와이어174: redistribution structure 180: wire

190 : 제2 절연층 194 : 몰드190: second insulating layer 194: mold

198 : 외부 접속 단자198: external connection terminal

Claims (16)

기판;Board; 상기 기판 상에 부착되고, 중앙 표면에 본딩 패드가 형성된 반도체 칩;A semiconductor chip attached to the substrate and having a bonding pad formed on a center surface thereof; 상기 반도체 칩 상에 형성되며, 상기 본딩 패드와 전기적으로 연결된 재배선 구조물; A redistribution structure formed on the semiconductor chip and electrically connected to the bonding pads; 상기 기판과 상기 재배선 구조물을 전기적으로 연결하며, 상기 반도체 칩의 측면에 배치되는 와이어; 및A wire electrically connecting the substrate and the redistribution structure and disposed on a side surface of the semiconductor chip; And 상기 기판에 전기적으로 연결되는 외부 접속 단자를 포함하는 것을 특징으로 하는 스택형 반도체 패키지.Stacked semiconductor package, characterized in that it comprises an external connection terminal electrically connected to the substrate. 제1항에 있어서, 상기 재배선 구조물은The method of claim 1, wherein the redistribution structure 상기 반도체 칩 위에 형성되며 상기 본딩 패드의 일부를 노출시키는 보호막;A passivation layer formed on the semiconductor chip and exposing a portion of the bonding pads; 상기 보호막 위에 형성되며 상기 본딩 패드의 일부를 노출시키는 절연층;An insulating layer formed on the passivation layer and exposing a portion of the bonding pad; 상기 절연층 위에 형성되며 상기 본딩 패드와 전기적으로 연결되는 금속 기저층; 및A metal base layer formed on the insulating layer and electrically connected to the bonding pads; And 상기 금속 기저층 위에 형성되는 재배선층을 포함하는 것을 특징으로 하는 스택형 반도체 패키지.Stacked semiconductor package comprising a redistribution layer formed on the metal base layer. 제1항에 있어서, 상기 와이어와 상기 재배선 구조물의 연결부위를 덮도록 상 기 재배선 구조물 및 상기 반도체 칩 위에 형성되는 절연층을 더 포함하는 것을 특징으로 하는 스택형 반도체 패키지.The stacked semiconductor package of claim 1, further comprising an insulating layer formed on the redistribution structure and the semiconductor chip to cover a connection portion between the wire and the redistribution structure. 제1항에 있어서, 상기 와이어 및 상기 반도체 칩을 덮도록 상기 반도체 칩 및 상기 기판 위에 형성되는 몰드를 더 포함하는 것을 특징으로 하는 스택형 반도체 패키지.The stack-type semiconductor package of claim 1, further comprising a mold formed on the semiconductor chip and the substrate to cover the wire and the semiconductor chip. 제1 기판, 상기 제1 기판 상에 부착되고 중앙 표면에 제1 본딩 패드가 형성된 제1 반도체 칩, 상기 제1 반도체 칩 상에 형성되며 상기 제1 본딩 패드와 전기적으로 연결된 제1 재배선 구조물, 상기 제1 기판과 상기 제1 재배선 구조물을 전기적으로 연결하며 상기 제1 반도체 칩의 측면에 배치되는 제1 와이어 및 상기 제1 기판에 전기적으로 연결되는 제1 외부 접속 단자를 포함하는 제 1 패키지; 및A first substrate, a first semiconductor chip attached on the first substrate and having a first bonding pad formed on a central surface thereof, a first redistribution structure formed on the first semiconductor chip and electrically connected to the first bonding pad; A first package electrically connecting the first substrate and the first redistribution structure and including a first wire disposed on a side surface of the first semiconductor chip and a first external connection terminal electrically connected to the first substrate ; And 상기 제 1 패키지의 하부에 배치되며 상기 제1 외부 접속 단자에 의해 상기 제 1 패키지와 전기적으로 연결되는 제2 기판, 상기 제2 기판 상에 부착되고 중앙 표면에 제2 본딩 패드가 형성된 제2 반도체 칩, 상기 제2 반도체 칩 상에 형성되며 상기 제2 본딩 패드와 전기적으로 연결된 제2 재배선 구조물, 상기 제2 기판과 상기 제2 재배선 구조물을 전기적으로 연결하며 상기 제2 반도체 칩의 측면에 배치되는 제2 와이어 및 상기 제2 기판에 전기적으로 연결되는 제2 외부 접속 단자를 포함하는 제 2 패키지를 포함하는 것을 특징으로 하는 반도체 스택 패키지.A second semiconductor disposed under the first package and electrically connected to the first package by the first external connection terminal, and a second semiconductor attached to the second substrate and having a second bonding pad formed on a central surface thereof A chip, a second redistribution structure formed on the second semiconductor chip and electrically connected to the second bonding pad, and electrically connecting the second substrate and the second redistribution structure to a side surface of the second semiconductor chip. And a second package including a second wire disposed thereon and a second external connection terminal electrically connected to the second substrate. 제5항에 있어서, 상기 제1 재배선 구조물은 The method of claim 5, wherein the first redistribution structure 상기 제1 반도체 칩 위에 형성되며 상기 제1 본딩 패드의 일부를 노출시키는 제1 보호막; A first passivation layer formed on the first semiconductor chip and exposing a portion of the first bonding pad; 상기 제1 보호막 위에 형성되며 상기 제1 본딩 패드의 일부를 노출시키는 제1 절연층;A first insulating layer formed on the first passivation layer and exposing a portion of the first bonding pad; 상기 제1 절연층 위에 형성되며 상기 제1 본딩 패드와 전기적으로 연결되는 제1 금속 기저층; 및A first metal base layer formed on the first insulating layer and electrically connected to the first bonding pad; And 상기 제1 금속 기저층 위에 형성되는 제1 재배선층을 포함하며,A first redistribution layer formed on the first metal base layer, 상기 제2 재배선 구조물은The second redistribution structure 상기 제2 반도체 칩 위에 형성되며 상기 제2 본딩 패드의 일부를 노출시키는 제2 보호막;A second passivation layer formed on the second semiconductor chip and exposing a portion of the second bonding pads; 상기 제2 보호막 위에 형성되며 상기 제2 본딩 패드의 일부를 노출시키는 제2 절연층;A second insulating layer formed on the second passivation layer and exposing a portion of the second bonding pads; 상기 제3 절연층 위에 형성되며 상기 제2 본딩 패드와 전기적으로 연결되는 제2 금속 기저층; 및A second metal base layer formed on the third insulating layer and electrically connected to the second bonding pads; And 상기 제2 금속 기저층 위에 형성되는 제2 재배선층을 포함하는 것을 특징으로 하는 반도체 스택 패키지.And a second redistribution layer formed on the second metal base layer. 제5항에 있어서, 상기 제1 와이어와 상기 제1 재배선 구조물의 연결부위를 덮도록 상기 제1 재배선 구조물 및 상기 제1 반도체 칩 위에 형성되는 제1 절연층; 및The semiconductor device of claim 5, further comprising: a first insulating layer formed on the first redistribution structure and the first semiconductor chip to cover a connection portion of the first wire and the first redistribution structure; And 상기 제2 와이어와 상기 제2 재배선 구조물의 연결부위를 덮도록 상기 제2 재배선 구조물 및 상기 제2 반도체 칩 위에 형성되는 제2 절연층을 더 포함하는 것을 특징으로 하는 반도체 스택 패키지.And a second insulating layer formed on the second redistribution structure and the second semiconductor chip to cover a connection portion of the second wire and the second redistribution structure. 제5항에 있어서, 상기 제1 와이어 및 상기 제1 반도체 칩을 덮도록 상기 제1 반도체 칩 및 상기 제1 기판 위에 형성되는 제1 몰드; 및 The semiconductor device of claim 5, further comprising: a first mold formed on the first semiconductor chip and the first substrate to cover the first wire and the first semiconductor chip; And 상기 제2 와이어 및 상기 제2 반도체 칩을 덮도록 상기 제2 반도체 칩 및 상기 제2 기판 위에 형성되는 제2 몰드를 더 포함하는 것을 특징으로 하는 반도체 스택 패키지.And a second mold formed on the second semiconductor chip and the second substrate to cover the second wire and the second semiconductor chip. 반도체 칩의 표면 중앙에 배치된 본딩 패드와 전기적으로 연결된 재배선 구조물을 형성하는 단계;Forming a redistribution structure electrically connected to a bonding pad disposed at the center of the surface of the semiconductor chip; 기판 상에 상기 반도체 칩을 부착하는 단계;Attaching the semiconductor chip on a substrate; 상기 재배선 구조물과 상기 기판을 와이어를 이용해서 전기적으로 연결하는 단계; 및Electrically connecting the redistribution structure and the substrate using a wire; And 상기 기판에 외부 접속 단자를 실장하는 단계를 포함하는 것을 특징으로 하는 스택형 반도체 패키지 제조 방법.And mounting an external connection terminal on the substrate. 제9항에 있어서, 상기 와이어는 상기 반도체 칩의 측면에 배치되도록 하는 것을 특징으로 하는 스택형 반도체 패키지 제조 방법.The method of claim 9, wherein the wire is disposed on a side surface of the semiconductor chip. 제9항에 있어서, 상기 재배선 구조물을 형성하는 단계는The method of claim 9, wherein the forming of the redistribution structure 상기 반도체 칩 위에 보호막을 형성하는 단계;Forming a protective film on the semiconductor chip; 상기 보호막 위에 절연층을 형성하는 단계;Forming an insulating layer on the passivation layer; 상기 보호막 및 상기 절연층을 선택 식각하여 상기 본딩 패드의 일부를 노출시키는 단계;Selectively etching the passivation layer and the insulating layer to expose a portion of the bonding pad; 상기 절연층 위에 상기 본딩 패드와 전기적으로 연결되는 금속 기저층을 형성하는 단계;Forming a metal base layer on the insulating layer, the metal base layer being electrically connected to the bonding pads; 상기 금속 기저층 위에 재배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 스택형 반도체 패키지 제조 방법.Forming a redistribution layer on the metal base layer. 제9항에 있어서, 상기 와이어를 형성하는 단계 후에, 상기 와이어와 상기 재배선 구조물의 연결 부위를 덮도록 상기 재배선 구조물 및 상기 반도체 칩 위에 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 스택형 반도체 패키지 제조 방법.The method of claim 9, further comprising, after the forming of the wire, forming an insulating layer on the redistribution structure and the semiconductor chip to cover a connection portion of the wire and the redistribution structure. Method of manufacturing a stacked semiconductor package. 제9항에 있어서, 상기 와이어 및 상기 반도체 칩을 덮도록 상기 반도체 칩 및 상기 기판 위에 몰드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 스택형 반도체 패키지 제조 방법.10. The method of claim 9, further comprising forming a mold on the semiconductor chip and the substrate to cover the wire and the semiconductor chip. 제1 기판, 상기 제1 기판 상에 부착되고, 중앙 표면에 제1 본딩 패드가 형성된 제1 반도체 칩, 상기 제1 반도체 칩 상에 형성되며, 상기 제1 본딩 패드와 전기적으로 연결된 제1 재배선 구조물, 상기 제1 기판과 상기 제1 재배선 구조물을 전기적으로 연결하며, 상기 제1 반도체 칩의 측면에 배치되는 제1 와이어, 및 상기 제1 기판에 전기적으로 연결되는 제1 외부 접속 단자를 포함하는 제 1 패키지를 마련하는 단계;A first semiconductor chip attached to a first substrate, the first substrate and having a first bonding pad formed on a central surface thereof, and a first redistribution formed on the first semiconductor chip and electrically connected to the first bonding pad A structure, a first wire electrically connecting the first substrate and the first redistribution structure, a first wire disposed on a side surface of the first semiconductor chip, and a first external connection terminal electrically connected to the first substrate. Providing a first package; 제2 기판, 상기 제2 기판 상에 부착되고, 중앙 표면에 제2 본딩 패드가 형성된 제2 반도체 칩, 상기 제2 반도체 칩 상에 형성되며, 상기 제2 본딩 패드와 전기적으로 연결된 제2 재배선 구조물, 상기 제2 기판과 상기 제2 재배선 구조물을 전기적으로 연결하며, 상기 제2 반도체 칩의 측면에 배치되는 제2 와이어, 및 상기 제2 기판에 전기적으로 연결되는 제2 외부 접속 단자를 포함하는 제 2 패키지를 마련하는 단계; 및A second semiconductor chip attached to the second substrate, the second substrate and having a second bonding pad formed on a center surface thereof, and a second redistribution formed on the second semiconductor chip and electrically connected to the second bonding pad A structure, a second wire electrically connecting the second substrate and the second redistribution structure, and disposed on a side surface of the second semiconductor chip, and a second external connection terminal electrically connected to the second substrate. Providing a second package; And 상기 제 2 패키지 상에 상기 제 1 패키지를 적층하여 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 반도체 스택 패키지의 제조 방법.Stacking the first package on the second package and electrically connecting the first package. 제14항에 있어서, 상기 제1 와이어를 덮도록 상기 제1 반도체 칩 및 상기 제1 기판 위에 제1 몰드를 형성하고, The method of claim 14, wherein a first mold is formed on the first semiconductor chip and the first substrate to cover the first wire. 상기 제2 와이어를 덮도록 상기 제2 반도체 칩 및 상기 제2 기판 위에 제2 몰드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 스택 패키지 제조 방법.And forming a second mold on the second semiconductor chip and the second substrate so as to cover the second wire. 제14항에 있어서, 상기 제1 와이어와 상기 제1 재배선 구조물의 연결 부위를 덮도록 상기 제1 재배선 구조물 및 상기 제1 반도체 칩 위에 제1 절연층을 형성하고,The method of claim 14, wherein a first insulating layer is formed on the first redistribution structure and the first semiconductor chip to cover a connection portion of the first wire and the first redistribution structure. 상기 제2 와이어와 상기 제2 재배선 구조물의 연결 부위를 덮도록 상기 제2 재배선 구조물 및 상기 제2 반도체 칩 위에 제2 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 스택 패키지 제조 방법.And forming a second insulating layer on the second redistribution structure and the second semiconductor chip to cover a connection portion of the second wire and the second redistribution structure. Way.
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