KR20090004809A

KR20090004809A - Non volatile memory device

Info

Publication number: KR20090004809A
Application number: KR1020080114406A
Authority: KR
Inventors: 임규희
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-11-18
Filing date: 2008-11-18
Publication date: 2009-01-12
Also published as: KR100885789B1

Abstract

A non volatile memory device is provided to suppress the generation of the cell which becomes with under program by differently controlling the verifying voltage applied to the selected word line in the source line bouncing. In a non volatile memory device, a bouncing sensor(300) outputs a bouncing sensing signal by comparing a current flowing in common source line and a reference current, and it comprises a current comparator(310), a reference current output(320) and bouncing sensing signal output unit(330). A current comparator compares the current of the common source line and level of the reference current. The reference current output controls the level of the reference current by controlling each NMOS transistor(N322, N324, N326). The bouncing sensing signal output unit comprises an inverter(IV330) which inverts the voltage level of the output node(N1) and output it.

Description

Non volatile memory device

본 발명은 불휘발성 메모리 장치에 관한 것으로, 보다 상세하게는 소스 라인 바운싱 현상의 발생 여부에 따라 선택된 워드라인에 공급되는 검증전압의 레벨을 조정하는 불휘발성 메모리 장치에 관한 것이다.The present invention relates to a nonvolatile memory device, and more particularly, to a nonvolatile memory device for adjusting a level of a verification voltage supplied to a selected word line according to whether source line bouncing occurs.

최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.Recently, there is an increasing demand for a nonvolatile memory device that can be electrically programmed and erased and that does not require a refresh function to rewrite data at regular intervals.

상기 불휘발성 메모리 장치는 통상적으로 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다. 상기 페이지 버퍼는 특정 메모리 셀과 접속된 비트라인 쌍, 메모리 셀 어레이에 기록할 데이터를 임시저장하거나, 메모리 셀 어레이로부터 특정 셀의 데이터를 독출하여 임시 저장하는 레지스터, 특정 비트라인 또는 특정 레지스터의 전압 레벨을 감지하는 감지노드, 상기 특정 비트라인과 감지노드의 접속여부를 제어하는 비트라인 선택부를 포함한다.The nonvolatile memory device typically includes a memory cell array having cells in which data is stored in a matrix form, and a page buffer for writing a memory to a specific cell of the memory cell array or reading a memory stored in a specific cell. . The page buffer may include a pair of bit lines connected to a specific memory cell, a register for temporarily storing data to be written to the memory cell array, or a register for reading and temporarily storing data of a specific cell from the memory cell array, a voltage of a specific bit line or a specific register. It includes a sensing node for sensing a level, a bit line selection unit for controlling the connection of the specific bit line and the sensing node.

이와 같은 불휘발성 메모리 장치의 프로그램 동작에 있어서 소스 라인 바운싱 현상이 일어나는 경우 특정 셀이 충분히 프로그램되지 않았음에도 프로그램된 것으로 검증하게 되는 경우가 있다. 이는 프로그램 동작이 완료된 후 해당 셀을 독출하는 경우 프로그램되지 않은 셀로 독출되는 문제로 이어진다.When source line bouncing occurs in a program operation of such a nonvolatile memory device, it may be verified that a specific cell is programmed even though it is not sufficiently programmed. This leads to a problem that when a corresponding cell is read after the program operation is completed, the cell is read into an unprogrammed cell.

전술한 문제점에 따라 본원 발명이 해결하고자 하는 과제는 소스 라인 바운싱 현상이 일어났는지 여부를 판단하고, 그에 따라 검증전압을 상이하게 조정하여 공급할 수 있는 불휘발성 메모리 장치를 제공하는 것이다.The problem to be solved by the present invention in accordance with the above-described problem is to provide a nonvolatile memory device that can determine whether the source line bouncing phenomenon occurs, and can be supplied to adjust the verification voltage differently accordingly.

전술한 과제를 해결하기 위한 본원 발명의 불휘발성 메모리 장치는 본원 발명의 불휘발성 메모리 장치는 공통 소스 라인에 흐르는 전류와 기준 전류를 비교하여 바운싱 감지 신호를 출력하는 바운싱 감지부와, 상기 바운싱 감지신호의 레벨에 따라 일정량 상승된 검증전압을 워드라인에 공급하는 워드라인 전압 제어부를 포함하고, 상기 바운싱 감지부는 공통 소스 라인에 흐르는 전류와 기준 전류의 크기를 비교하는 전류 비교부와, 상기 전류 비교부의 출력신호의 레벨에 응답하여 바운싱 감지신호를 생성하는 바운싱 감지신호 출력부를 포함한다.The nonvolatile memory device of the present invention for solving the above-mentioned problems is a non-volatile memory device of the present invention is a bouncing detection unit for outputting a bouncing detection signal by comparing the current flowing in the common source line and the reference current, and the bouncing detection signal And a word line voltage controller configured to supply the verification voltage, which is increased by a predetermined amount, to the word line, wherein the bouncing detector comprises: a current comparator comparing the current flowing through the common source line with a reference current; And a bouncing detection signal output unit configured to generate a bouncing detection signal in response to the level of the output signal.

전술한 본원 발명의 과제 해결 수단에 따라 프로그램 동작에 있어서 소스 라인 바운싱 현상이 발생한 경우, 선택된 워드 라인에 인가되는 검증전압을 상이하게 조정하여 언더프로그램된 셀이 발생하지 않도록 한다.According to the above-described problem solving means of the present invention, when the source line bouncing phenomenon occurs in the program operation, the verification voltage applied to the selected word line is adjusted differently so that the underprogrammed cell does not occur.

이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, only these embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.

이하 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명이 적용되는 메모리 셀 어레이의 구성을 도시한 회로도이다.상기 메모리 셀 어레이는 데이타를 저장하는 메모리 셀들과, 상기 메모리 셀들을 선택하여 활성화하는 워드 라인들(WL0, WL1, ..., WLn)과, 상기 메모리 셀의 데이타를 입출력할 수 있는 비트 라인들(BL0, BL1, ..., BLn)을 포함하며, 상기 복수개의 워드 라인들 및 복수개의 비트 라인들이 메트릭스 형태로 배열된 구조이다. 상기 메모리 셀 어레이는 소스 선택 트랜지스터(SSL)와 드레인 선택 트랜지스터(DSL)들 사이에 직렬 연결된 메모리 셀들을 포함하는데 이를 스트링(string) 구조라 한다. 상기 메모리 셀들의 게이트는 워드 라인들에 연결되며, 동일한 워드 라인에 공통으로 연결된 메모리 셀들의 집합을 페이지(page)라 한다. 각각의 비트 라인에 연결된 복수개의 스트링들이 공통 소스 라인(SL)에 병렬로 연결되어 블록(block)을 구성한다.1 is a circuit diagram illustrating a configuration of a memory cell array to which the present invention is applied. The memory cell array includes memory cells for storing data and word lines for selecting and activating the memory cells. , WLn) and bit lines BL0, BL1, ..., BLn capable of inputting and outputting data of the memory cell, wherein the plurality of word lines and the plurality of bit lines are arranged in a matrix form. Structure. The memory cell array includes memory cells connected in series between a source select transistor SSL and a drain select transistor DSL, which is called a string structure. Gates of the memory cells are connected to word lines, and a set of memory cells commonly connected to the same word line is called a page. A plurality of strings connected to each bit line are connected in parallel to the common source line SL to form a block.

이러한 메모리 셀 어레이에 대하여, 프로그램 동작은 페이지단위로 수행이 되며, 프로그램이 제대로 수행되었는지에 대하여 검증 동작을 수행하게 된다. 상기 검증 동작은 각 비트라인을 특정 전압으로 프리차지한뒤, 검증하고자 하는 페이지 에 접속된 워드라인에는 검증 기준전압(Vread)을 인가하고, 그 밖의 워드라인, 소스 선택 트랜지스터(SSL) 및 드레인 선택 트랜지스터(DSL)에는 패스 전압(Vpass)을 인가하여, 비트라인의 전압 레벨의 변화에 따라 해당 셀의 프로그램 여부를 검증한다. 즉, 공통 소스 라인으로 전류가 흘러나가 비트라인의 전압 레벨이 떨어지면, 해당 셀은 프로그램이 덜 된 상태로 보고, 공통 소스 라인으로 빠지는 전류없이 비트라인의 전압 레벨이 프리차지된 상태를 유지하면 프로그램이 수행된 상태로 판단한다.For such a memory cell array, a program operation is performed in units of pages, and a verify operation is performed to determine whether the program is properly performed. The verification operation precharges each bit line to a specific voltage, and then applies a verification reference voltage Vread to a word line connected to a page to be verified, and other word lines, a source select transistor SSL and a drain select transistor. The pass voltage Vpass is applied to the DSL to verify whether the corresponding cell is programmed according to the change in the voltage level of the bit line. That is, if current flows to the common source line and the voltage level of the bit line falls, the cell is considered to be less programmed, and if the voltage level of the bit line remains precharged without current to the common source line, the program is programmed. It is determined that this has been performed.

이때, 한 페이지에 '1' 셀(즉, 프로그램 시키지 않을 셀)이 많은 경우에는 상기 공통 소스 라인 쪽으로 유입되는 전류가 많아서 공통 소스 라인의 전압이 변동하는 소스 라인 바운싱(bouncing) 현상이 발생하게 된다. 이 바운싱 현상이 발생하면, 셀 스트링을 흐르는 전류의 양이 감소하여 비트라인의 전압레벨이 충분히 떨어지지 못하게 되고, 페이지 버퍼는 해당 셀을 프로그램된 상태로 인식하는 경우가 발생할 수 있다. 즉, 해당 셀의 문턱전압이 프로그램된 셀로 판단될 만큼 충분히 상승하지 않았음에도, 프로그램된 상태로 인식하여 검증 동작이 완료되는 것이다. 이는 추후에 해당 셀을 독출하는 동작에 있어서, 해당 셀에 대해 소거된 셀로 인식하게 될 문제점이 있다.In this case, when there are many '1' cells (that is, cells not to be programmed) on one page, a source line bouncing phenomenon occurs in which the voltage of the common source line fluctuates due to a large amount of current flowing into the common source line. . When this bouncing occurs, the amount of current flowing through the cell string decreases so that the voltage level of the bit line does not sufficiently fall, and the page buffer may recognize the cell as a programmed state. That is, even though the threshold voltage of the corresponding cell does not increase enough to be determined as a programmed cell, the verification operation is completed by recognizing the programmed state. This may cause a problem of recognizing a cell that has been erased with respect to the cell in an operation of reading the cell later.

상술한 문제점, 즉 소스 라인 바운싱 현상이 일어나는 경우 특정 셀이 충분히 프로그램되지 않았음에도 프로그램된 것으로 검증하게 되는 문제점을 해소하기 위하여 소스 라인 바운싱 현상이 발생하는 시점을 포착하여 검증 대상이 되는 페이지의 워드라인에 인가되는 전압을 일정량만큼 상승시키는 워드라인 전압 제어부를 제공하고자 한다.In order to solve the above-mentioned problem, that is, when a source line bouncing phenomenon occurs, a problem in which a source cell bouncing occurs is captured in order to solve the problem of verifying that a program is programmed even though a specific cell is not sufficiently programmed. An object of the present invention is to provide a word line voltage controller for increasing a voltage applied to a predetermined amount.

도 2는 본원 발명이 적용되는 워드라인 전압 제어부를 도시한 블록도이다.2 is a block diagram illustrating a word line voltage controller to which the present invention is applied.

상기 워드라인 전압 제어부(200)는 불휘발성 메모리 장치의 동작에 따라 특정 워드 라인에 대하여 프로그램/소거전압, 검증전압 또는 패스 전압 등을 인가한다. 이를 위해, 검증전압(VREAD) 레귤레이터(210), 패스전압(VPASS) 전압 레귤레이터(220), 프로그램/소거 전압(VPGB/VERA) 레귤레이터(230)를 포함한다.The word line voltage controller 200 applies a program / erase voltage, a verify voltage, or a pass voltage to a specific word line according to the operation of the nonvolatile memory device. To this end, it includes a verification voltage (VREAD) regulator 210, a pass voltage (VPASS) voltage regulator 220, a program / erase voltage (VPGB / VERA) regulator 230.

*본원 발명에서 상기 워드라인 전압 제어부는 후에 설명될 바운싱 감지 신호의 레벨에 따라 일정량 상승된 검증전압을 선택된 워드라인에 공급한다.In the present invention, the word line voltage control unit supplies the selected word line with the verification voltage which is increased by a certain amount according to the level of the bounce detection signal which will be described later.

각 레귤레이터의 출력 전압을 선택된 워드라인에 인가시키기 위한 스위칭 부(240)를 포함하며, 상기 레귤레이팅된 전압을 기초로 바이어스 전압을 발생시키는 워드라인 전압 발생부(250)를 포함한다. 이렇게 발생된 고전압은 선택된 글로벌 워드라인(GWL) 또는 특정 워드라인(WL)에 인가된다.It includes a switching unit 240 for applying the output voltage of each regulator to the selected word line, and includes a word line voltage generator 250 for generating a bias voltage based on the regulated voltage. The generated high voltage is applied to the selected global word line GWL or a specific word line WL.

본 발명에서는 상기 소스라인 바운싱 현상이 발생한 경우 이를 감지하여 상기 검증전압 레귤레이터(210)에 이러한 정보를 제공하여 검증전압 레귤레이터(210)에서 출력되는 검증전압(VREAD)의 레벨을 변화시키고자 한다. 따라서, 소스라인 바운싱 현상을 감지하는 바운싱 감지부를 필수 구성요소로 사용한다.In the present invention, when the source line bounce occurs, it detects this and provides the information to the verification voltage regulator 210 to change the level of the verification voltage VREAD output from the verification voltage regulator 210. Therefore, a bouncing detector for detecting the source line bounce phenomenon is used as an essential component.

도 3은 본원 발명의 일 실시예에 따른 바운싱 감지부를 도시한 회로도이다.3 is a circuit diagram illustrating a bouncing detector according to an exemplary embodiment of the present invention.

상기 바운싱 감지부(300)부는 공통 소스 라인에 흐르는 전류와 기준 전류를 비교하여 바운싱 감지 신호를 출력한다. 이를 위해, 소스 라인 전류(ISL)와 기준 전류(Iref)의 크기를 비교하는 전류 비교부(310)와, 상기 기준 전류(Iref)를 생성하는 기준 전류 출력부(320)와, 상기 비교부(310)의 비교결과에 따라 바운싱 감지신호를 출력시키는 바운싱 감지신호 출력부(330)를 포함한다. The bounce detection unit 300 outputs a bounce detection signal by comparing a current flowing through a common source line with a reference current. To this end, the current comparison unit 310 for comparing the magnitude of the source line current ISL and the reference current Iref, the reference current output unit 320 for generating the reference current Iref, and the comparison unit ( And a bouncing detection signal output unit 330 for outputting a bouncing detection signal according to the comparison result of 310.

상기 전류 비교부(310)는 도 1에 도시된 공통 소스 라인에서 출력되는 소스 라인 전류와 상기 기준 전류의 크기를 비교한다.The current comparison unit 310 compares the source line current output from the common source line shown in FIG. 1 with the magnitude of the reference current.

이를 위해, 공통 소스 라인 단자와 접지 사이에 접속된 다이오드 접속 형태의 제1 NMOS 트랜지스터(N310)와, 상기 제1 NMOS 트랜지스터(N310)의 게이트와 접지 사이에 미러 형태로 접속된 제2 NMOS 트랜지스터(N312)를 포함한다. 또한, 전원전압 단자와 상기 제2 NMOS 트랜지스터(N312)의 일측 사이에 접속된 다이오드 접속 형태의 제1 PMOS 트랜지스터(P310)와 상기 제1 PMOS 트랜지스터의 게이트와 전원 전압 단자 사이에 미러 형태로 접속된 제2 PMOS 트랜지스터(P312)를 포함한다. 이때, 상기 제2 PMOS 트랜지스터(P312)의 일측은 비교신호 출력노드(N1)와 접속된다.To this end, the first NMOS transistor N310 of the diode connection type connected between the common source line terminal and the ground, and the second NMOS transistor connected in a mirror form between the gate and the ground of the first NMOS transistor N310 ( N312). In addition, a first PMOS transistor P310 having a diode connection type connected between a power supply voltage terminal and one side of the second NMOS transistor N312 and a gate connected to the gate of the first PMOS transistor and a power supply voltage terminal in a mirror form. The second PMOS transistor P312 is included. At this time, one side of the second PMOS transistor P312 is connected to the comparison signal output node N1.

따라서, 제1 NMOS 트랜지스터를 통해 제1 소스 라인 전류 경로가 형성되고, 제1 PMOS 트랜지스터 및 제2 NMOS 트랜지스터를 통해 전류 미러 형태의 제2 소스 라인 전류 경로가 형성된다. 마찬가지로, 제2 PMOS 트랜지스터를 통해 전류 미러 형태의 제3 소스 라인 전류 경로가 형성된다.Thus, a first source line current path is formed through the first NMOS transistor, and a second source line current path in the form of a current mirror is formed through the first PMOS transistor and the second NMOS transistor. Similarly, a third source line current path in the form of a current mirror is formed through the second PMOS transistor.

바람직하게는, 상기 제1 내지 제3 소스 라인 전류 경로를 통해 흐르는 전류값은 같다.Preferably, current values flowing through the first to third source line current paths are the same.

이때, 제3 소스 라인 전류 경로를 통해 흐르는 전류는 공통 소스 라인에 흐르는 전류와 동일한 것으로 보고, 기준 전류(Iref) 값과 그 크기가 비교되는데, 그 비교 동작에 대해서는 추후에 더욱 상세히 살펴보기로 한다. In this case, the current flowing through the third source line current path is considered to be the same as the current flowing in the common source line, and the reference current Iref is compared with the magnitude thereof, and the comparison operation will be described in detail later. .

한편, 상기 기준 전류 출력부(320)는 상기 비교신호 출력노드(N1)와 접지 단자 사이에 다이오드 형태로 접속된 NMOS 트랜지스터(N320)를 포함한다. 또한, 상기 비교신호 출력노드(N1)와 접지 단자 사이에 병렬접속되며 옵션신호(OP1, OP2,...OPn)에 응답하여 턴온되는 NMOS 트랜지스터(N322, N324, N326)들을 포함한다. 각 NMOS 트랜지스터(N322, N324, N326)의 턴온 여부를 제어하여 상기 기준 전류의 레벨을 조절할 수 있다.The reference current output unit 320 includes an NMOS transistor N320 connected in a diode form between the comparison signal output node N1 and the ground terminal. In addition, the NMOS transistors N322, N324, and N326 are connected in parallel between the comparison signal output node N1 and the ground terminal and are turned on in response to the option signals OP1, OP2, ... OPn. The level of the reference current may be adjusted by controlling whether each of the NMOS transistors N322, N324, and N326 is turned on.

한편, 상기 바운싱 감지 신호 출력부(330)는 상기 출력노드(N1)의 전압 레벨을 반전시켜 출력하는 인버터(IV330)를 포함한다.The bounce detection signal output unit 330 includes an inverter IV330 that inverts and outputs the voltage level of the output node N1.

소스 라인 바운싱 현상이 없는 경우 공통 소스 라인의 전압은 이상적으로는 OV 값을 유지한다. 이러한 경우 소스라인 전류가 흐르지 않게 되며, 상기 비교신호 출력노드(N1)에도 전류가 흐르지 않아 바운싱 감지신호는 하이레벨 값을 갖게 된다.In the absence of source line bouncing, the voltage across the common source line ideally maintains the OV value. In this case, the source line current does not flow, and the current does not flow in the comparison signal output node N1, so the bouncing detection signal has a high level value.

다음으로, 소스 라인 바운싱 현상이 일어나 공통 소스 라인의 전압이 일부 상승하는 경우에는 소스라인 전류가 흐르게 된다. 소스라인 전류(ISL)가 미리 선정된 기준 전류값(Iref) 보다 작다면 갖는다면, 상기 비교신호 출력노드(N1)는 여전 히 로우 레벨을 유지하며, 바운싱 감지신호는 하이레벨 값을 갖게 된다. 전원 전압단자와 연결되어 하이 레벨 상태를 유지한다.Next, when the source line bouncing occurs and the voltage of the common source line partially increases, the source line current flows. If the source line current ISL is smaller than the predetermined reference current value Iref, the comparison signal output node N1 still maintains a low level, and the bouncing detection signal has a high level value. It is connected to the power supply voltage terminal to maintain the high level.

그러나, 상기 소스라인 전류가 미리 선정된 기준 전류값 보다 커진다면, 상기 비교신호 출력노드(N1)의 전류가 충분히 흘러나가지 못해 어떤 전압값을 갖게 되며, 상기 인버터(IV330)는 이를 감지하여 로우 레벨의 바운싱 감지신호를 출력하게 된다.However, if the source line current is larger than a predetermined reference current value, the current of the comparison signal output node N1 does not flow sufficiently to have a certain voltage value, and the inverter IV330 detects this to low level. Bounce detection signal is output.

정리하면, 상기 바운싱 감지부(300)는 공통 소스 라인 전류에 흐르는 전류의 값에 따라 소스 라인 바운싱 현상이 발생하였는지 여부를 판단하고, 바운싱 현상이 발생한 경우 이를 상기 워드라인 전압 제어부(200)로 전송한다.In summary, the bouncing detector 300 determines whether a source line bouncing has occurred according to a value of a current flowing in a common source line current, and if a bouncing occurs, transmits it to the word line voltage controller 200. do.

이제 바운싱 감지 신호에 따라 검증전압이 변화하는 동작을 살펴보기로 한다.Now, the operation of changing the verification voltage according to the bouncing detection signal will be described.

도 4는 본원 발명의 일 실시예에 따른 검증전압 레귤레이터를 도시한 도면이다.4 is a diagram illustrating a verification voltage regulator according to an embodiment of the present invention.

상기 워드라인 전압 제어부(200)는 상기 바운싱 감지 신호의 레벨에 따라 일정량 상승된 검증전압을 출력시키는 검증전압 레귤레이터를 포함한다.The word line voltage controller 200 includes a verification voltage regulator for outputting a verification voltage that is increased by a predetermined amount according to the level of the bouncing detection signal.

바람직하게, 상기 선정된 양은 100~200mV인 것을 특징으로 한다.Preferably, the selected amount is characterized in that 100 ~ 200mV.

상기 검증전압 레귤레이터(400)는 밴드갭 전압(VBG)과 기준 전압의 크기를 비교하여 검증전압(VREAD)을 출력하는 비교부(410), 상기 바운싱 감지 신호의 레벨에 따라 상이한 레벨의 기준 전압을 전달하는 기준 전압 공급부(420)를 포함한다.The verification voltage regulator 400 compares the magnitude of the band gap voltage VBG with a reference voltage and outputs a verification voltage VREAD, and a reference voltage having a different level according to the level of the bouncing detection signal. And a reference voltage supply 420 for transmitting.

상기 비교부(410)는 밴드갭 전압(VBG)을 비반전단자(+)로 입력받고, 기준 전압을 반전단자(-)로 입력받아 검증전압을 출력한다.The comparison unit 410 receives the bandgap voltage VBG as the non-inverting terminal (+), receives the reference voltage as the inverting terminal (-), and outputs a verification voltage.

또한, 상기 기준 전압 공급부(420)는 하이 레벨의 바운싱 감지신호에 응답하여 제1 기준전압(VREF)을 상기 비교부의 반전단자(-)로 전달하는 제1 NMOS 트랜지스터(N410)와, 하이 레벨의 반전된 바운싱 감지신호에 응답하여 상기 제1 기준전압보다 낮은 제2 기준전압(VREF-a)을 상기 비교부의 반전단자(-)로 전달하는 제2 NMOS 트랜지스터(N412)를 포함한다.In addition, the reference voltage supply unit 420 transfers the first reference voltage VREF to the inverting terminal (-) of the comparator in response to a high level bounce detection signal and a high level The second NMOS transistor N412 transfers a second reference voltage VREF-a lower than the first reference voltage to the inverting terminal (−) of the comparator in response to the inverted bouncing detection signal.

한편, 상기 바운싱 감지신호를 반전시켜 반전된 바운싱 감지신호를 출력하는 인버터(미도시됨)를 더 포함할 수 있다.The inverter may further include an inverter (not shown) for inverting the bouncing detection signal and outputting the inverted bouncing detection signal.

따라서, 소스 라인 바운싱 현상이 발생하여 하이 레벨의 반전된 바운싱 감지 신호가 출력되면 제2 NMOS 트랜지스터만 턴온되어 제2 기준전압이 상기 비교부로 전달된다.Therefore, when the source line bouncing occurs and the high level inverted bouncing detection signal is output, only the second NMOS transistor is turned on and the second reference voltage is transferred to the comparator.

그러나, 소스 라인 바운싱 현상이 발생하지 않는 경우에는 제1 NMOS 트랜지스터만 턴온되어 제1 기준전압이 상기 비교부로 전달된다.However, when the source line bouncing does not occur, only the first NMOS transistor is turned on and the first reference voltage is transferred to the comparison unit.

이때, 상기 제2 기준전압은 제1 기준전압보다 100~200mV 작은 것을 특징으로 한다.At this time, the second reference voltage is characterized in that less than 100 ~ 200mV than the first reference voltage.

상기 비교부(410)는 소스 라인 바운싱 현상이 발생하지 않아 제1 기준전압이 입력되는 경우 제1 검증전압(VREAD)을 출력하고, 소스 라인 바운싱 현상이 발생하여 제1 기준전압보다 낮은 제2 기준전압이 입력되는 경우 제1 검증전압(VREAD)보다 큰 제2 검증전압(VREAD+b)을 출력하게 된다.The comparison unit 410 outputs a first verification voltage VREAD when the first reference voltage is input because no source line bounce occurs, and a second reference lower than the first reference voltage due to a source line bounce phenomenon. When the voltage is input, the second verification voltage VREAD + b greater than the first verification voltage VREAD is output.

따라서, 소스 라인 바운싱 현상이 발생한 경우 더 제1 검증전압보다 큰 제2 검증전압이 공급되므로, 소스 라인 바운싱에 의해 감소된 전류를 보상할 수 있게 되어 언더 프로그램을 방지할 수 있게 된다.Therefore, when the source line bounce occurs, a second verify voltage larger than the first verify voltage is supplied, so that the current reduced by the source line bounce can be compensated, thereby preventing the under program.

도 1은 본 발명이 적용되는 메모리 셀 어레이의 구성을 도시한 회로도이다.1 is a circuit diagram showing the configuration of a memory cell array to which the present invention is applied.

도 4는 본원 발명의 일실시예에 따른 검증전압 레귤레이터를 도시한 도면이다.4 illustrates a verification voltage regulator according to an embodiment of the present invention.

<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing

200: 워드라인 전압 제어부200: word line voltage control unit

300: 바운싱 감지부 310: 전류 비교부300: bouncing detection unit 310: current comparison unit

320: 기준 전류 출력부 330: 바운싱 감지 신호 출력부320: reference current output unit 330: bouncing detection signal output unit

400: 검증전압 레귤레이터 410: 비교부400: verification voltage regulator 410: comparison unit

420: 기준전압 공급부420: reference voltage supply

Claims

A bouncing detector for outputting a bouncing detection signal by comparing the current flowing through the common source line with a reference current;

A word line voltage controller configured to supply a verification voltage, which is increased by a predetermined amount, to a word line according to the level of the bouncing detection signal;

The bouncing detector may include a current comparator comparing the current flowing through the common source line with a reference current;

And a bouncing detection signal output unit configured to generate a bouncing detection signal in response to the level of the output signal of the current comparator.

2. The display device of claim 1, wherein the current comparator comprises: a first NMOS transistor of a diode connection type connected between a common source line terminal and a ground;

A second NMOS transistor connected in a mirror form between the gate and the ground of the first NMOS transistor;

A first PMOS transistor having a diode connection type connected between a power supply voltage terminal and the second NMOS transistor;

And a second PMOS transistor connected in a mirror form between a gate of the first PMOS transistor and a power supply voltage terminal.

The method of claim 2, wherein the current value flowing through a first current path formed through the first NMOS transistor,

A current value flowing through a second current path formed through the first PMOS transistor and the second NMOS transistor;

And a current value flowing through the third current path formed through the second PMOS transistor is the same.

The nonvolatile memory device of claim 1, wherein the bouncing detector further comprises a reference current output unit configured to supply the reference current.

The nonvolatile memory device of claim 1, wherein the bouncing detection signal output unit comprises an inverter for inverting and outputting an output signal of the current comparator.

The nonvolatile memory device of claim 1, wherein the bouncing detector outputs a low level bouncing detection signal when a source line bounce occurs.

The nonvolatile memory device of claim 1, wherein the word line voltage controller comprises a verification voltage regulator configured to output a verification voltage increased by a predetermined amount according to the level of the bouncing detection signal.

The voltage regulator of claim 7, wherein the verification voltage regulator comprises: a reference voltage supply unit configured to transfer a reference voltage having a different level according to the level of the bouncing detection signal;

And a comparator configured to compare a magnitude of the bandgap voltage and the reference voltage to output a verification voltage.

The display device of claim 8, wherein the reference voltage supply unit transfers a first reference voltage to the comparison unit in response to a bouncing detection signal;

And a second switching device configured to transfer a second reference voltage lower than the first reference voltage to the comparison unit in response to the inverted bouncing detection signal.

The nonvolatile memory device of claim 9, wherein the second reference voltage is 100 to 200 mV lower than the first reference voltage.

The nonvolatile memory device of claim 8, wherein the comparator outputs a verification voltage that is increased by a predetermined amount when a second reference voltage lower than the first reference voltage is transmitted compared to when the first reference voltage is transmitted. .

The nonvolatile memory device of claim 1, wherein the predetermined amount is 100 to 200 mV.