KR20080113733A - Decoder - Google Patents

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KR20080113733A
KR20080113733A KR1020070062552A KR20070062552A KR20080113733A KR 20080113733 A KR20080113733 A KR 20080113733A KR 1020070062552 A KR1020070062552 A KR 1020070062552A KR 20070062552 A KR20070062552 A KR 20070062552A KR 20080113733 A KR20080113733 A KR 20080113733A
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Abstract

A decoder is provided to reduce layout dimensions and current consumption of chip by reducing the number of MOS transistor used for decoding. A decoder comprises a driving signal generator, a first decoding signal generator, and a second decoding signal generator. The driving signal generator receives a first input signal, and generates a first driving signal operating a first node and a second driving signal operating a second node. The first decoding signal generator is driven with the first and the second driving signals, and generates a first and a second decoding signal in response to a second input signal. The second decoding signal generator is driven with the first and the second driving signals, and generates a third and a fourth decoding signal in response to a second input signal.

Description

디코더{Decoder}Decoder {Decoder}

도 1은 종래 기술에 의한 디코더를 도시한 회로도이다.1 is a circuit diagram showing a decoder according to the prior art.

도 2는 본 발명에 의한 일 실시예에 따른 디코더를 도시한 회로도이다.2 is a circuit diagram illustrating a decoder according to an embodiment of the present invention.

도 3은 종래기술에 의한 디코더와 본 발명의 일 실시예에 따른 디코더의 성능비교를 위한 시뮬레이션도이다.3 is a simulation diagram for performance comparison of a decoder according to the prior art and a decoder according to an embodiment of the present invention.

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 디코딩에 사용되는 MOS 트랜지스터의 개수를 줄임으로써, 칩의 레이아웃 면적 및 전류소모를 감소시킬 수 있도록 한 디코더에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a decoder capable of reducing the layout area and current consumption of a chip by reducing the number of MOS transistors used for decoding.

기존의 디코더는 일반적으로 인버터와 낸드게이트(앤드게이트) 또는 노어게이트(오어게이트)를 사용하여 구성된다. 디코더는 반도체메모리 장치뿐만 아니라 디지털회로 구성을 위해 필수적으로 사용되는 구성요소이다. 특히, 반도체 메모리 장치의 경우에는 어드레스 디코딩 등에 수많은 디코더가 사용되므로 레이아웃 면적 에서 디코더가 면적은 무시할 수 없다.Conventional decoders are generally constructed using inverters and NAND gates (or gates) or NOR gates (or gates). The decoder is an essential component for digital circuit construction as well as a semiconductor memory device. In particular, in the case of the semiconductor memory device, since a large number of decoders are used for address decoding, the area of the decoder cannot be ignored in the layout area.

도 1은 종래 기술에 의한 디코더를 도시한 회로도이다.1 is a circuit diagram showing a decoder according to the prior art.

도시된 바와 같이, 종래 기술에 의한 디코더는 제1 입력신호(S0)의 반전신호와 제2 입력신호(S1)의 반전신호를 입력받아 논리곱 연산을 수행하여 제1 디코딩신호(D0)를 생성하는 낸드게이트(ND1) 및 인버터(IV3)와, 제1 입력신호(S0)와 제2 입력신호(S1)의 반전신호를 입력받아 논리곱 연산을 수행하여 제2 디코딩신호(D1)를 생성하는 낸드게이트(ND2) 및 인버터(IV4)와, 제1 입력신호(S0)의 반전신호와 제2 입력신호(S1)를 입력받아 논리곱 연산을 수행하여 제3 디코딩신호(D2)를 생성하는 낸드게이트(ND3) 및 인버터(IV5)와, 제1 입력신호(S0)와 제2 입력신호(S1)를 입력받아 논리곱 연산을 수행하여 제4 디코딩신호(D3)를 생성하는 낸드게이트(ND4) 및 인버터(IV5)로 구성된다.As shown in the drawing, the decoder according to the prior art receives the inverted signal of the first input signal S0 and the inverted signal of the second input signal S1 and performs an AND operation to generate the first decoded signal D0. Generating a second decoding signal D1 by performing an AND operation on the NAND gate ND1 and the inverter IV3 and the inverted signal of the first input signal S0 and the second input signal S1. NAND for receiving the NAND gate ND2 and the inverter IV4, the inverted signal of the first input signal S0 and the second input signal S1, and performing an AND operation to generate a third decoded signal D2. The NAND gate ND4 receiving the gate ND3 and the inverter IV5, the first input signal S0 and the second input signal S1, and performing a logical AND operation to generate a fourth decoding signal D3. And inverter IV5.

이와 같이 구성된 디코더는 제1 입력신호(S0)와 제2 입력신호(S1)의 조합에 따라 4가지 조합의 디코딩신호를 생성한다. 즉, 제1 입력신호(S0) 및 제2 입력신호(S1)가 '0 0'의 조합으로 입력되는 경우 제1 내지 제4 디코딩신호(D0~D3)는 '0001'이 되고, 제1 입력신호(S0) 및 제2 입력신호(S1)가 '0 1'의 조합으로 입력되는 경우 제1 내지 제4 디코딩신호(D0~D3)는 '0010'이 되며, 제1 입력신호(S0) 및 제2 입력신호(S1)가 '1 0'의 조합으로 입력되는 경우 제1 내지 제4 디코딩신호(D0~D3)는 '0100'이 되고, 제1 입력신호(S0) 및 제2 입력신호(S1)가 '1 1'의 조합으로 입력되는 경우 제1 내지 제4 디코딩신호(D0~D3)는 '1000'이 된다.The decoder configured as described above generates four combinations of decoding signals according to the combination of the first input signal S0 and the second input signal S1. That is, when the first input signal S0 and the second input signal S1 are input in a combination of '0 0', the first to fourth decoding signals D0 to D3 become '0001' and the first input. When the signal S0 and the second input signal S1 are input in a combination of '0 1', the first to fourth decoding signals D0 to D3 become '0010', and the first input signal S0 and When the second input signal S1 is input in a combination of '1 0', the first to fourth decoding signals D0 to D3 become '0100', and the first input signal S0 and the second input signal ( When S1) is input in a combination of '1 1', the first to fourth decoding signals D0 to D3 become '1000'.

그런데, 기존의 디코더는 4개의 낸드게이트와 6개의 인버터로 구성되어, 14개의 NMOS 트랜지스터와 14개의 PMOS 트랜지스터를 사용하므로, MOS 트랜지스터 사용양이 지나치게 많아 칩의 레이아웃 면적 및 전류소모를 증가시키는 문제가 있었다. 이와 같은 문제는 고집적화되어 가고 있는 반도체 메모리 장치에 있어 큰 제약으로 작용된다.However, since the conventional decoder is composed of four NAND gates and six inverters, and uses 14 NMOS transistors and 14 PMOS transistors, the amount of MOS transistors used is excessively high, thus increasing the layout area and current consumption of the chip. there was. Such a problem poses a big limitation in a semiconductor memory device that is becoming highly integrated.

따라서, 본 발명이 이루고자 하는 기술적 과제는 디코딩에 사용되는 MOS 트랜지스터의 개수를 줄임으로써, 칩의 레이아웃 면적 및 전류소모를 감소시킬 수 있도록 한 디코더를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a decoder capable of reducing the layout area and current consumption of a chip by reducing the number of MOS transistors used for decoding.

상기 기술적 과제를 달성하기 위하여, 본 발명은 제1 입력신호를 입력받아 제1 노드를 구동하는 제1 구동신호 및 제2 노드를 구동하는 제2 구동신호를 생성하는 구동신호 생성부; 제1 및 제2 구동신호에 의해 구동되어, 제2 입력신호에 응답하여 제1 및 제2 디코딩신호를 생성하는 제1 디코딩신호 생성부; 및 제1 및 제2 구동신호에 의해 구동되어, 상기 제2 입력신호에 응답하여 제3 및 제4 디코딩신호를 생성하는 제2 디코딩신호 생성부를 포함하는 디코더를 제공한다.In order to achieve the above technical problem, the present invention includes a drive signal generation unit for receiving a first input signal to generate a first drive signal for driving the first node and a second drive signal for driving the second node; A first decoding signal generation unit driven by the first and second driving signals to generate first and second decoding signals in response to the second input signal; And a second decoding signal generator driven by first and second driving signals to generate third and fourth decoding signals in response to the second input signal.

본 발명에서, 상기 구동신호 생성부는 상기 제1 입력신호에 응답하여 상기 제1 노드를 풀업구동하는 제1 풀업소자 및 상기 제1 노드를 풀다운구동하는 제1 풀 다운소자를 포함하는 제1 구동부; 및 상기 제1 입력신호에 응답하여 상기 제2 노드를 풀업구동하는 제2 풀업소자 및 상기 제2 노드를 풀다운구동하는 제2 풀다운소자를 포함하는 제2 구동부를 포함한다.The driving signal generating unit may include a first driving unit including a first pull-up device for pulling up the first node and a first pull-down device for pulling down the first node in response to the first input signal; And a second driver including a second pull-up device for pulling up the second node and a second pull-down device for pulling down the second node in response to the first input signal.

본 발명에서, 상기 제1 풀업소자는 전원전압단과 상기 제1 노드 사이에 연결되어 상기 제1 입력신호에 응답하여 턴온되는 PMOS 트랜지스터이고, 상기 제1 풀다운소자는 상기 제1 노드와 접지단 사이에 연결되어 상기 제1 입력신호에 응답하여 턴온되는 NMOS 트랜지스터인 것이 바람직하다.In the present invention, the first pull-up device is a PMOS transistor connected between a power supply voltage terminal and the first node and turned on in response to the first input signal, and the first pull-down device is connected between the first node and the ground terminal. The NMOS transistor may be connected and turned on in response to the first input signal.

본 발명에서, 상기 제2 풀업소자는 전원전압단과 상기 제2 노드 사이에 연결되어 상기 제1 입력신호의 반전신호에 응답하여 턴온되는 PMOS 트랜지스터이고, 상기 제1 풀다운소자는 상기 제2 노드와 접지단 사이에 연결되어 상기 제1 입력신호의 반전신호에 응답하여 턴온되는 NMOS 트랜지스터인 것이 바람직하다.In the present invention, the second pull-up device is a PMOS transistor connected between a power supply voltage terminal and the second node and turned on in response to an inversion signal of the first input signal, and the first pull-down device is connected to the second node and ground. The NMOS transistor may be connected between stages and turned on in response to an inversion signal of the first input signal.

본 발명에서, 상기 제1 디코딩신호 생성부는 상기 제2 입력신호에 응답하여 제3 노드를 상기 제2 구동신호로 구동하는 제1 구동소자 및 상기 제3 노드를 접지전압으로 구동하는 제2 구동소자를 포함하는 제1 구동부; 및 상기 제2 입력신호에 응답하여 제4 노드를 상기 제1 구동신호로 구동하는 제3 구동소자 및 상기 제4 노드를 접지전압으로 구동하는 제4구동소자를 포함하는 제2 구동부를 포함한다.In the present invention, the first decoding signal generator is a first driving device for driving a third node with the second driving signal in response to the second input signal and a second driving device for driving the third node with a ground voltage. A first driver including a; And a second driving unit including a third driving device for driving a fourth node with the first driving signal in response to the second input signal, and a fourth driving device for driving the fourth node with a ground voltage.

본 발명에서, 상기 제1 구동소자는 상기 제2 노드와 상기 제3 노드 사이에 연결되어 상기 제2 입력신호의 반전신호에 응답하여 턴온되는 PMOS 트랜지스터이고, 상기 제2 구동소자는 상기 제3 노드와 접지단 사이에 연결되어 상기 제2 입력신호의 반전신호에 응답하여 턴온되는 NMOS 트랜지스터인 것이 바람직하다.In the present invention, the first driving device is a PMOS transistor connected between the second node and the third node and turned on in response to an inversion signal of the second input signal, and the second driving device is the third node. And an NMOS transistor connected between a ground terminal and a ground terminal and turned on in response to an inversion signal of the second input signal.

본 발명에서, 상기 제3 구동소자는 상기 제1 노드와 상기 제4 노드 사이에 연결되어 상기 제2 입력신호의 반전신호에 응답하여 턴온되는 PMOS 트랜지스터이고, 상기 제4 구동소자는 상기 제4 노드와 접지단 사이에 연결되어 상기 제2 입력신호의 반전신호에 응답하여 턴온되는 NMOS 트랜지스터인 것이 바람직하다.In the present invention, the third driving device is a PMOS transistor connected between the first node and the fourth node and turned on in response to an inversion signal of the second input signal, and the fourth driving device is the fourth node. And an NMOS transistor connected between a ground terminal and a ground terminal and turned on in response to an inversion signal of the second input signal.

본 발명에서, 상기 제2 디코딩신호 생성부는 상기 제2 입력신호에 응답하여 제3 노드를 상기 제2 구동신호로 구동하는 제1 구동소자 및 상기 제3 노드를 접지전압으로 구동하는 제2 구동소자를 포함하는 제1 구동부; 및 상기 제2 입력신호에 응답하여 제4 노드를 상기 제1 구동신호로 구동하는 제3 구동소자 및 상기 제4 노드를 접지전압으로 구동하는 제4구동소자를 포함하는 제2 구동부를 포함한다.In an embodiment, the second decoding signal generation unit may include a first driving device for driving a third node as the second driving signal and a second driving device for driving the third node with a ground voltage in response to the second input signal. A first driver including a; And a second driving unit including a third driving device for driving a fourth node with the first driving signal in response to the second input signal, and a fourth driving device for driving the fourth node with a ground voltage.

본 발명에서, 상기 제1 구동소자는 상기 제2 노드와 상기 제3 노드 사이에 연결되어 상기 제2 입력신호에 응답하여 턴온되는 PMOS 트랜지스터이고, 상기 제2 구동소자는 상기 제3 노드와 접지단 사이에 연결되어 상기 제2 입력신호에 응답하여 턴온되는 NMOS 트랜지스터인 것이 바람직하다.The first driving device is a PMOS transistor connected between the second node and the third node and turned on in response to the second input signal, and the second driving device is connected to the third node and a ground terminal. Preferably, the NMOS transistor is connected between and is turned on in response to the second input signal.

본 발명에서, 상기 제3 구동소자는 상기 제1 노드와 상기 제4 노드 사이에 연결되어 상기 제2 입력신호에 응답하여 턴온되는 PMOS 트랜지스터이고, 상기 제4 구동소자는 상기 제4 노드와 접지단 사이에 연결되어 상기 제2 입력신호에 응답하여 턴온되는 NMOS 트랜지스터인 것이 바람직하다.The third driving device may be a PMOS transistor connected between the first node and the fourth node and turned on in response to the second input signal, and the fourth driving device may be connected to the fourth node and a ground terminal. Preferably, the NMOS transistor is connected between and is turned on in response to the second input signal.

또한, 본 발명은 제1 입력신호를 반전 버퍼링하는 제1 버퍼; 상기 제1 입력신호의 반전신호를 반전 버퍼링하는 제2 버퍼; 상기 제2 버퍼의 출력신호로 구동되어 제2 입력신호의 반전신호를 반전버퍼링하여 제1 디코딩신호를 생성하는 제3 버 퍼; 상기 제1 버퍼의 출력신호로 구동되어 제2 입력신호의 반전신호를 반전버퍼링하여 제2 디코딩신호를 생성하는 제4 버퍼; 상기 제2 버퍼의 출력신호로 구동되어 제2 입력신호를 반전버퍼링하여 제3 디코딩신호를 생성하는 제5 버퍼; 상기 제1 버퍼의 출력신호로 구동되어 제2 입력신호를 반전버퍼링하여 제4 디코딩신호를 생성하는 제6 버퍼를 포함하는 디코더를 제공한다.In addition, the present invention includes a first buffer for inverting buffering the first input signal; A second buffer for inverting and buffering the inverted signal of the first input signal; A third buffer driven by an output signal of the second buffer to generate a first decoding signal by inverting the inverted signal of the second input signal; A fourth buffer driven by an output signal of the first buffer to generate a second decoding signal by inverting the inverted signal of the second input signal; A fifth buffer driven by an output signal of the second buffer to invert a second input signal to generate a third decoding signal; The present invention provides a decoder including a sixth buffer driven by an output signal of the first buffer to invert a second input signal to generate a fourth decoding signal.

본 발명에서, 상기 제1 버퍼는 상기 제1 입력신호에 응답하여 제1 노드를 풀업구동하는 제1 풀업소자 및 상기 제1 노드를 풀다운구동하는 제1 풀다운소자를 포함한다.In the present invention, the first buffer includes a first pull-up device that pulls up a first node in response to the first input signal, and a first pull-down device that pulls down the first node.

본 발명에서, 상기 제1 풀업소자는 전원전압단과 상기 제1 노드 사이에 연결되어 상기 제1 입력신호에 응답하여 턴온되는 PMOS 트랜지스터이고, 상기 제1 풀다운소자는 상기 제1 노드와 접지단 사이에 연결되어 상기 제1 입력신호에 응답하여 턴온되는 NMOS 트랜지스터인 것이 바람직하다.In the present invention, the first pull-up device is a PMOS transistor connected between a power supply voltage terminal and the first node and turned on in response to the first input signal, and the first pull-down device is connected between the first node and the ground terminal. The NMOS transistor may be connected and turned on in response to the first input signal.

본 발명에서, 상기 제2 버퍼는 상기 제1 입력신호의 반전신호에 응답하여 제2 노드를 풀업구동하는 제2 풀업소자 및 상기 제2 노드를 풀다운구동하는 제2 풀다운소자를 포함한다.In the present invention, the second buffer includes a second pull-up device for pulling up the second node in response to an inverted signal of the first input signal, and a second pull-down device for pulling down the second node.

본 발명에서, 상기 제2 풀업소자는 전원전압단과 상기 제2 노드 사이에 연결되어 상기 제1 입력신호의 반전신호에 응답하여 턴온되는 PMOS 트랜지스터이고, 상기 제2 풀다운소자는 상기 제2 노드와 접지단 사이에 연결되어 상기 제1 입력신호의 반전신호에 응답하여 턴온되는 NMOS 트랜지스터인 것이 바람직하다.In the present invention, the second pull-up device is a PMOS transistor connected between a power supply voltage terminal and the second node and turned on in response to an inversion signal of the first input signal, and the second pull-down device is connected to the second node and ground. The NMOS transistor may be connected between stages and turned on in response to an inversion signal of the first input signal.

본 발명에서, 상기 제3 버퍼는 상기 제2 입력신호에 응답하여 제3 노드를 상 기 제2 노드의 신호로 구동하는 제1 구동소자 및 상기 제3 노드를 접지전압으로 구동하는 제2 구동소자를 포함한다.In the present invention, the third buffer may include a first driving device for driving a third node with a signal of the second node in response to the second input signal, and a second driving device for driving the third node with a ground voltage. It includes.

본 발명에서, 상기 제1 구동소자는 상기 제2 노드와 상기 제3 노드 사이에 연결되어 상기 제2 입력신호의 반전신호에 응답하여 턴온되는 PMOS 트랜지스터이고, 상기 제2 구동소자는 상기 제3 노드와 접지단 사이에 연결되어 상기 제2 입력신호의 반전신호에 응답하여 턴온되는 NMOS 트랜지스터인 것이 바람직하다.In the present invention, the first driving device is a PMOS transistor connected between the second node and the third node and turned on in response to an inversion signal of the second input signal, and the second driving device is the third node. And an NMOS transistor connected between a ground terminal and a ground terminal and turned on in response to an inversion signal of the second input signal.

본 발명에서, 상기 제4 버퍼는 상기 제2 입력신호에 응답하여 제4 노드를 상기 제1 노드의 신호로 구동하는 제3 구동소자 및 상기 제3 노드를 접지전압으로 구동하는 제4 구동소자를 포함한다.The fourth buffer may include a third driving device for driving a fourth node with a signal of the first node and a fourth driving device for driving the third node with a ground voltage in response to the second input signal. Include.

본 발명에서, 상기 제3 구동소자는 상기 제1 노드와 상기 제4 노드 사이에 연결되어 상기 제2 입력신호의 반전신호에 응답하여 턴온되는 PMOS 트랜지스터이고, 상기 제4 구동소자는 상기 제4 노드와 접지단 사이에 연결되어 상기 제2 입력신호의 반전신호에 응답하여 턴온되는 NMOS 트랜지스터인 것이 바람직하다.In the present invention, the third driving device is a PMOS transistor connected between the first node and the fourth node and turned on in response to an inversion signal of the second input signal, and the fourth driving device is the fourth node. And an NMOS transistor connected between a ground terminal and a ground terminal and turned on in response to an inversion signal of the second input signal.

본 발명에서, 상기 제5 버퍼는 상기 제2 입력신호에 응답하여 제5 노드를 상기 제2 노드의 신호로 구동하는 제5 구동소자 및 상기 제5 노드를 접지전압으로 구동하는 제6 구동소자를 포함한다.The fifth buffer may include a fifth driving device for driving a fifth node as a signal of the second node and a sixth driving device for driving the fifth node with a ground voltage in response to the second input signal. Include.

본 발명에서, 상기 제5 구동소자는 상기 제2 노드와 상기 제5 노드 사이에 연결되어 상기 제2 입력신호에 응답하여 턴온되는 PMOS 트랜지스터이고, 상기 제6 구동소자는 상기 제5 노드와 접지단 사이에 연결되어 상기 제2 입력신호에 응답하여 턴온되는 NMOS 트랜지스터인 것이 바람직하다.In the present invention, the fifth driving device is a PMOS transistor connected between the second node and the fifth node and turned on in response to the second input signal, and the sixth driving device is the fifth node and the ground terminal. Preferably, the NMOS transistor is connected between and is turned on in response to the second input signal.

본 발명에서, 상기 제6 버퍼는 상기 제2 입력신호에 응답하여 제6 노드를 상기 제1 노드의 신호로 구동하는 제7 구동소자 및 상기 제5 노드를 접지전압으로 구동하는 제8 구동소자를 포함한다.The sixth buffer may include a seventh driving device for driving a sixth node as a signal of the first node and an eighth driving device for driving the fifth node with a ground voltage in response to the second input signal. Include.

본 발명에서, 상기 제7 구동소자는 상기 제1 노드와 상기 제6 노드 사이에 연결되어 상기 제2 입력신호에 응답하여 턴온되는 PMOS 트랜지스터이고,In the present invention, the seventh driving device is a PMOS transistor connected between the first node and the sixth node and turned on in response to the second input signal,

상기 제8 구동소자는 상기 제6 노드와 접지단 사이에 연결되어 상기 제2 입력신호에 응답하여 턴온되는 NMOS 트랜지스터인 것이 바람직하다.The eighth driving device is an NMOS transistor connected between the sixth node and the ground terminal and turned on in response to the second input signal.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다. Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.

도 2는 본 발명에 의한 일 실시예에 따른 디코더를 도시한 회로도이다.2 is a circuit diagram illustrating a decoder according to an embodiment of the present invention.

도시된 바와 같이, 본 실시예의 디코더는 제1 내지 제6 구동부(11~16)로 구성된다.As shown in the drawing, the decoder of the present embodiment includes first to sixth drivers 11 to 16.

제1 구동부(11)는 전원전압단(VDD)과 노드 nd1 사이에 연결되어 제1 입력신호(S0)에 응답하여 턴온되는 PMOS 트랜지스터(P1) 및 노드 nd1과 접지단(VSS) 사이에 연결되어 제1 입력신호(S0)에 응답하여 턴온되는 NMOS 트랜지스터(N1)로 구성된다. 노드 nd1으로는 제1 구동신호(Dr1)가 생성된다.The first driver 11 is connected between the power supply voltage terminal VDD and the node nd1 and connected between the PMOS transistor P1 and the node nd1 and the ground terminal VSS turned on in response to the first input signal S0. The NMOS transistor N1 is turned on in response to the first input signal S0. The first driving signal Dr1 is generated as the node nd1.

제2 구동부(12)는 전원전압단(VDD)과 노드 nd2 사이에 연결되어 제1 입력신 호(S0)의 반전신호에 응답하여 턴온되는 PMOS 트랜지스터(P2) 및 노드 nd2와 접지단(VSS) 사이에 연결되어 제1 입력신호(S0)의 반전신호에 응답하여 턴온되는 NMOS 트랜지스터(N1)로 구성된다. 노드 nd2로는 제2 구동신호(Dr2)가 생성된다.The second driver 12 is connected between the power supply voltage terminal VDD and the node nd2 and is turned on in response to an inversion signal of the first input signal S0 and the node nd2 and the ground terminal VSS. The NMOS transistor N1 is coupled between the first input signal S0 and is turned on in response to the inverted signal of the first input signal S0. The second driving signal Dr2 is generated at the node nd2.

제3 구동부(13)는 제2 구동신호(Dr2)를 공급받아 구동되며, 노드 nd2와 노드 nd3 사이에 연결되어 제2 입력신호(S1)의 반전신호에 응답하여 턴온되는 PMOS 트랜지스터(P3) 및 노드 nd3와 접지단(VSS) 사이에 연결되어 제2 입력신호(S1)의 반전신호에 응답하여 턴온되는 NMOS 트랜지스터(N3)로 구성된다. 노드 nd3로는 제1 디코딩신호(D0)가 생성된다.The third driver 13 is driven by receiving the second driving signal Dr2, and is connected between the node nd2 and the node nd3 and turned on in response to an inverted signal of the second input signal S1, and The NMOS transistor N3 is connected between the node nd3 and the ground terminal VSS and turned on in response to an inversion signal of the second input signal S1. The node nd3 generates a first decoded signal D0.

제4 구동부(14)는 제1 구동신호(Dr1)를 공급받아 구동되며, 노드 nd1와 노드 nd4 사이에 연결되어 제2 입력신호(S1)의 반전신호에 응답하여 턴온되는 PMOS 트랜지스터(P4) 및 노드 nd4와 접지단(VSS) 사이에 연결되어 제2 입력신호(S1)의 반전신호에 응답하여 턴온되는 NMOS 트랜지스터(N4)로 구성된다. 노드 nd4로는 제2 디코딩신호(D1)가 생성된다.The fourth driving unit 14 is driven by receiving the first driving signal Dr1 and is connected between the node nd1 and the node nd4 and turned on in response to an inversion signal of the second input signal S1 and The NMOS transistor N4 is connected between the node nd4 and the ground terminal VSS and turned on in response to an inversion signal of the second input signal S1. The second decoding signal D1 is generated at the node nd4.

제5 구동부(15)는 제2 구동신호(Dr2)를 공급받아 구동되며, 노드 nd2와 노드 nd5 사이에 연결되어 제2 입력신호(S1)에 응답하여 턴온되는 PMOS 트랜지스터(P5) 및 노드 nd5와 접지단(VSS) 사이에 연결되어 제2 입력신호(S1)에 응답하여 턴온되는 NMOS 트랜지스터(N5)로 구성된다. 노드 nd5로는 제3 디코딩신호(D2)가 생성된다.The fifth driving unit 15 is driven by receiving the second driving signal Dr2, and is connected between the node nd2 and the node nd5 and turned on in response to the second input signal S1 and the node nd5. The NMOS transistor N5 is connected between the ground terminal VSS and turned on in response to the second input signal S1. The third decoded signal D2 is generated at the node nd5.

제6 구동부(16)는 제1 구동신호(Dr1)를 공급받아 구동되며, 노드 nd1와 노드 nd6 사이에 연결되어 제2 입력신호(S0)에 응답하여 턴온되는 PMOS 트랜지스터(P6) 및 노드 nd6와 접지단(VSS) 사이에 연결되어 제2 입력신호(S0)에 응답하여 턴온되는 NMOS 트랜지스터(N6)로 구성된다. 노드 nd6으로는 제4 디코딩신호(D3)가 생성된다.The sixth driving unit 16 is driven by receiving the first driving signal Dr1 and is connected between the node nd1 and the node nd6 and turned on in response to the second input signal S0 and the node nd6. The NMOS transistor N6 is connected between the ground terminal VSS and turned on in response to the second input signal S0. The fourth decoding signal D3 is generated at the node nd6.

이와 같이 구성된 디코더는 아래 표1에서 보는 바와 같이 제1 입력신호(S0)와 제2 입력신호(S1)의 조합에 따라 4가지 조합의 제1 내지 제4 디코딩신호(D0~D3)를 생성한다. 즉, 제1 입력신호(S0) 및 제2 입력신호(S1)가 '0 0'의 조합으로 입력되는 경우 제1 내지 제4 디코딩신호(D0~D3)는 '0001'이 되고, 제1 입력신호(S0) 및 제2 입력신호(S1)가 '0 1'의 조합으로 입력되는 경우 제1 내지 제4 디코딩신호(D0~D3)는 '0010'이 되며, 제1 입력신호(S0) 및 제2 입력신호(S1)가 '1 0'의 조합으로 입력되는 경우 제1 내지 제4 디코딩신호(D0~D3)는 '0100'이 되고, 제1 입력신호(S0) 및 제2 입력신호(S1)가 '1 1'의 조합으로 입력되는 경우 제1 내지 제4 디코딩신호(D0~D3)는 '1000'이 된다.The decoder configured as described above generates four combinations of the first to fourth decoding signals D0 to D3 according to the combination of the first input signal S0 and the second input signal S1 as shown in Table 1 below. . That is, when the first input signal S0 and the second input signal S1 are input in a combination of '0 0', the first to fourth decoding signals D0 to D3 become '0001' and the first input. When the signal S0 and the second input signal S1 are input in a combination of '0 1', the first to fourth decoding signals D0 to D3 become '0010', and the first input signal S0 and When the second input signal S1 is input in a combination of '1 0', the first to fourth decoding signals D0 to D3 become '0100', and the first input signal S0 and the second input signal ( When S1) is input in a combination of '1 1', the first to fourth decoding signals D0 to D3 become '1000'.

<표 1>TABLE 1

Figure 112007046152492-PAT00001
Figure 112007046152492-PAT00001

앞서 살펴본 바와 같이, 본 발명의 디코더는 16개의 MOS 트랜지스터를 사용하면서 24개의 MOS 트랜지스터를 사용한 기존의 디코더와 동일하게 동작한다. 이와 같이 적은 MOS 트랜지스터를 사용한 디코더의 레이아웃 면적은 기존의 디코더에 비해 현저하게 줄어들고, 그 결과 디코더가 포함된 반도체 메모리 장치의 레이아웃 면적 또한 현저하게 줄일 수 있다.As described above, the decoder of the present invention operates in the same manner as the conventional decoder using 24 MOS transistors while using 16 MOS transistors. The layout area of the decoder using such a small MOS transistor is significantly reduced compared to the conventional decoder, and as a result, the layout area of the semiconductor memory device including the decoder can be significantly reduced.

또한, 본 발명의 디코더는 기존에 비해 적은 개수의 MOS 트랜지스터로 구성되기 때문에 전류소모가 줄어들고 동작속도도 개선된다. 즉, 도3의 시뮬레이션도를 참고하면 본 발명의 디코더를 사용하는 경우 제1 내지 제4 디코딩신호(D0~D3)의 출력속도가 빠르고, 전류도 4μA 만큼 절감할 수 있는 것을 확인할 수 있다. In addition, since the decoder of the present invention is composed of fewer MOS transistors than before, current consumption is reduced and operation speed is improved. That is, referring to the simulation diagram of FIG. 3, when the decoder of the present invention is used, the output speeds of the first to fourth decoding signals D0 to D3 are fast and the current can be reduced by 4 μA.

상기에서 본 발명에 따른 디코더는 반도체 메모리 장치에 적용된 2X4 구조를 예를들어 설명하였지만, CMOS 트랜지스터를 이용해 디지털로직을 구성하는 분야 어디서나 활용이 가능하다. 또한, 다른 구조의 디코더에도 이용될 수 있는데, 예를 들어, 4X16 구조의 디코더의 경우 본 발명의 디코더 2개를 결합한 구조를 통해 구현할 수 있다. Although the decoder according to the present invention has been described by way of example for a 2X4 structure applied to a semiconductor memory device, it can be used anywhere in the field of configuring digital logic using CMOS transistors. In addition, it may be used for decoders of other structures. For example, the decoder of 4 × 16 structure may be implemented by combining two decoders of the present invention.

이상 설명한 바와 같이, 본 발명에 따른 디코더는 디코딩에 사용되는 MOS 트랜지스터의 개수를 줄임으로써, 칩의 레이아웃 면적 및 전류소모를 감소시킬 수 있는 효과가 있다.As described above, the decoder according to the present invention has the effect of reducing the layout area and current consumption of the chip by reducing the number of MOS transistors used for decoding.

또한, 디코딩 동작 수행을 위한 논리회로의 처리시간이 감소되어 디코딩 동작속도도 증가시킬 수 있는 효과도 있다.In addition, the processing time of the logic circuit for performing the decoding operation is reduced, there is an effect that can increase the decoding operation speed.

Claims (23)

제1 입력신호를 입력받아 제1 노드를 구동하는 제1 구동신호 및 제2 노드를 구동하는 제2 구동신호를 생성하는 구동신호 생성부;A driving signal generator configured to receive a first input signal and generate a first driving signal for driving the first node and a second driving signal for driving the second node; 제1 및 제2 구동신호에 의해 구동되어, 제2 입력신호에 응답하여 제1 및 제2 디코딩신호를 생성하는 제1 디코딩신호 생성부; 및A first decoding signal generation unit driven by the first and second driving signals to generate first and second decoding signals in response to the second input signal; And 제1 및 제2 구동신호에 의해 구동되어, 상기 제2 입력신호에 응답하여 제3 및 제4 디코딩신호를 생성하는 제2 디코딩신호 생성부를 포함하는 디코더.And a second decoding signal generator driven by first and second driving signals to generate third and fourth decoding signals in response to the second input signal. 제1 항에 있어서, 상기 구동신호 생성부는The method of claim 1, wherein the driving signal generator 상기 제1 입력신호에 응답하여 상기 제1 노드를 풀업구동하는 제1 풀업소자 및 상기 제1 노드를 풀다운구동하는 제1 풀다운소자를 포함하는 제1 구동부; 및A first driver including a first pull-up device for pulling up the first node and a first pull-down device for pulling down the first node in response to the first input signal; And 상기 제1 입력신호에 응답하여 상기 제2 노드를 풀업구동하는 제2 풀업소자 및 상기 제2 노드를 풀다운구동하는 제2 풀다운소자를 포함하는 제2 구동부를 포함하는 디코더.And a second driver including a second pull-up device configured to pull up the second node in response to the first input signal and a second pull-down device configured to pull down the second node. 제2항에 있어서, 상기 제1 풀업소자는 전원전압단과 상기 제1 노드 사이에 연결되어 상기 제1 입력신호에 응답하여 턴온되는 PMOS 트랜지스터이고,The PMOS transistor of claim 2, wherein the first pull-up element is a PMOS transistor connected between a power supply voltage terminal and the first node and turned on in response to the first input signal. 상기 제1 풀다운소자는 상기 제1 노드와 접지단 사이에 연결되어 상기 제1 입력신호에 응답하여 턴온되는 NMOS 트랜지스터인 디코더.And the first pull-down element is an NMOS transistor connected between the first node and a ground terminal and turned on in response to the first input signal. 제2항에 있어서, 상기 제2 풀업소자는 전원전압단과 상기 제2 노드 사이에 연결되어 상기 제1 입력신호의 반전신호에 응답하여 턴온되는 PMOS 트랜지스터이고,The PMOS transistor of claim 2, wherein the second pull-up element is a PMOS transistor connected between a power supply voltage terminal and the second node and turned on in response to an inversion signal of the first input signal. 상기 제1 풀다운소자는 상기 제2 노드와 접지단 사이에 연결되어 상기 제1 입력신호의 반전신호에 응답하여 턴온되는 NMOS 트랜지스터인 디코더.And the first pull-down element is an NMOS transistor connected between the second node and a ground terminal and turned on in response to an inversion signal of the first input signal. 제1 항에 있어서, 상기 제1 디코딩신호 생성부는The method of claim 1, wherein the first decoding signal generation unit 상기 제2 입력신호에 응답하여 제3 노드를 상기 제2 구동신호로 구동하는 제1 구동소자 및 상기 제3 노드를 접지전압으로 구동하는 제2 구동소자를 포함하는 제1 구동부; 및A first driving part including a first driving device for driving a third node with the second driving signal in response to the second input signal, and a second driving device for driving the third node with a ground voltage; And 상기 제2 입력신호에 응답하여 제4 노드를 상기 제1 구동신호로 구동하는 제3 구동소자 및 상기 제4 노드를 접지전압으로 구동하는 제4구동소자를 포함하는 제2 구동부를 포함하는 디코더.And a second driver including a third driving device for driving a fourth node as the first driving signal in response to the second input signal, and a fourth driving device for driving the fourth node with a ground voltage. 제5 항에 있어서, 상기 제1 구동소자는 상기 제2 노드와 상기 제3 노드 사이에 연결되어 상기 제2 입력신호의 반전신호에 응답하여 턴온되는 PMOS 트랜지스터이고,The PMOS transistor of claim 5, wherein the first driving device is a PMOS transistor connected between the second node and the third node and turned on in response to an inversion signal of the second input signal. 상기 제2 구동소자는 상기 제3 노드와 접지단 사이에 연결되어 상기 제2 입력신호의 반전신호에 응답하여 턴온되는 NMOS 트랜지스터인 디코더.And the second driving element is an NMOS transistor connected between the third node and a ground terminal and turned on in response to an inversion signal of the second input signal. 제5항에 있어서, 상기 제3 구동소자는 상기 제1 노드와 상기 제4 노드 사이에 연결되어 상기 제2 입력신호의 반전신호에 응답하여 턴온되는 PMOS 트랜지스터이고,The PMOS transistor of claim 5, wherein the third driving device is a PMOS transistor connected between the first node and the fourth node and turned on in response to an inversion signal of the second input signal. 상기 제4 구동소자는 상기 제4 노드와 접지단 사이에 연결되어 상기 제2 입력신호의 반전신호에 응답하여 턴온되는 NMOS 트랜지스터인 디코더.And the fourth driving device is an NMOS transistor connected between the fourth node and a ground terminal and turned on in response to an inversion signal of the second input signal. 제1 항에 있어서, 상기 제2 디코딩신호 생성부는The method of claim 1, wherein the second decoding signal generation unit 상기 제2 입력신호에 응답하여 제3 노드를 상기 제2 구동신호로 구동하는 제1 구동소자 및 상기 제3 노드를 접지전압으로 구동하는 제2 구동소자를 포함하는 제1 구동부; 및A first driving part including a first driving device for driving a third node with the second driving signal in response to the second input signal, and a second driving device for driving the third node with a ground voltage; And 상기 제2 입력신호에 응답하여 제4 노드를 상기 제1 구동신호로 구동하는 제3 구동소자 및 상기 제4 노드를 접지전압으로 구동하는 제4구동소자를 포함하는 제 2 구동부를 포함하는 디코더.And a second driver including a third driving device for driving a fourth node as the first driving signal in response to the second input signal, and a fourth driving device for driving the fourth node with a ground voltage. 제8 항에 있어서, 상기 제1 구동소자는 상기 제2 노드와 상기 제3 노드 사이에 연결되어 상기 제2 입력신호에 응답하여 턴온되는 PMOS 트랜지스터이고,The PMOS transistor of claim 8, wherein the first driving device is a PMOS transistor connected between the second node and the third node and turned on in response to the second input signal. 상기 제2 구동소자는 상기 제3 노드와 접지단 사이에 연결되어 상기 제2 입력신호에 응답하여 턴온되는 NMOS 트랜지스터인 디코더.And the second driving device is an NMOS transistor connected between the third node and a ground terminal and turned on in response to the second input signal. 제8 항에 있어서, 상기 제3 구동소자는 상기 제1 노드와 상기 제4 노드 사이에 연결되어 상기 제2 입력신호에 응답하여 턴온되는 PMOS 트랜지스터이고,The PMOS transistor of claim 8, wherein the third driving device is a PMOS transistor connected between the first node and the fourth node and turned on in response to the second input signal. 상기 제4 구동소자는 상기 제4 노드와 접지단 사이에 연결되어 상기 제2 입력신호에 응답하여 턴온되는 NMOS 트랜지스터인 디코더.And the fourth driving element is an NMOS transistor connected between the fourth node and a ground terminal and turned on in response to the second input signal. 제1 입력신호를 반전 버퍼링하는 제1 버퍼;A first buffer inverting and buffering the first input signal; 상기 제1 입력신호의 반전신호를 반전 버퍼링하는 제2 버퍼;A second buffer for inverting and buffering the inverted signal of the first input signal; 상기 제2 버퍼의 출력신호로 구동되어 제2 입력신호의 반전신호를 반전버퍼링하여 제1 디코딩신호를 생성하는 제3 버퍼;A third buffer driven by an output signal of the second buffer to generate a first decoding signal by inverting the inverted signal of the second input signal; 상기 제1 버퍼의 출력신호로 구동되어 제2 입력신호의 반전신호를 반전버퍼 링하여 제2 디코딩신호를 생성하는 제4 버퍼;A fourth buffer driven by an output signal of the first buffer to generate a second decoding signal by inverting the inverted signal of the second input signal; 상기 제2 버퍼의 출력신호로 구동되어 제2 입력신호를 반전버퍼링하여 제3 디코딩신호를 생성하는 제5 버퍼;A fifth buffer driven by an output signal of the second buffer to invert a second input signal to generate a third decoding signal; 상기 제1 버퍼의 출력신호로 구동되어 제2 입력신호를 반전버퍼링하여 제4 디코딩신호를 생성하는 제6 버퍼를 포함하는 디코더.And a sixth buffer driven by an output signal of the first buffer to invert a second input signal to generate a fourth decoded signal. 제11항에 있어서, 상기 제1 버퍼는 상기 제1 입력신호에 응답하여 제1 노드를 풀업구동하는 제1 풀업소자 및 상기 제1 노드를 풀다운구동하는 제1 풀다운소자를 포함하는 디코더.12. The decoder of claim 11, wherein the first buffer comprises a first pull-up device for pulling up a first node in response to the first input signal and a first pull-down device for pulling down the first node. 제12항에 있어서, 상기 제1 풀업소자는 전원전압단과 상기 제1 노드 사이에 연결되어 상기 제1 입력신호에 응답하여 턴온되는 PMOS 트랜지스터이고,The PMOS transistor of claim 12, wherein the first pull-up element is a PMOS transistor connected between a power supply voltage terminal and the first node and turned on in response to the first input signal. 상기 제1 풀다운소자는 상기 제1 노드와 접지단 사이에 연결되어 상기 제1 입력신호에 응답하여 턴온되는 NMOS 트랜지스터인 디코더.And the first pull-down element is an NMOS transistor connected between the first node and a ground terminal and turned on in response to the first input signal. 제13항에 있어서, 상기 제2 버퍼는 상기 제1 입력신호의 반전신호에 응답하여 제2 노드를 풀업구동하는 제2 풀업소자 및 상기 제2 노드를 풀다운구동하는 제2 풀다운소자를 포함하는 디코더.The decoder of claim 13, wherein the second buffer comprises a second pull-up device configured to pull up a second node in response to an inversion signal of the first input signal, and a second pull-down device configured to pull down the second node. . 제14항에 있어서, 상기 제2 풀업소자는 전원전압단과 상기 제2 노드 사이에 연결되어 상기 제1 입력신호의 반전신호에 응답하여 턴온되는 PMOS 트랜지스터이고,The PMOS transistor of claim 14, wherein the second pull-up element is a PMOS transistor connected between a power supply voltage terminal and the second node and turned on in response to an inversion signal of the first input signal. 상기 제2 풀다운소자는 상기 제2 노드와 접지단 사이에 연결되어 상기 제1 입력신호의 반전신호에 응답하여 턴온되는 NMOS 트랜지스터인 디코더.And the second pull-down element is an NMOS transistor connected between the second node and a ground terminal and turned on in response to an inversion signal of the first input signal. 제15항에 있어서, 상기 제3 버퍼는 상기 제2 입력신호에 응답하여 제3 노드를 상기 제2 노드의 신호로 구동하는 제1 구동소자 및 상기 제3 노드를 접지전압으로 구동하는 제2 구동소자를 포함하는 디코더.16. The method of claim 15, wherein the third buffer is a first driving device for driving a third node to the signal of the second node in response to the second input signal and a second drive for driving the third node to the ground voltage Decoder comprising a device. 제16 항에 있어서, 상기 제1 구동소자는 상기 제2 노드와 상기 제3 노드 사이에 연결되어 상기 제2 입력신호의 반전신호에 응답하여 턴온되는 PMOS 트랜지스터이고,The PMOS transistor of claim 16, wherein the first driving device is a PMOS transistor connected between the second node and the third node and turned on in response to an inversion signal of the second input signal. 상기 제2 구동소자는 상기 제3 노드와 접지단 사이에 연결되어 상기 제2 입력신호의 반전신호에 응답하여 턴온되는 NMOS 트랜지스터인 디코더.And the second driving element is an NMOS transistor connected between the third node and a ground terminal and turned on in response to an inversion signal of the second input signal. 제17항에 있어서, 상기 제4 버퍼는 상기 제2 입력신호에 응답하여 제4 노드를 상기 제1 노드의 신호로 구동하는 제3 구동소자 및 상기 제3 노드를 접지전압으로 구동하는 제4 구동소자를 포함하는 디코더.18. The method of claim 17, wherein the fourth buffer is a third driving element for driving the fourth node to the signal of the first node in response to the second input signal and the fourth driving for driving the third node to the ground voltage Decoder comprising a device. 제18 항에 있어서, 상기 제3 구동소자는 상기 제1 노드와 상기 제4 노드 사이에 연결되어 상기 제2 입력신호의 반전신호에 응답하여 턴온되는 PMOS 트랜지스터이고,The PMOS transistor of claim 18, wherein the third driving device is a PMOS transistor connected between the first node and the fourth node and turned on in response to an inversion signal of the second input signal. 상기 제4 구동소자는 상기 제4 노드와 접지단 사이에 연결되어 상기 제2 입력신호의 반전신호에 응답하여 턴온되는 NMOS 트랜지스터인 디코더.And the fourth driving device is an NMOS transistor connected between the fourth node and a ground terminal and turned on in response to an inversion signal of the second input signal. 제19항에 있어서, 상기 제5 버퍼는 상기 제2 입력신호에 응답하여 제5 노드를 상기 제2 노드의 신호로 구동하는 제5 구동소자 및 상기 제5 노드를 접지전압으로 구동하는 제6 구동소자를 포함하는 디코더.20. The method of claim 19, wherein the fifth buffer is a fifth driving device for driving a fifth node to the signal of the second node in response to the second input signal and a sixth driving to drive the fifth node to the ground voltage Decoder comprising a device. 제20 항에 있어서, 상기 제5 구동소자는 상기 제2 노드와 상기 제5 노드 사 이에 연결되어 상기 제2 입력신호에 응답하여 턴온되는 PMOS 트랜지스터이고,The PMOS transistor of claim 20, wherein the fifth driving device is a PMOS transistor connected between the second node and the fifth node and turned on in response to the second input signal. 상기 제6 구동소자는 상기 제5 노드와 접지단 사이에 연결되어 상기 제2 입력신호에 응답하여 턴온되는 NMOS 트랜지스터인 디코더.And the sixth driving element is an NMOS transistor connected between the fifth node and a ground terminal and turned on in response to the second input signal. 제21항에 있어서, 상기 제6 버퍼는 상기 제2 입력신호에 응답하여 제6 노드를 상기 제1 노드의 신호로 구동하는 제7 구동소자 및 상기 제5 노드를 접지전압으로 구동하는 제8 구동소자를 포함하는 디코더.22. The method of claim 21, wherein the sixth buffer is a seventh driving element for driving the sixth node to the signal of the first node in response to the second input signal and the eighth driving to drive the fifth node to the ground voltage Decoder comprising a device. 제22 항에 있어서, 상기 제7 구동소자는 상기 제1 노드와 상기 제6 노드 사이에 연결되어 상기 제2 입력신호에 응답하여 턴온되는 PMOS 트랜지스터이고,The PMOS transistor of claim 22, wherein the seventh driving device is a PMOS transistor connected between the first node and the sixth node and turned on in response to the second input signal. 상기 제8 구동소자는 상기 제6 노드와 접지단 사이에 연결되어 상기 제2 입력신호에 응답하여 턴온되는 NMOS 트랜지스터인 디코더.And the eighth driving device is an NMOS transistor connected between the sixth node and a ground terminal and turned on in response to the second input signal.
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