KR20180040958A - High voltage output driver with low voltage device - Google Patents

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KR20180040958A KR1020160132936A KR20160132936A KR20180040958A KR 20180040958 A KR20180040958 A KR 20180040958A KR 1020160132936 A KR1020160132936 A KR 1020160132936A KR 20160132936 A KR20160132936 A KR 20160132936A KR 20180040958 A KR20180040958 A KR 20180040958A
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Abstract

An output driver comprises: a first main driver and a first bias driver connected in series between a high voltage and an output terminal to form a pull-up driver; a second main driver and a second bias driver connected in series between an output terminal and the ground to form a pull-down driver; a first pad state detection logic unit which detects a voltage at a pad coupled to the output terminal to generate a first pad state detection signal; a second pad state detection logic unit for detecting the voltage at the pad to generate a second pad state detection signal; a first driver boosting control logic unit which generates a first control signal for the first bias driver in response to the first pad state detection signal and a data signal; and a second driver boosting control logic unit which generates a second control signal for the second bias driver in response to the second pad state detection signal and the data signal.

Description

저전압 소자로 구현되는 고전압 출력 드라이버{High voltage output driver with low voltage device}TECHNICAL FIELD [0001] The present invention relates to a high voltage output driver implemented with a low voltage device,

본 개시의 여러 실시예들은, 반도체 장치의 구동회로에 관한 것으로서, 특히 저전압 소자로 구현되는 고전압 출력 드라이버에 관한 것이다.BACKGROUND OF THE INVENTION [0002] Various embodiments of the present disclosure are directed to a driver circuit of a semiconductor device, and more particularly to a high voltage output driver implemented with a low voltage device.

최근의 시스템 온 칩(SoC; System On Chip)에서는 낮은 전원 전압과 고속 동작을 요구하는 고속 인터페이스 회로를 요구한다. 이를 위해 상대적으로 낮은 코어 전압 동작용으로 박막 게이트 산화막을 갖는 모스 트랜지스터와, 상대적으로 높은 입출력 전압 동작용으로 2가지 다른 두께의 후막 게이트 산화막을 갖는 모스 트랜지스터들을 이용하는 트리플 게이트 산화막(TGO; Triple Gate Oxide) 공정을 적용한 바 있다. 그러나 최근 반도체소자의 미세공정이 도입됨에 따라, 제조 과정이 매우 복잡한 트리플 게이트 산화막 공정 대신에 듀얼 게이트 산화막(DGO; Dual Gate Oxide) 공정을 적용하고 있다. 즉 동작회로를 구성하는 소자로서, 코어 전압 동작용 박막 게이트 산화막을 갖는 모스 트랜지스터와, 입출력 전압 동작용 후막 게이트 산화막을 갖는 모스 트랜지스터를 사용하고 있다. 예를 들어 32nm 이하의 공정을 적용하는 경우, 0.9V 동작용 박막 게이트 산화막을 갖는 모스 트랜지스터와, 1.8V 또는 2.5V 동작용 후막 게이트 산화막을 갖는 모스트랜지스터를 사용하고 있다.Recent system on chips (SoCs) require high-speed interface circuits that require low supply voltages and high-speed operation. For this purpose, a MOS transistor having a thin gate oxide film with a relatively low core voltage operation and a triple gate oxide (TGO) film using MOS transistors having two different thicknesses of a thick gate oxide film due to a relatively high input / ) Process. However, with the recent introduction of a microfabrication process of a semiconductor device, a dual gate oxide (DGO) process has been applied instead of a triple gate oxide process having a complicated manufacturing process. A MOS transistor having a thin film gate oxide film acting as a core voltage and a MOS transistor having a thin film gate oxide film having an input / output voltage acting as an element constituting the operation circuit are used. For example, when a process of 32 nm or less is applied, a MOS transistor having a 0.9 V copper thin film gate oxide film and a MOS transistor having a 1.8 V or 2.5 V copper thick film gate oxide film are used.

2.5V 동작용 모스 트랜지스터를 단독으로 사용하는 경우, 낮은 동작 성능으로 인해 SATA(Serial Advanced Technology Attachment) 또는 DDR3(Double Data Rate 3)와 같은 고속 인터페이스를 지원하지 못하는 한계를 나타낸다. 0.9V 또는 1.8V 동작용 모스 트랜지스터를 단독으로 사용하는 경우, ATA(Advanced Technology Attachment) 또는 CE-ATA(Consumer Electronics-ATA)와 같이 높은 전압, 예컨대 3.3V에 대한 인터페이스 동작을 수행하는 경우, 1.8V 동작용 모스 트랜지스터의 신뢰성 문제가 발생된다. 따라서 0.9V 동작용 모스 트랜지스터를 디폴트로 사용하고, 1.8V 또는 2.5V 동작용 모스 트랜지스터를 선택적으로 지원할 수 있는 인터페이스 입출력 회로를 제공할 필요가 있다.2.5 V Synchronous Mode When a MOS transistor is used alone, it exhibits a limitation that it can not support a high-speed interface such as Serial Advanced Technology Attachment (SATA) or Double Data Rate 3 (DDR3) due to its low operation performance. When using 0.9 V or 1.8 V operating MOS transistors alone, when performing an interface operation for a high voltage, such as 3.3 V, such as Advanced Technology Attachment (ATA) or Consumer Electronics-ATA (CE-ATA) A problem of reliability of the V-MOS transistor is generated. Therefore, there is a need to provide an interface input / output circuit capable of selectively supporting a 1.8 V or 2.5 V operation MOS transistor by using a 0.9 V operation MOS transistor as a default.

그런데 최근에는 저전압에서 고전압에 이르기까지 가능한 한 모든 인터페이스 프로토콜 지원을 위해, 출력 드라이버를 구동하는데 있어서 코어 전압인 저전압, 예컨대 0.9V와, 제1 입출력 전압으로서의 중간 전압, 예컨대 1.8V와, 그리고 제2 입출력 전압으로서의 고전압, 예컨대 3.3V를 모두 사용하고 있다. 이 경우 듀얼 게이트 산화막 공정을 적용하여, 상대적으로 얇은 게이트절연층을 갖는 저전압 동작용 모스 트랜지스터로 내부 회로의 셀 트랜지스터를 구현하고, 상대적으로 두꺼운 게이트절연층을 갖는 중간전압 동작용 모스 트랜지스터로 중간 전압용 인터페이스 솔루션과 고전압용 인터페이스 솔루션을 구현할 필요가 있다. 그러나 앞서 언급한 바와 같이, 중간 전압 동작용 모스 트랜지스터로 고전압에 대한 인터페이스 동작을 수행하는 경우 중간 전압 동작용 모스 트랜지스터의 신뢰성으로 인한 문제가 발생될 수 있다. 특히 출력 드라이버의 패드 전압이 저전압에서 고전압으로 또는 고전압에서 저전압으로 트리거링되는 동안 중간 전압 동작용 모스 트랜지스터의 단자들 사이에 인가되는 전압이 신뢰성을 파괴할 정도의 크기를 갖는 경우가 발생될 수 있다.Recently, in order to support all possible interface protocols from a low voltage to a high voltage, a low voltage, for example, 0.9 V as a core voltage, an intermediate voltage as a first input / output voltage, for example, 1.8 V, A high voltage such as 3.3 V is used as the input / output voltage. In this case, a dual gate oxide film process is applied to fabricate a cell transistor of an internal circuit with a low-voltage acting MOS transistor having a relatively thin gate insulating layer, and an intermediate voltage operating MOS transistor having a relatively thick gate insulating layer, Interface solutions and high-voltage interface solutions. However, as described above, when performing the interface operation for the high voltage with the intermediate voltage operating MOS transistor, a problem due to the reliability of the intermediate voltage operating MOS transistor may occur. Particularly when the pad voltage of the output driver is triggered from a low voltage to a high voltage or from a high voltage to a low voltage may occur where the voltage applied between the terminals of the intermediate voltage operating MOS transistor has such a magnitude as to destroy reliability.

본 출원이 해결하고자 하는 과제는, 듀얼 게이트 산화막 공정을 적용하여 중간전압 동작용의 저전압 소자로 출력 드라이버를 구현하더라도 고전압 인터페이싱을 수행하는데 있어서 저전압 소자의 신뢰성이 확보되도록 할 수 있는 고전압 출력 드라이버를 제공하는 것이다.A problem to be solved by the present application is to provide a high-voltage output driver capable of securing the reliability of a low-voltage device in performing high-voltage interfacing even if an output driver is implemented by a low-voltage device having a middle voltage operation by applying a dual gate oxide film process .

본 개시의 일 예에 따른 고전압 출력 드라이버는, 고전압과 출력단자 사이에서 직렬로 접속되어 풀-업 드라이버를 구성하는 제1 메인 드라이버 및 제1 바이어스 드라이버와, 출력단자와 그라운드 사이에서 직렬로 접속되어 풀-다운 드라이버를 구성하는 제2 메인 드라이버 및 제2 바이어스 드라이버와, 출력단자에 결합되는 패드에서의 전압을 검출하여 제1 패드 상태 검출 신호를 발생시키는 제1 패드 상태 검출 로직과, 패드에서의 전압을 검출하여 제2 패드 상태 검출 신호를 발생시키는 제2 패드 상태 검출 로직과, 제1 패드 상태 검출 신호 및 데이터 신호에 응답하여 제1 바이어스 드라이버에 대한 제어 신호를 발생시키는 제1 드라이버 부스팅 제어 로직과, 그리고 제2 패드 상태 검출 신호 및 데이터 신호에 응답하여 제2 바이어스 드라이버에 대한 제어 신호를 발생시키는 제2 드라이버 부스팅 제어 로직을 포함한다.A high-voltage output driver according to an example of the present disclosure includes a first main driver and a first bias driver connected in series between a high voltage and an output terminal to constitute a pull-up driver, and a second bias driver connected in series between the output terminal and the ground A second main driver and a second bias driver constituting a full-down driver, first pad state detection logic for detecting a voltage at a pad coupled to an output terminal and generating a first pad state detection signal, A first driver boosting control logic for generating a control signal for a first bias driver in response to a first pad state detection signal and a data signal, And a control for the second bias driver in response to the second pad state detection signal and the data signal And a second driver boosting control logic for generating a signal.

본 개시의 일 예에 따른 고전압 출력 드라이버는, 고전압을 공급하는 단자와 출력단자 사이에서 직렬로 결합되어, 하이 레벨의 데이터 신호가 입력되면 턴 온 되어 패드로 고전압을 출력시키는 제1 P모스 트랜지스터 및 제2 P모스 트랜지스터와, 그라운드와 출력단자 사이에서 직렬로 결합되어, 로우 레벨의 데이터 신호가 입력되면 턴 온 되어 패드로 그라운드 전압을 출력시키는 제1 N모스 트랜지스터 및 제2 N모스 트랜지스터와, 데이터 신호가 로우 레벨에서 하이 레벨로 전환되어 패드 전압이 그라운드 전압에서 고전압으로 트리거링되는 과정에서 패드 전압이 그라운드 전압과 중간전압 사이 크기의 전압을 갖는 제1 시간 동안 제1 패드 상태 검출 신호로서 중간 전압을 출력하는 제1 패드 상태 검출 로직과, 데이터 신호가 하이 레벨에서 로우 레벨로 전환되어 패드 전압이 고전압에서 그라운드 전압으로 트리거링되는 과정에서 패드 전압이 고전압과 중간전압 사이 크기의 전압을 갖는 제2 시간 동안 제2 패드 상태 검출 신호로서 중간전압을 출력하는 제2 패드 상태 검출 로직과, 제1 패드 상태 검출 신호가 중간전압인 동안 제1 바이어스 제어 신호로서 그라운드 전압을 제2 P모스 트랜지스터의 게이트에 인가하는 제1 드라이버 부스팅 제어 로직과, 그리고 제2 패드 상태 검출 신호가 중간전압인 동안 제2 바이어스 제어 신호로서 고전압을 제2 N모스 트랜지스터의 게이트에 인가하는 제2 드라이버 부스팅 제어 로직을 포함한다.A high-voltage output driver according to an example of the present disclosure includes a first P-MOS transistor coupled in series between a terminal for supplying a high voltage and an output terminal and turned on when a high-level data signal is input to output a high voltage to the pad, A first NMOS transistor and a second NMOS transistor coupled in series between the ground and the output terminal for turning on when the low level data signal is input and outputting the ground voltage to the pad, The signal is switched from the low level to the high level and the pad voltage is triggered from the ground voltage to the high voltage, the pad voltage becomes the first pad state detection signal during the first time having the voltage between the ground voltage and the intermediate voltage, A first pad state detection logic for outputting a data signal, A second pad state detection logic for outputting an intermediate voltage as a second pad state detection signal during a second time period in which the pad voltage has a voltage between a high voltage and an intermediate voltage in a process in which the pad voltage is triggered from a high voltage to a ground voltage A first driver boosting control logic for applying a ground voltage as a first bias control signal to the gate of the second PMOS transistor while the first pad state detection signal is at an intermediate voltage, And second driver boosting control logic for applying a high voltage as a second bias control signal to the gate of the second NMOS transistor.

본 개시의 일 예에 따른 고전압 출력 드라이버는, 고전압을 공급하는 단자와 출력 단자 사이에서 직렬로 결합되어 풀-업 드라이버를 구성하는 제1 P모스 트랜지스터 및 제2 P모스 트랜지스터와, 그라운드와 출력 단자 사이에서 직렬로 결합되어 풀-다운 드라이버를 구성하는 제1 N모스 트랜지스터 및 제2 N모스 트랜지스터와, 출력 단자에 결합되는 패드 신호가 그라운드 전압에서 고전압으로 트리거링되는 과정에서 패드 신호가 그라운드 신호와 중간전압 사이의 크기를 갖는 동안 제2 P모스 트랜지스터의 게이트에 그라운드 전압으로 순간적으로 부스팅된 전압을 인가하는 제1 드라이버 부스팅 제어 로직과, 그리고 출력 단자에 결합되는 패드 신호가 고전압에서 그라운드 전압으로 트리거링되는 과정에서 패드 신호가 고전압과 중간전압 사이의 크기를 갖는 동안 상기 제2 P모스 트랜지스터의 게이트에 고전압으로 순간적으로 부스팅된 전압을 인가하는 제2 드라이버 부스팅 제어 로직을 포함한다.A high-voltage output driver according to an example of the present disclosure includes a first PMOS transistor and a second PMOS transistor serially coupled between a terminal for supplying a high voltage and an output terminal and constituting a pull-up driver, A first N-MOS transistor and a second N-MOS transistor which are coupled in series between the ground terminal and the ground terminal and constitute a pull-down driver; A first driver boosting control logic for applying a momentarily boosted voltage to the ground voltage to the gate of the second PMOS transistor while having a magnitude between voltages, and a second driver boosting control logic for causing the pad signal coupled to the output terminal to be triggered to a ground voltage at a high voltage During the process, the pad signal changes the magnitude between the high and medium voltages Is the second driver includes a second boosting control logic for applying a gate voltage to a high voltage instantaneously boosted in the P MOS transistor for.

여러 실시예들에 따르면, 듀얼 게이트 산화막 공정을 적용하여 출력 드라이버를 중간전압 동작용의 저전압 소자로 구현함으로써, 고속 동작을 구현하고 칩 크기를 줄일 수 있다는 이점이 제공되며, 또한 고전압 인터페이스시 발생되는 저전압 소자의 신뢰성 문제를 해결할 수 있다는 이점이 제공된다. 특히 데이터 신호의 레벨 전환에 따라 패드 신호가 트리거링되는 동안에도 저전압 소자의 신뢰성이 유지될 수 있다는 이점이 제공된다.According to various embodiments, by implementing a dual gate oxide process and implementing an output driver in a low voltage device with medium voltage operation, there is an advantage that high speed operation can be realized and chip size can be reduced, and also, The advantage of being able to solve the reliability problem of the low voltage device is provided. In particular, the advantage that the reliability of the low-voltage device can be maintained while the pad signal is triggered by the level switching of the data signal is provided.

도 1은 입/출력 버퍼 회로를 포함하는 집적회로의 일 예를 개략적으로 나타내 보인 블록도이다.
도 2는 본 개시의 일 예에 따른 고전압 출력 드라이버를 구성하는 중간전압 동작용의 저전압 소자가 신뢰성을 확보할 수 있는 조건을 설명하기 위해 나타내 보인 도면이다.
도 3은 본 개시의 일 예에 따른 고전압 출력 드라이버를 나타내 보인 블록도이다.
도 4는 도 3의 고전압 출력 드라이버의 제1 패드 상태 검출 로직의 일 예를 나타내 보인 회로도이다.
도 5는 도 3의 고전압 출력 드라이버의 제1 드라이버 부스팅 제어 로직의 일 예를 나타내 보인 회로도이다.
도 6은 도 4의 제1 패드 상태 검출 로직 및 도 5의 제1 드라이버 부스팅 제어 로직의 동작을 설명하기 위해 나타내 보인 타이밍도이다.
도 7은 도 3의 고전압 출력 드라이버의 제2 패드 상태 검출 로직의 일 예를 나타내 보인 회로도이다.
도 8은 도 3의 고전압 출력 드라이버의 제2 드라이버 부스팅 제어 로직의 일 예를 나타내 보인 회로도이다.
도 9는 도 7의 제2 패드 상태 검출 로직 및 도 8의 제2 드라이버 부스팅 제어 로직의 동작을 설명하기 위해 나타내 보인 타이밍도이다.
도 10은 데이터 신호 및 패드 신호가 각각 로우 레벨 신호 및 그라운드 전압을 유지하는 경우 도 3의 고전압 출력 드라이버의 풀-다운 드라이버를 구성하는 제1 N모스 트랜지스터 및 제2 N모스 트랜지스터의 단자들 사이에 인가되는 전압을 나타내 보인 도면이다.
도 11 및 도 12는 데이터 신호가 하이 레벨 신호로 전환되고, 패드 신호가 그라운드 전압에서 고전압으로 트리거링되는 동안의 도 3의 고전압 출력 드라이버의 풀-업 드라이버를 구성하는 제1 P모스 트랜지스터 및 제2 P모스 트랜지스터의 단자들 사이에 인가되는 전압을 나타내 보인 도면들이다.
도 13은 데이터 신호 및 패드 신호가 각각 하이 레벨 신호 및 고전압을 유지하는 경우에서의 도 3의 고전압 출력 드라이버의 풀-업 드라이버를 구성하는 제1 P모스 트랜지스터 및 제2 P모스 트랜지스터의 단자들 사이에 인가되는 전압을 나타내 보인 도면이다.
도 14 및 도 15는 데이터 신호가 로우 레벨 신호로 전환되고, 패드 신호가 고전압에서 그라운드 전압으로 트리거링되는 동안의 도 3의 고전압 출력 드라이버의 풀-다운 드라이버를 구성하는 제1 N모스 트랜지스터 및 제2 N모스 트랜지스터의 단자들 사이에 인가되는 전압을 나타내 보인 도면들이다.1 is a block diagram schematically illustrating an example of an integrated circuit including an input / output buffer circuit.
FIG. 2 is a diagram illustrating a condition under which intermediate-voltage operation low-voltage devices constituting a high-voltage output driver according to an embodiment of the present invention can ensure reliability.
3 is a block diagram illustrating a high voltage output driver in accordance with an example of the present disclosure.
4 is a circuit diagram showing an example of the first pad state detection logic of the high voltage output driver of FIG.
5 is a circuit diagram showing an example of a first driver boosting control logic of the high voltage output driver of FIG.
FIG. 6 is a timing diagram illustrating the operation of the first pad state detection logic of FIG. 4 and the first driver boosting control logic of FIG. 5;
7 is a circuit diagram showing an example of the second pad state detection logic of the high voltage output driver of FIG.
8 is a circuit diagram showing an example of a second driver boosting control logic of the high voltage output driver of FIG.
FIG. 9 is a timing diagram illustrating the operation of the second pad state detection logic of FIG. 7 and the operation of the second driver boosting control logic of FIG.
10 is a diagram showing a relationship between the terminals of the first N-MOS transistor and the second N-MOS transistor constituting the pull-down driver of the high-voltage output driver of FIG. 3 when the data signal and the pad signal respectively maintain the low- Fig. 6 is a diagram showing an applied voltage. Fig.
11 and 12 show a first PMOS transistor and a second PMOS transistor constituting a pull-up driver of the high voltage output driver of FIG. 3 while the data signal is switched to a high level signal and the pad signal is triggered to a high voltage at a ground voltage And the voltages applied between the terminals of the PMOS transistor are shown.
13 shows the relationship between the terminals of the first PMOS transistor and the second PMOS transistor constituting the pull-up driver of the high-voltage output driver of FIG. 3 in the case where the data signal and the pad signal respectively maintain the high level signal and the high voltage As shown in FIG.
Figures 14 and 15 illustrate a first NMOS transistor and a second NMOS transistor constituting a pull-down driver of the high voltage output driver of Figure 3 while the data signal is switched to a low level signal and the pad signal is triggered from a high voltage to a ground voltage. And the voltages applied between the terminals of the NMOS transistor are shown.

본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.In the description of the examples of the present application, descriptions such as " first "and" second "are for distinguishing members, and are not used to limit members or to denote specific orders. Further, the description that a substrate located on the "upper", "lower", or "side" of a member means a relative positional relationship means that the substrate is in direct contact with the member, or another member The present invention is not limited to a particular case. It is also to be understood that the description of "connected" or "connected" to one component may be directly or indirectly electrically or mechanically connected to another component, Separate components may be interposed to form a connection relationship or a connection relationship.

도 1은 입/출력 버퍼 회로(102)를 포함하는 집적 회로(100)의 일 예를 개략적으로 나타내 보인 블록도이다. 도 1을 참조하면, 집적 회로(100)는, 코어 회로(104)에 결합되는 입/출력 버퍼 회로(102)를 포함한다. 입/출력 버퍼 회로(102)는, 입력 드라이버 및 출력 드라이버를 포함할 수 있다. 코어 회로(104)는 다양한 형태의 동작 및 기능을 수행할 수 있으며, 이를 위해 다수의 로직, 아날로그, 및 다른 장치들 및 회로들을 포함할 수 있다. 코어 회로(104)는, 트랜지스터들, 다이오드들, 프리-앰플리파이어들, 연산 증폭기들, 버퍼들, 인버터들, 및/또는 다른 회로들을 포함할 수 있다. 또한 코어 회로(104)는 일정 범위의 전압 신호를 다른 범위의 전압 신호로 변환하는데 채택되는 레벨-시프터를 포함할 수 있다. 이 외에 코어 회로(104)는 신호 증폭 회로를 포함할 수도 있다. 코어 회로(104)는, 디램(DRAM)과 같은 휘발성 메모리 셀들 또는 낸드(NAND)나 노어(NOR)와 같은 비휘발성의 메모리 셀들을 포함할 수도 있다. 1 is a block diagram that schematically illustrates an example of an integrated circuit 100 including an input / output buffer circuit 102. The input / Referring to FIG. 1, an integrated circuit 100 includes an input / output buffer circuit 102 coupled to a core circuit 104. The input / output buffer circuit 102 may include an input driver and an output driver. The core circuit 104 may perform various types of operations and functions and may include a number of logic, analog, and other devices and circuits for this purpose. The core circuit 104 may include transistors, diodes, pre-amplifiers, operational amplifiers, buffers, inverters, and / or other circuits. The core circuit 104 may also include a level-shifter adapted to convert a range of voltage signals into a different range of voltage signals. In addition, the core circuit 104 may include a signal amplification circuit. The core circuit 104 may include volatile memory cells such as DRAM (DRAM) or non-volatile memory cells such as NAND (NAND) and NOR (NOR).

출력 드라이버로 동작하는 입/출력 버퍼 회로(102)는 코어 회로(104)로부터 인에이블 제어 신호(112) 및 데이터신호(114)를 받는다. 입/출력 버퍼 회로(102)는 코어 회로(104)로 제어 신호(116)를 제공할 수 있다. 입/출력 버퍼 회로(102)는 집적 회로(100)의 신호 무결점(signal integrity) 및 동작 효율의 전기적 향상을 제공하도록 동작될 수 있다. 예컨대 입/출력 버퍼 회로(102)는 슬루 레이트(slew rate)를 제어할 수 있으며, 코어 회로(104) 및/또는 다른 회로들에 하이 및/또는 로우 임피던스 부하를 조정할 수 있다. 입/출력 버퍼 회로(102)는 패드(108)에 결합된다. 패드(108)는 집적 회로(100)가 하나 이상의 외부 집적 회로(106)에 전기적으로 결합되도록 해준다. 외부 집적 회로(106)는 집적 회로(100)와 함게 다양한 기능 및 동작을 수행할 수 있다. 또한 외부 집적 회로(106)는 집적 회로들 사이에서 데이터 버스 또는 다른 형태의 연결을 제공할 수 있다.The input / output buffer circuit 102, which operates as an output driver, receives an enable control signal 112 and a data signal 114 from the core circuit 104. The input / output buffer circuit 102 may provide the control signal 116 to the core circuit 104. The input / output buffer circuit 102 may be operated to provide an electrical enhancement of the signal integrity and operational efficiency of the integrated circuit 100. For example, the input / output buffer circuit 102 may control the slew rate and may adjust the high and / or low impedance loads to the core circuit 104 and / or other circuits. The input / output buffer circuit 102 is coupled to the pad 108. The pad 108 allows the integrated circuit 100 to be electrically coupled to one or more external integrated circuits 106. The external integrated circuit 106 may perform various functions and operations with the integrated circuit 100. The external integrated circuit 106 may also provide a data bus or other type of connection between the integrated circuits.

본 예에서 출력 드라이버 기능을 수행하는 입/출력 버퍼 회로(102)가 중간전압용, 예컨대 1.8V용의 저전압 소자로 구현된다. 출력 드라이버에는 중간전압 외에도 외부 IC와의 인터페이싱을 위해 예컨대 3.3V와 같은 고전압이 공급된다. 이 경우 출력 드라이버가 동작하는 과정에서, 즉 코어 회로(104)의 데이터 신호를 패드(108)로 출력시키는데 있어서, 패드(108) 전압이 저전압에서 고전압으로 또는 고전압에서 저전압으로 트리거링되는 동안, 데이터 신호의 레벨과 패드(108) 상태에 따라 출력 드라이버를 구성하는 중간전압용 저전압 소자의 게이트 바이어스 크기를 적절하게 부스팅(boosting)함으로써 중간전압용 저전압 소자의 신뢰성이 확보되도록 해 준다.In this example, the input / output buffer circuit 102, which performs the output driver function, is implemented as a low voltage device for an intermediate voltage, for example, 1.8V. In addition to the intermediate voltage, the output driver is supplied with a high voltage, such as 3.3 V, for interfacing with the external IC. In this case, during the operation of the output driver, that is, in outputting the data signal of the core circuit 104 to the pad 108, while the pad 108 voltage is triggered from a low voltage to a high voltage or from a high voltage to a low voltage, And the gate bias size of the intermediate voltage low voltage device constituting the output driver according to the state of the pad 108 is appropriately boosted to ensure the reliability of the intermediate voltage low voltage device.

도 2는 본 개시의 일 예에 따른 고전압 출력 드라이버를 구성하는 중간 전압 동작용의 저전압 소자가 신뢰성(reliability)을 확보할 수 있는 조건을 설명하기 위해 나타내 보인 도면이다. 도 2를 참조하면, 중간 전압 동작용의 저전압 소자(150)는 P모스 트랜지스터이거나, N모스 트랜지스터일 수도 있다. 어느 경우이던지, 저전압 소자(150)가 신뢰성을 확보하기 위해서는, 게이트-드레인 사이의 전압(Vgd), 게이트-소스 사이의 전압(Vgs), 및 드레인-소스 사이의 전압(Vds)이 모두 신뢰성 보장 전압의 크기를 넘지 않아야 한다. 본 예에서 신뢰성 보장 전압은, 저전압 소자(150)의 게이트 옥사이드층을 파괴시키지 않을 정도의 크기를 가지면서 저전압 소자(150)의 단자들 사이에 인가되는 전압으로 정의될 수 있다. 일 예에서 중간전압 동작용 저전압 소자(150)의 신뢰성 보장 전압의 최대치는, 대략 중간전압의 110%의 크기로 설정할 수 있다. 예컨대 중간전압이 1.8V인 경우, 신뢰성 보장 전압은 1.98V로 설정할 수 있으며, 이 경우 1.8V 동작용 저전압 소자(150)의 게이트-드레인 사이의 전압(Vgd), 게이트-소스 사이의 전압(Vgs), 및 드레인-소스 사이의 전압(Vds)은 모두 1.98V를 넘지 않아야 한다. 게이트-드레인 사이의 전압(Vgd) 또는 게이트-소스 사이의 전압(Vgs)이 신뢰성 보장 전압을 넘는 경우, 게이트 옥사이드층의 수직 방향으로의 강한 필드로 인해 게이트 옥사이드층이 파괴될 수 있다. 드레인-소스 사이의 전압(Vds)이 신뢰성 보장 전압을 넘는 경우, 핫 캐리어 인젝션(HCL; Hot Carrier Injection) 발생으로 인해, 캐리어, 예컨대 전자가 게이트절연층으로 트랩(trap)되어 게이트절연층을 파괴시킬 수 있다.FIG. 2 is a diagram illustrating a condition in which a low-voltage element of an intermediate-voltage operation constituting a high-voltage output driver according to an embodiment of the present disclosure can ensure reliability. FIG. Referring to FIG. 2, the low voltage device 150 for medium voltage operation may be a PMOS transistor or an NMOS transistor. In any case, in order for the low-voltage device 150 to secure reliability, the voltage Vgd between the gate and the drain, the voltage Vgs between the gate and the source, and the voltage Vds between the drain and the source are all ensured It should not exceed the magnitude of the voltage. In this example, the reliability assurance voltage may be defined as a voltage applied between the terminals of the low-voltage element 150 with a magnitude not to destroy the gate oxide layer of the low-voltage element 150. [ In one example, the maximum value of the reliability assurance voltage of the intermediate voltage operation low-voltage element 150 can be set to approximately 110% of the intermediate voltage. For example, when the intermediate voltage is 1.8 V, the reliability assurance voltage can be set to 1.98 V. In this case, the voltage Vgd between the gate and the drain of the 1.8 V operation low-voltage element 150, the voltage Vgs ), And the drain-source voltage (Vds) must not exceed 1.98V. When the voltage Vgd between the gate and the drain or the voltage Vgs between the gate and the source exceeds the reliability assurance voltage, the gate oxide layer may be destroyed due to the strong field in the vertical direction of the gate oxide layer. When the voltage (Vds) between the drain and the source exceeds the reliability assurance voltage, due to hot carrier injection (HCL) generation, carriers, for example, electrons are trapped in the gate insulating layer to destroy the gate insulating layer .

도 3은 본 개시의 일 예에 따른 고전압 출력 드라이버를 나타내 보인 도면이다. 도 3을 참조하면, 고전압 출력 드라이버(200)는, 데이터 신호(DATA) 및 인에이블 제어 신호(EN)가 각각 입력되는 제1 입력단자(201) 및 제2 입력단자(202)와, 패드(205)에 결합되는 출력단자(203)와, 그리고 풀-업(pull-up) 드라이버(210) 및 풀-다운(pull-down) 드라이버(220)를 포함한다. 풀-업 드라이버(210)는, 제1 게이트 제어 신호(PG) 및 제1 바이어스 제어 신호(P_bias)에 응답하여 고전압(VDDH)을 출력 단자(203)를 통해 패드(205)로 공급한다. 풀-다운 드라이버(220)는, 제2 게이트 제어 신호(NG) 및 제2 바이어스 제어 신호(N_bias)에 응답하여 그라운드 전압을 출력 단자(203)를 통해 패드(205)로 공급한다.3 is a diagram illustrating a high voltage output driver according to an example of the present disclosure; 3, the high voltage output driver 200 includes a first input terminal 201 and a second input terminal 202 to which a data signal (DATA) and an enable control signal EN are inputted, 205 and a pull-up driver 210 and a pull-down driver 220. The pull-up driver 210 and the pull- The pull-up driver 210 supplies the high voltage VDDH to the pad 205 via the output terminal 203 in response to the first gate control signal PG and the first bias control signal P_bias. The pull-down driver 220 supplies the ground voltage to the pad 205 via the output terminal 203 in response to the second gate control signal NG and the second bias control signal N_bias.

풀-업 드라이버(210)는, 고전압(VDDH)을 공급하는 단자와 출력 단자(203) 사이에서 직렬로 결합되는 제1 메인 드라이버(211) 및 제1 바이어스 드라이버(212)를 포함할 수 있다. 제1 메인 드라이버(211)는 제1 P모스 트랜지스터(PM1)로 구성될 수 있다. 제1 바이어스 드라이버(212)는 제2 P모스 트랜지스터(PM2)로 구성될 수 있다. 제2 P모스 트랜지스터(PM2)는 제1 P모스 트랜지스터(PM1)의 두 개의 단자들(소스 단자 및 드레인 단자) 사이에 인가되는 전압의 크기를 낮추기 위한 용도로 사용될 수 있다. 제1 P모스 트랜지스터(PM1)의 게이트에는 제1 게이트 제어 신호(PG)가 인가된다. 제2 P모스 트랜지스터(PM2)의 게이트에는 제1 바이어스 제어 신호(P_bias)가 인가된다. 제1 P모스 트랜지스터(PM1)의 소스는 고전압(VDDH)을 공급하는 단자에 결합된다. 제1 P모스 트랜지스터(PM1)의 드레인은 A 노드(node_A)를 통해 제2 P모스 트랜지스터(PM2)의 소스에 결합된다. 제2 P모스 트랜지스터(PM2)의 드레인은 출력 단자(203)를 통해 패드(205)에 결합된다.The pull-up driver 210 may include a first main driver 211 and a first bias driver 212 coupled in series between a terminal for supplying a high voltage VDDH and an output terminal 203. The first main driver 211 may be composed of a first PMOS transistor PM1. The first bias driver 212 may be composed of a second PMOS transistor PM2. The second PMOS transistor PM2 may be used for reducing the magnitude of the voltage applied between the two terminals (the source terminal and the drain terminal) of the first PMOS transistor PM1. A first gate control signal PG is applied to the gate of the first PMOS transistor PM1. The first bias control signal P_bias is applied to the gate of the second PMOS transistor PM2. The source of the first PMOS transistor PM1 is coupled to the terminal that supplies the high voltage VDDH. The drain of the first PMOS transistor PM1 is coupled to the source of the second PMOS transistor PM2 through the node A (node_A). The drain of the second PMOS transistor PM2 is coupled to the pad 205 through the output terminal 203. [

풀-다운 드라이버(220)는, 그라운드와 출력 단자(203) 사이에서 직렬로 결합되는 제2 메인 드라이버(221) 및 제2 바이어스 드라이버(222)를 포함할 수 있다. 제2 메인 드라이버(221)는 제1 N모스 트랜지스터(NM1)로 구성될 수 있다. 제2 바이어스 드라이버(222)는 제2 N모스 트랜지스터(NM2)로 구성될 수 있다. 제2 N모스 트랜지스터(NM2)는 제1 N모스 트랜지스터(NM1)의 두 개의 단자들(드레인 단자 및 소스 단자) 사이에 인가되는 전압의 크기를 낮추기 위한 용도로 사용될 수 있다. 제1 N모스 트랜지스터(NM1)의 게이트에는 제2 게이트 제어 신호(NG)가 인가된다. 제2 N모스 트랜지스터(NM2)의 게이트에는 제2 바이어스 제어 신호(N_bias)가 인가된다. 제1 N모스 트랜지스터(NM1)의 소스는 그라운드 전압에 결합된다. 제1 N모스 트랜지스터(NM1)의 드레인은 B 노드(node_B)를 통해 제2 N모스 트랜지스터(NM2)의 소스에 결합된다. 제2 N모스 트랜지스터(NM2)의 드레인은 출력 단자(203)를 통해 패드(202)에 결합된다.The pull-down driver 220 may include a second main driver 221 and a second bias driver 222 coupled in series between the ground and the output terminal 203. The second main driver 221 may be composed of a first NMOS transistor NM1. And the second bias driver 222 may be composed of a second NMOS transistor NM2. The second NMOS transistor NM2 may be used to reduce the magnitude of the voltage applied between the two terminals (the drain terminal and the source terminal) of the first NMOS transistor NM1. The second gate control signal NG is applied to the gate of the first NMOS transistor NM1. The second bias control signal N_bias is applied to the gate of the second NMOS transistor NM2. The source of the first NMOS transistor NM1 is coupled to the ground voltage. The drain of the first NMOS transistor NM1 is coupled to the source of the second NMOS transistor NM2 through the node B (node_B). The drain of the second NMOS transistor NM2 is coupled to the pad 202 through the output terminal 203. [

제1 P모스 트랜지스터(PM1) 및 제2 P모스 트랜지스터(PM2)는 모두, 도 2를 참조하여 설명한 바와 같이, 중간전압 동작용의 저전압 소자(150)로 구성된다. 따라서 본 예에 따른 고전압 출력 드라이버(200)의 풀-업 드라이버(210)의 신뢰성을 확보하기 위해서는, 풀-업 드라이버(210)가 동작하는 동안 제1 P모스 트랜지스터(PM1) 및 제2 P모스 트랜지스터(PM2) 각각의 게이트-드레인 사이의 전압(Vgd), 게이트-소스 사이의 전압(Vgs), 및 드레인-소스 사이의 전압(Vds)이 모두 신뢰성 보장 전압의 크기를 넘지 않아야 한다.Both the first PMOS transistor PM1 and the second PMOS transistor PM2 are composed of the low-voltage element 150 having intermediate voltage operation as described with reference to Fig. Therefore, in order to ensure the reliability of the pull-up driver 210 of the high-voltage output driver 200 according to the present example, the first PMOS transistor PM1 and the second PMOS transistor PM2 during the operation of the pull- The voltage Vgd between the gate and the drain of each transistor PM2, the voltage Vgs between the gate and the source, and the voltage Vds between the drain and the source must not exceed the magnitude of the reliability assurance voltage.

마찬가지로 제1 N모스 트랜지스터(NM1) 및 제2 N모스 트랜지스터(NM2)도 모두, 도 2를 참조하여 설명한 바와 같이, 중간전압 동작용의 저전압 소자(150)로 구성된다. 따라서 본 예에 따른 고전압 출력 드라이버(200)의 풀-다운 드라이버(220)의 신뢰성을 확보하기 위해서는, 풀-다운 드라이버(220)가 동작하는 동안 제1 N모스 트랜지스터(NM1) 및 제2 N모스 트랜지스터(NM2) 각각의 게이트-드레인 사이의 전압(Vgd), 게이트-소스 사이의 전압(Vgs), 및 드레인-소스 사이의 전압(Vds)이 모두 신뢰성 보장 전압의 크기를 넘지 않아야 한다.Likewise, the first NMOS transistor NM1 and the second NMOS transistor NM2 are both constituted by the low-voltage element 150 having intermediate voltage operation as described with reference to Fig. Therefore, in order to secure the reliability of the pull-down driver 220 of the high-voltage output driver 200 according to the present example, the first N-MOS transistor NM1 and the second N-MOS transistor NM2, The voltage Vgd between the gate and the drain of each transistor NM2, the voltage Vgs between the gate and the source, and the voltage Vds between the drain and the source must not exceed the magnitude of the reliability assurance voltage.

데이터 신호(DATA)가 로우 레벨 신호에서 하이 레벨 신호로 전환되어 패드(205) 전압이 저전압에서 고전압으로 트리거링되는 동안, 패드(205) 전압이 고전압으로 완전히 천이되기 전, 특히 패드(205) 전압이 아직 낮은 크기를 갖는 동안, 제1 P모스 트랜지스터(PM1) 및 제2 P모스 트랜지스터(PM2)의 단자들 사이에 일시적으로 신뢰성 보장 전압보다 큰 크기의 전압이 인가되는 것을 방지될 필요가 있다. 마찬가지로 데이터 신호(DATA)가 하이 레벨 신호에서 로우 레벨 신호로 전환되어 패드(205) 전압이 고전압에서 저전압으로 트리거링되는 동안, 패드(205) 전압이 저전압으로 완전히 천이되기 전, 특히 패드(205) 전압이 아직 높은 크기를 갖는 동안, 제1 N모스 트랜지스터(NM1) 및 제2 N모스 트랜지스터(NM2)의 단자들 사이에 일시적으로 신뢰성 보장 전압보다 큰 크기의 전압이 인가되는 것을 방지될 필요가 있다. 본 예에 따른 고전압 출력 드라이버(200)는, 패드(205) 전압이 저전압에서 고전압으로 트리거링되는 동안 풀-업 드라이버(210)를 구성하는 제2 P모스 트랜지스터(PM2)의 게이트에 인가되는 제1 바이어스 제어 전압(P_bias)을 순간적으로 낮은 크기로 부스팅시킨다. 또한 패드(205) 전압이 고전압에서 저전압으로 트리거링되는 동안 풀-다운 드라이버(220)를 구성하는 제2 N모스 트랜지스터(NM2)의 게이트에 인가되는 제2 바이어스 제어 전압(N_bias)을 순간적으로 높은 크기로 부스팅시킨다. 이와 같은 부스팅 동작을 위해, 본 예에 따른 고전압 출력 드라이버(200)는, 제1 패드 상태 검출 로직(230), 제2 패드 상태 검출 로직(240), 제1 드라이버 부스팅 제어 로직(250) 및 제2 드라이버 부스팅 제어 로직(260)을 포함한다.The voltage of the pad 205, before the voltage of the pad 205 is completely shifted to the high voltage, especially when the data signal DATA is switched from the low level signal to the high level signal and the voltage of the pad 205 is triggered from the low voltage to the high voltage, It is necessary to temporarily prevent a voltage larger than the reliability assurance voltage from being applied between the terminals of the first PMOS transistor PM1 and the second PMOS transistor PM2 while still having a low magnitude. Similarly, while the data signal DATA is switched from a high level signal to a low level signal so that the voltage of the pad 205 is triggered from a high voltage to a low voltage, It is necessary to temporarily prevent a voltage greater than the reliability assurance voltage from being applied between the terminals of the first NMOS transistor NM1 and the second NMOS transistor NM2. The high voltage output driver 200 according to the present example is configured such that the voltage of the pad 205 is applied to the gate of the second PMOS transistor PM2 constituting the pull-up driver 210 while the voltage of the pad 205 is triggered from a low voltage to a high voltage The bias control voltage P_bias is instantaneously boosted to a low magnitude. The second bias control voltage N_bias applied to the gate of the second NMOS transistor NM2 constituting the pull-down driver 220 is instantaneously increased to a high magnitude while the pad 205 voltage is being triggered from a high voltage to a low voltage. . For this boosting operation, the high voltage output driver 200 according to this example includes a first pad state detection logic 230, a second pad state detection logic 240, a first driver boosting control logic 250, 2 driver boosting control logic 260.

제1 패드 상태 검출 로직(230)은 패드(205)의 상태에 대응되는 제1 패드 상태 검출 신호(P1)를 제1 드라이버 부스팅 제어 로직(250)에 공급한다. 제2 패드 상태 검출 로직(240)은 패드(205)의 상태에 대응되는 제2 패드 상태 검출 신호(N1)를 제2 드라이버 부스팅 제어 로직(260)에 공급한다. 제1 드라이버 부스팅 제어 로직(250)은, 제1 P모스 트랜지스터(PM1) 및 제2 P모스 트랜지스터(PM2)의 단자들 사이의 전압이 신뢰성 보장 전압을 넘지 않도록 하는 제1 바이어스 제어 신호(P_bias)를 발생시킨다. 제2 드라이버 부스팅 제어 로직(260)은, 제1 N모스 트랜지스터(NM1) 및 제2 N모스 트랜지스터(NM2)의 단자들 사이의 전압이 신뢰성 보장 전압을 넘지 않도록 하는 제2 바이어스 제어 신호(N_bias)를 발생시킨다. 이에 따라 풀-업 드라이버(210)를 구성하는 제1 P모스 트랜지스터(PM1) 및 제2 P모스 트랜지스터(PM2)와, 풀-다운 드라이버(220)를 구성하는 제1 N모스 트랜지스터(NM1) 및 제2 N모스 트랜지스터(NM2) 각각의 게이트-드레인 사이의 전압(Vgd), 게이트-소스 사이의 전압(Vgs), 및 드레인-소스 전압(Vds)은 모두 신뢰성 보장 전압을 넘지 않는다. 제1 패드 상태 검출 로직(230), 제2 패드 상태 검출 로직(240), 제1 드라이버 부스팅 제어 로직(250) 및 제2 드라이버 부스팅 제어 로직(260)의 구조 및 동작은 아래에서 상세하게 설명하기로 한다.The first pad state detection logic 230 supplies a first pad state detection signal P1 corresponding to the state of the pad 205 to the first driver boosting control logic 250. [ The second pad state detection logic 240 supplies a second pad state detection signal N1 corresponding to the state of the pad 205 to the second driver boosting control logic 260. [ The first driver boosting control logic 250 includes a first bias control signal P_bias for preventing the voltage between the terminals of the first PMOS transistor PM1 and the second PMOS transistor PM2 from exceeding the reliability assurance voltage, . The second driver boosting control logic 260 includes a second bias control signal N_bias that prevents the voltage between the terminals of the first NMOS transistor NM1 and the second NMOS transistor NM2 from exceeding the reliability assurance voltage, . Accordingly, the first PMOS transistor PM1 and the second PMOS transistor PM2 constituting the pull-up driver 210, the first NMOS transistor NM1 constituting the pull-down driver 220, The voltage Vgd, the gate-source voltage Vgs, and the drain-source voltage Vds between the gate and the drain of each of the second NMOS transistors NM2 do not exceed the reliability assurance voltage. The structure and operation of the first pad state detection logic 230, the second pad state detection logic 240, the first driver boosting control logic 250 and the second driver boosting control logic 260 are described in detail below .

제1 입력 단자(201)는 제1 버퍼(271)의 입력단자에 결합된다. 제1 버퍼(271)는, 제1 입력 단자(201)를 통해 입력되는 데이터 신호(DATA)를 버퍼링하고 버퍼링된 출력 신호를 출력 단자를 통해 출력시킨다. 제1 버퍼(271)는, 데이터 신호(DATA)가 하이 레벨 신호인 경우 저전압(VDDL)을 출력하고, 데이터 신호(DATA)가 로우 레벨 신호인 경우 그라운드 전압을 출력한다. 제1 버퍼(271)의 출력 단자는 제1 레벨 쉬프터(LS1)(281)의 입력 단자에 결합된다. 제1 레벨 쉬프터(LS1)(281)는, 제1 버퍼(271)에 의해 버퍼링된 출력 신호의 레벨을 쉬프트하여 1차 레벨 쉬프트된 데이터 신호(LS_DATA)를 출력한다. 제1 버퍼(271)로부터의 출력신호가 저전압(VDDL)인 경우, 1차 레벨 쉬프트된 데이터 신호(LS_DATA)는 중간전압(VDDM)이 된다. 제1 버퍼(271)로부터의 출력신호가 그라운드 전압인 경우, 1차 레벨 쉬프트된 데이터 신호(LS_DATA)도 그라운드전압이 된다. 제1 레벨 쉬프터(LS1)(281)로부터 출력되는 1차 레벨 쉬프트된 데이터 신호(LS_DATA)는, 제3 레벨 쉬프터(LS2)(283)와, 제1 패드 상태 검출 로직(230)과, 제1 드라이버 부스팅 제어 로직(250)과, 그리고 제어 로직(290)의 입력 신호로 사용된다.The first input terminal 201 is coupled to the input terminal of the first buffer 271. The first buffer 271 buffers the data signal DATA input through the first input terminal 201 and outputs the buffered output signal through the output terminal. The first buffer 271 outputs a low voltage VDDL when the data signal DATA is a high level signal and outputs a ground voltage when the data signal DATA is a low level signal. The output terminal of the first buffer 271 is coupled to the input terminal of the first level shifter (LS1) 281. The first level shifter (LS1) 281 shifts the level of the output signal buffered by the first buffer 271 and outputs the data signal LS_DATA shifted by the first level. When the output signal from the first buffer 271 is the low voltage (VDDL), the data signal LS_DATA shifted by the first level becomes the intermediate voltage VDDM. When the output signal from the first buffer 271 is the ground voltage, the first-level shifted data signal LS_DATA also becomes the ground voltage. The first level shifted data signal LS_DATA output from the first level shifter LS1 281 is connected to the third level shifter LS2 283, the first pad state detection logic 230, The driver boosting control logic 250, and the control logic 290.

제2 입력 단자(202)는 제2 버퍼(272)의 입력 단자에 결합된다. 제2 버퍼(272)는, 제2 입력 단자(202)를 통해 입력되는 인에이블 제어 신호(EN)를 버퍼링하고 버퍼링된 출력 신호를 출력 단자를 통해 출력시킨다. 제2 버퍼(272)는, 인에이블 제어 신호(EN)가 하이 레벨 신호인 경우 저전압(VDDL)을 출력하고, 인에이블 제어 신호(EN)가 로우 레벨 신호인 경우 그라운드 전압을 출력한다. 제2 버퍼(272)의 출력 단자는 제2 레벨 쉬프터(LS2)(282)의 입력 단자에 결합된다. 제2 레벨 쉬프터(LS2)(282)는, 제2 버퍼(272)에 의해 버퍼링된 출력 신호의 레벨을 쉬프트하여 1차 레벨 쉬프트된 인에이블 제어 신호(LS_EN)를 출력한다. 제2 버퍼(272)로부터의 출력 신호가 저전압(VDDL)인 경우, 1차 레벨 쉬프트된 인에이블 제어 신호(LS_EN)는 중간전압(VDDM)이 된다. 제2 버퍼(272)로부터의 출력 신호가 그라운드 전압인 경우, 1차 레벨 쉬프트된 인에이블 제어 신호(LS_EN)는 그라운드 전압이 된다. 제2 레벨 쉬프터(LS2)(282)로부터 출력되는 1차 레벨 쉬프트된 인에이블 제어 신호(LS_EN)는, 제1 패드 상태 검출 로직(230)과, 제1 드라이버 부스팅 제어 로직(250)과, 그리고 제4 레벨 쉬프터(LS4)(284)의 입력신호로 사용된다.The second input terminal 202 is coupled to the input terminal of the second buffer 272. The second buffer 272 buffers the enable control signal EN input through the second input terminal 202 and outputs the buffered output signal through the output terminal. The second buffer 272 outputs a low voltage VDDL when the enable control signal EN is a high level signal and outputs a ground voltage when the enable control signal EN is a low level signal. The output terminal of the second buffer 272 is coupled to the input terminal of the second level shifter (LS2) 282. The second level shifter (LS2) 282 shifts the level of the output signal buffered by the second buffer 272 and outputs the level-shifted enable control signal LS_EN. When the output signal from the second buffer 272 is a low voltage (VDDL), the first level shifted enable control signal LS_EN becomes the intermediate voltage VDDM. When the output signal from the second buffer 272 is the ground voltage, the first level-shifted enable control signal LS_EN becomes the ground voltage. The first level shifted enable control signal LS_EN output from the second level shifter (LS2) 282 is coupled to the first pad state detection logic 230, the first driver boosting control logic 250, And is used as an input signal of the fourth level shifter (LS4) 284.

제3 레벨 쉬프터(LS3)(283)는, 고전압(VDDH) 및 제1 외부 바이어스 전압(Vbias1)을 공급받는다. 제3 레벨 쉬프터(LS3)(283)는, 제1 레벨 쉬프터(LS1)(281)로부터의 1차 레벨 쉬프트된 데이터 신호(LS_DATA)의 반전신호에 응답하여 제1 게이트 제어 신호(PG) 및 2차 레벨 쉬프트된 데이터 신호(LS_DATAH)를 출력한다. 제1 외부 바이어스전압(Vbias1)은 외부에서 인가되는 전압으로서, 그 크기는 인위적으로 조절 가능하다. 제3 레벨 쉬프터(LS3)(283)는, 제1 외부 바이어스 전압(Vbias1)에 제3 레벨 쉬프터(LS3)(283) 내부의 P모스 트랜지스터의 문턱전압이 더해진 전압으로부터 고전압(VDDH) 사이의 범위에서 레벨 쉬프팅 동작을 수행한다. 제3 레벨 쉬프터(LS3)(283)로부터 출력되는 제1 게이트 제어 신호(PG)는, 로우 레벨 신호이거나, 또는 하이 레벨 신호일 수 있다. 로우 레벨 신호는, 제1 외부 바이어스 전압(Vbias1)에 제3 레벨 쉬프터(LS3)(283) 내부의 P모스 트랜지스터의 문턱전압(Vtp)을 합한 크기(Vbias1+Vtp)를 갖는다. 하이 레벨 신호는 고전압(VDDH)의 크기를 갖는다. 제3 레벨 쉬프터(LS3)(283)로부터 출력되는 2차 레벨 쉬프트된 레벨의 데이터 신호(LS_DATAH)는, 로우 레벨 신호 또는 하이 레벨 신호일 수 있다. 로우 레벨 신호는 중간전압(VDDM)의 크기를 갖는다. 하이 레벨 신호는 고전압(VDDH)의 크기를 갖는다. 이 2차 레벨 쉬프트된 레벨의 데이터 신호(LS_DATAH)는 제2 패드 상태 검출 로직(240)의 입력신호로 사용된다.The third level shifter (LS3) 283 is supplied with the high voltage VDDH and the first external bias voltage Vbias1. The third level shifter LS3 283 outputs the first gate control signal PG and the second gate control signal PG2 in response to the inverted signal of the first level shifted data signal LS_DATA from the first level shifter LS1 281, And outputs a low level shifted data signal LS_DATAH. The first external bias voltage Vbias1 is an externally applied voltage whose magnitude is artificially adjustable. The third level shifter LS3 283 is connected to the first external bias voltage Vbias1 in the range between the voltage obtained by adding the threshold voltage of the PMOS transistor inside the third level shifter LS3 283 to the high voltage VDDH Level shifting operation. The first gate control signal PG output from the third level shifter (LS3) 283 may be a low level signal or a high level signal. The low level signal has a magnitude (Vbias1 + Vtp) of the sum of the first external bias voltage Vbias1 and the threshold voltage Vtp of the PMOS transistor in the third level shifter (LS3) 283. The high level signal has the magnitude of the high voltage (VDDH). The data signal LS_DATAH of the second level shifted level output from the third level shifter (LS3) 283 may be a low level signal or a high level signal. The low level signal has the magnitude of the intermediate voltage VDDM. The high level signal has the magnitude of the high voltage (VDDH). The data signal LS_DATAH of the second level shifted level is used as an input signal of the second pad state detection logic 240.

제4 레벨 쉬프터(LS4)(284)는, 제2 레벨 쉬프터(LS2)(282)로부터의 1차 레벨 쉬프트된 인에이블 제어 신호(LS_EN)와, 제1 외부 바이어스 전압(Vbias1)에 응답하여 2차 레벨 쉬프트된 인에이블 제어 신호(LS_ENH)를 출력한다. 2차 레벨 쉬프트된 인에이블 제어 신호(LS_ENH)는, 제2 패드 상태 검출 로직(240)의 입력 신호로 사용된다.The fourth level shifter LS4 284 receives the first level shifted enable control signal LS_EN from the second level shifter LS2 282 and the second level shifter enable signal LS_EN in response to the first external bias voltage Vbias1. And outputs a level-shifted enable control signal LS_ENH. The second level shifted enable control signal LS_ENH is used as the input signal of the second pad state detection logic 240.

제어 로직(290)은, 제1 레벨 쉬프터(LS1)(281)로부터의 1차 레벨 쉬프트된 데이터 신호(LS_DATA)의 반전신호를 입력받아 제2 게이트 제어 신호(NG)를 출력한다. 제2 게이트 제어 신호(NG)는 제1 N모스 트랜지스터(NM1)의 게이트에 인가된다. 1차 레벨 쉬프트된 데이터 신호(LS_DATA)가 중간전압(VDDM)인 경우 제2 게이트 제어 신호(NG)는 그라운드전압이 된다. 1차 레벨 쉬프트된 데이터신호(LS_DATA)가 그라운드 전압인 경우, 제2 게이트 제어 신호(NG)는 중간전압(VDDM)이 된다. 일 예에서 제어 로직(290)은 인버터로 구성될 수 있다.The control logic 290 receives the inverted signal of the first level shifted data signal LS_DATA from the first level shifter LS1 281 and outputs the second gate control signal NG. The second gate control signal NG is applied to the gate of the first NMOS transistor NM1. When the first level shifted data signal LS_DATA is the middle voltage VDDM, the second gate control signal NG becomes the ground voltage. When the first level-shifted data signal LS_DATA is the ground voltage, the second gate control signal NG becomes the intermediate voltage VDDM. In one example, the control logic 290 may comprise an inverter.

제1 패드 상태 검출 로직(230)은 동작 전압으로서 중간전압(VDDM)을 공급받는다. 제1 패드 상태 검출 로직(230)은 출력 단자(203)에 결합되는 피드백 단자(204)를 통해 패드 신호(PADR)를 입력받는다. 제1 패드 상태 검출 로직(230)은, 이 패드 신호(PADR)와, 제1 레벨 쉬프터(LS1)(281)로부터의 1차 레벨 쉬프트된 데이터 신호(LS_DATA)와, 그리고 제2 레벨 쉬프터(LS2)(282)로부터의 1차 레벨 쉬프트된 인에이블 제어 신호(LS_EN)에 응답하여, 제1 패드 상태 검출 신호(P1)를 출력한다. 제1 패드 상태 검출 신호(P1)는 제1 드라이버 부스팅 제어 로직(250)의 입력신호로 사용된다.The first pad state detection logic 230 is supplied with the intermediate voltage VDDM as the operating voltage. The first pad state detection logic 230 receives the pad signal PADR through the feedback terminal 204 coupled to the output terminal 203. The first pad state detection logic 230 outputs the pad signal PADR and the first level shifted data signal LS_DATA from the first level shifter LS1 281 and the second level shifter LS2 And outputs the first pad state detection signal P1 in response to the first level shifted enable control signal LS_EN from the first level shift control signal LS_EN. The first pad state detection signal P1 is used as an input signal to the first driver boosting control logic 250. [

제2 패드 상태 검출 로직(240)은 동작 전압으로서 중간전압(VDDM) 및 고전압(VDDH)을 공급받는다. 제1 패드 상태 검출 로직(230)과 마찬가지로 제2 패드 상태 검출 로직(240)도 출력 단자(203)에 결합되는 피드백 단자(204)를 통해 패드신호(PADR)를 입력받는다. 제2 패드 상태 검출 로직(240)은, 이 패드 신호(PADR)와, 제3 레벨 쉬프터(LS3)(283)로부터의 2차 레벨 쉬프트된 데이터 신호(LS_DATAH)와, 제4 레벨 쉬프터(LS4)(284)로부터의 2차 레벨 쉬프트된 인에이블 제어 신호(LS_ENH)에 응답하여, 제2 패드 상태 검출 신호(N1)를 출력한다. 제2 패드 상태 검출 신호(N1)는 제2 드라이버 부스팅 제어 로직(260)에 입력된다.The second pad state detection logic 240 is supplied with the intermediate voltage VDDM and the high voltage VDDH as the operating voltage. Like the first pad state detection logic 230, the second pad state detection logic 240 also receives the pad signal PADR via the feedback terminal 204 coupled to the output terminal 203. The second pad state detection logic 240 outputs the pad signal PADR and the second level shifted data signal LS_DATAH from the third level shifter LS3 283 and the fourth level shifter LS4, And outputs a second pad state detection signal N1 in response to the second level shifted enable control signal LS_ENH from the second latch 284. The second pad state detection signal (N1) is input to the second driver boosting control logic (260).

제1 드라이버 부스팅 제어 로직(250)은 동작 전압으로서 중간전압(VDDM)을 공급받는다. 제1 드라이버 부스팅 제어 로직(250)은, 제1 레벨 쉬프터(LS1)(281)로부터의 1차 레벨 쉬프트된 데이터 신호(LS_DATA)와, 제2 외부 바이어스 전압(Vbias2)과, 제2 레벨 쉬프터(LS2)(282)로부터의 1차 레벨 쉬프트된 인에이블 제어 신호(LS_EN)와, 그리고 제1 패드 상태 검출 로직(230)으로부터의 제1 패드 상태 검출 신호(P1)에 응답하여, 제1 바이어스 제어 신호(P_bias)를 출력한다. 제1 바이어스 제어 신호(P_bias)는 제2 P모스 트랜지스터(PM2)의 게이트에 인가된다.The first driver boosting control logic 250 is supplied with the intermediate voltage VDDM as the operating voltage. The first driver boosting control logic 250 receives the first level shifted data signal LS_DATA from the first level shifter LS1 281, the second external bias voltage Vbias2, and the second level shifter Level shifted enable control signal LS_EN from the first pad state detection logic 250 and the first pad state detection signal P1 from the first pad state detection logic 230, And outputs a signal P_bias. The first bias control signal P_bias is applied to the gate of the second PMOS transistor PM2.

제2 드라이버 부스팅 제어 로직(260)은 동작 전압으로서 중간전압(VDDM) 및 고전압(VDDH)을 공급받는다. 제2 드라이버 부스팅 제어 로직(260)은, 제2 패드 상태 검출 로직(240)으로부터의 제2 패드 상태 검출 신호(N1)에 응답하여 제2 바이어스 제어 신호(N_bias)를 출력한다. 제2 바이어스 제어 신호(N_bias)는 제2 N모스 트랜지스터(NM2)의 게이트에 인가된다.The second driver boosting control logic 260 is supplied with the intermediate voltage VDDM and the high voltage VDDH as the operating voltage. The second driver boosting control logic 260 outputs a second bias control signal N_bias in response to a second pad state detection signal N1 from the second pad state detection logic 240. [ The second bias control signal N_bias is applied to the gate of the second NMOS transistor NM2.

인에이블 제어 신호(EN) 및 데이터 신호(DATA)가 모두 하이 레벨 신호인 경우, 제1 레벨 쉬프터(LS1)(281)로부터의 1차 레벨 쉬프트된 데이터 신호(LS_DATA)는 중간전압(VDDM)이 된다. 제3 레벨 쉬프터(LS3)(283)의 입력단자 및 제어 로직(290)의 입력단자로 그라운드전압이 입력된다. 제3 레벨 쉬프터(LS3)(283) 및 제어 로직(290)은, 각각 제1 게이트 제어 신호(PG) 및 제2 게이트 제어 신호(NG)로 고전압(VDDH) 및 중간전압(VDDM)을 출력시킨다. 고전압(VDDH)을 게이트에 인가받는 제1 P모스 트랜지스터(PM1)는 턴 오프 되는 반면에, 중간전압(VDDM)을 게이트에 인가받는 제1 N모스 트랜지스터(NM1)는 턴 온 된다.When the enable control signal EN and the data signal DATA are both high level signals, the first level shifted data signal LS_DATA from the first level shifter LS1 281 is the intermediate voltage VDDM do. The ground voltage is input to the input terminal of the third level shifter (LS3) 283 and the input terminal of the control logic 290. [ The third level shifter (LS3) 283 and the control logic 290 output the high voltage VDDH and the intermediate voltage VDDM with the first gate control signal PG and the second gate control signal NG, respectively . The first PMOS transistor PM1 receiving the high voltage VDDH at its gate is turned off while the first NMOS transistor NM1 receiving the intermediate voltage VDDM at the gate thereof is turned on.

제1 패드 상태 검출 로직(230) 및 제1 드라이버 부스팅 제어 로직(250)은, 패드(205)의 상태에 따른 제1 바이어스 제어 신호(P_bias)를 발생시킨다. 제2 패드 상태 검출 로직(240) 및 제2 드라이버 부스팅 제어 로직(260)은, 패드(205)의 상태에 따른 제2 바이어스 제어 신호(N_bias)를 발생시킨다. 제1 바이어스 제어 신호(P_bias) 및 제2 바이어스 제어 신호(N_bias)를 각각 게이트에 인가받는 제2 P모스 트랜지스터(PM2) 및 제2 N모스 트랜지스터(NM2)는 모두 턴 온 된다. 이와 같이 제1 P모스 트랜지스터(PM1)가 턴 오프 되고, 제1 N모스 트랜지스터(NM1) 및 제2 N모스 트랜지스터(NM2)가 모두 턴 온 됨으로써, 패드(205)를 통해 그라운드전압이 출력된다.The first pad state detection logic 230 and the first driver boosting control logic 250 generate a first bias control signal P_bias according to the state of the pad 205. The second pad state detection logic 240 and the second driver boosting control logic 260 generate a second bias control signal N_bias according to the state of the pad 205. The second PMOS transistor PM2 and the second NMOS transistor NM2 receiving the first bias control signal P_bias and the second bias control signal N_bias respectively are turned on. Thus, the first PMOS transistor PM1 is turned off, and the first NMOS transistor NM1 and the second NMOS transistor NM2 are both turned on, thereby outputting the ground voltage through the pad 205. [

인에이블 제어 신호(EN)가 하이 레벨 신호이고, 데이터 신호(DATA)가 로우 레벨 신호인 경우, 제1 레벨 쉬프터(LS1)(281)로부터의 1차 레벨 쉬프트된 데이터 신호(LS_DATA)는 그라운드 전압이 된다. 제3 레벨 쉬프터(LS3)(283)의 입력단자 및 제어 로직(290)의 입력단자로 중간전압(VDDM)이 입력된다. 제3 레벨 쉬프터(LS3)(283) 및 제어 로직(290)은, 각각 제1 게이트 제어 신호(PG) 및 제2 게이트 제어 신호(NG)로 제1 외부 바이어스 전압(Vbias) 및 그라운드 전압을 출력시킨다. 제1 외부 바이어스 전압(Vbias)을 게이트에 인가받는 제1 P모스 트랜지스터(PM1)는 턴 온 되는 반면에, 그라운드전압을 게이트에 인가받는 제1 N모스 트랜지스터(NM1)는 턴 오프 된다.When the enable control signal EN is a high level signal and the data signal DATA is a low level signal, the first level shifted data signal LS_DATA from the first level shifter (LS1) 281 is grounded . The intermediate voltage VDDM is input to the input terminal of the third level shifter (LS3) 283 and the input terminal of the control logic 290. [ The third level shifter LS3 283 and the control logic 290 output the first external bias voltage Vbias and the ground voltage with the first gate control signal PG and the second gate control signal NG, . The first PMOS transistor PM1 receiving the first external bias voltage Vbias at the gate thereof is turned on while the first NMOS transistor NM1 receiving the ground voltage at the gate thereof is turned off.

제1 패드 상태 검출 로직(230) 및 제1 드라이버 부스팅 제어 로직(250)은, 패드(205)의 상태에 따른 제1 바이어스 제어 신호(P_bias)를 발생시킨다. 제2 패드 상태 검출 로직(240) 및 제2 드라이버 부스팅 제어 로직(260)은, 패드(205)의 상태에 따른 제2 바이어스 제어 신호(N_bias)를 발생시킨다. 제1 바이어스 제어 신호(P_bias) 및 제2 바이어스 제어 신호(N_bias)를 각각 게이트에 인가받는 제2 P모스 트랜지스터(PM2) 및 제2 N모스 트랜지스터(NM2)는 모두 턴 온 된다. 이와 같이 제1 N모스 트랜지스터(NM1)가 턴 오프 되고, 제1 P모스 트랜지스터(PM1) 및 제2 P모스 트랜지스터(PM2)가 모두 턴 온 됨으로써, 패드(205)를 통해 고전압(VDDH)이 출력된다.The first pad state detection logic 230 and the first driver boosting control logic 250 generate a first bias control signal P_bias according to the state of the pad 205. The second pad state detection logic 240 and the second driver boosting control logic 260 generate a second bias control signal N_bias according to the state of the pad 205. The second PMOS transistor PM2 and the second NMOS transistor NM2 receiving the first bias control signal P_bias and the second bias control signal N_bias respectively are turned on. The first NMOS transistor NM1 is turned off and the first PMOS transistor PM1 and the second PMOS transistor PM2 are both turned on so that the high voltage VDDH is output through the pad 205 do.

도 4는 도 3의 고전압 출력 드라이버(200)의 제1 패드 상태 검출 로직(230)의 일 예를 나타내 보인 회로도이다. 도 4를 도 3과 함께 참조하면, 제1 패드 상태 검출 로직(230)은, 노드 바이어스 설정부(231)와,중간전압(VDDM) 출력을 위한 제1 스위칭부(232)와, 그라운드전압 출력을 위한 제2 스위칭부(233)와, 그리고 제1 인버터(234) 및 제2 인버터(235)를 포함하여 구성된다. 제1 패드 상태 검출 로직(230)의 입력 신호들 중 패드 신호(PADR)는 노드 바이어스 설정부(231)에 입력된다. 그리고 제1 레벨 쉬프터(LS1)(281)로부터의 1차 레벨 쉬프트된 데이터 신호(LS_DATA) 및 제2 레벨 쉬프터(LS2)(282)로부터의 1차 레벨 쉬프트된 인에이블 제어 신호(LS_EN)는, 각각 제1 인버터(234) 및 제2 인버터(235)에 입력된다. 제1 패드 상태 검출 로직(230)의 출력 단자(236)을 통해서는 제1 패드 상태 검출 신호(P1)가 출력된다.4 is a circuit diagram showing an example of the first pad state detection logic 230 of the high voltage output driver 200 of FIG. Referring to FIG. 4 together with FIG. 3, the first pad state detection logic 230 includes a node bias setting unit 231, a first switching unit 232 for outputting an intermediate voltage VDDM, And a first inverter 234 and a second inverter 235. The first inverter 234 and the second inverter 235 are connected in series. Among the input signals of the first pad state detection logic 230, the pad signal PADR is input to the node bias setting section 231. The first level shifted data signal LS_DATA from the first level shifter LS1 281 and the first level shifted enable control signal LS_EN from the second level shifter LS2 282, Are input to the first inverter 234 and the second inverter 235, respectively. The first pad state detection signal P1 is output through the output terminal 236 of the first pad state detection logic 230. [

노드 바이어스 설정부(231)는, 제1 N모스 트랜지스터(NM11), 및 제2 N모스 트랜지스터(NM12)로 구성될 수 있다. 제1 N모스 트랜지스터(NM11)의 게이트에는 중간전압(VDDM)이 인가된다. 제1 N모스 트랜지스터(NM11)의 드레인에는 패드 신호(PADR)가 입력된다. 제1 N모스 트랜지스터(NM11)의 소스는 C 노드(node_C)에 결합된다. 제2 N모스 트랜지스터(NM12)의 게이트는 제1 N모스 트랜지스터(NM11)의 드레인에 결합된다. 제2 N모스 트랜지스터(NM12)의 드레인에는 중간전압(VDDM)이 인가된다. 제2 N모스 트랜지스터(NM12)의 소스는 C 노드(node_C)에 결합된다.The node bias setting section 231 may be constituted by a first NMOS transistor NM11 and a second NMOS transistor NM12. The intermediate voltage VDDM is applied to the gate of the first NMOS transistor NM11. A pad signal PADR is input to the drain of the first NMOS transistor NM11. The source of the first NMOS transistor NM11 is coupled to the node C (node C). The gate of the second NMOS transistor NM12 is coupled to the drain of the first NMOS transistor NM11. The intermediate voltage VDDM is applied to the drain of the second NMOS transistor NM12. The source of the second NMOS transistor NM12 is coupled to the node C (node C).

패드 신호(PADR)는 그라운드 전압부터 고전압(VDDH)까지의 크기를 갖는다. 패드 신호(PADR)의 크기가 그라운드전압인 경우, 제1 N모스 트랜지스터(NM11)가 턴 온 되고, 제2 N모스 트랜지스터(NM12)는 턴오프 되므로 C 노드(node_C)에는 패드 신호(PADR)의 크기와 같은 전압이 걸린다. 패드 신호(PADR)의 크기가 고전압(VDDH)인 경우, 제1 N모스 트랜지스터(NM11)는 턴 오프 되고, 제2 N모스 트랜지스터(NM12)가 턴 온 되므로 C 노드(node_C)에는 중간전압(VDDM)이 걸린다.The pad signal PADR has a magnitude ranging from a ground voltage to a high voltage VDDH. When the magnitude of the pad signal PADR is the ground voltage, the first NMOS transistor NM11 is turned on and the second NMOS transistor NM12 is turned off. It takes the same voltage as the size. When the magnitude of the pad signal PADR is the high voltage VDDH, the first NMOS transistor NM11 is turned off and the second NMOS transistor NM12 is turned on, so that the middle node VDDM ).

중간전압(VDDM) 공급을 위한 제1 스위칭부(232)는, 중간전압(VDDM)이 공급되는 단자와 출력 단자(236) 사이에서 직렬로 결합되는 제1 P모스 트랜지스터(PM11), 제2 P모스 트랜지스터(PM12), 및 제3 P모스 트랜지스터(PM13)로 구성될 수 있다. 제1 P모스 트랜지스터(PM11)의 게이트는 C 노드(node_C)에 결합된다. 제1 P모스 트랜지스터(PM11)의 소스는 중간전압(VDDM)이 공급되는 단자에 결합된다. 제1 P모스 트랜지스터(PM11)의 드레인은 제2 P모스 트랜지스터(PM12)의 소스에 결합된다. 제2 P모스 트랜지스터(PM12)의 게이트는 제1 인버터(234)의 출력 단자에 결합된다. 제2 P모스 트랜지스터(PM12)의 드레인은 제3 P모스 트랜지스터(PM13)의 소스에 결합된다. 제3 P모스 트랜지스터(PM13)의 게이트는 제2 인버터(235)의 출력 단자에 결합된다. 제3 P모스 트랜지스터(PM13)의 드레인은 출력 단자(236)에 결합된다.The first switching unit 232 for supplying the intermediate voltage VDDM includes a first PMOS transistor PM11 coupled in series between a terminal to which the intermediate voltage VDDM is supplied and an output terminal 236, A MOS transistor PM12, and a third PMOS transistor PM13. The gate of the first PMOS transistor PM11 is coupled to the node C (node C). The source of the first PMOS transistor PM11 is coupled to the terminal to which the intermediate voltage VDDM is supplied. The drain of the first PMOS transistor PM11 is coupled to the source of the second PMOS transistor PM12. The gate of the second PMOS transistor PM12 is coupled to the output terminal of the first inverter 234. The drain of the second PMOS transistor PM12 is coupled to the source of the third PMOS transistor PM13. The gate of the third PMOS transistor PM13 is coupled to the output terminal of the second inverter 235. [ The drain of the third PMOS transistor PM13 is coupled to the output terminal 236. [

제1 P모스 트랜지스터(PM11), 제2 P모스 트랜지스터(PM12), 및 제3 P모스 트랜지스터(PM13)가 모두 턴 온 되면, 출력 단자(236)를 통해 제1 패드 검출 신호(P1)로서 중간전압(VDDM)이 출력된다. 제1 패드 검출 신호(P1)로 중간전압(VDDM)이 출력되도록 하기 위해서는, C 노드(node_C)에서의 전압이 그라운드 전압이고, 또한 제1 인버터(234)의 출력 신호와 제2 인버터(235)의 출력 신호가 모두 그라운드 전압이 되어야 한다.When both the first PMOS transistor PM11, the second PMOS transistor PM12 and the third PMOS transistor PM13 are turned on, the first pad detection signal P1 is transmitted through the output terminal 236 to the middle The voltage VDDM is outputted. The voltage at the node C is the ground voltage and the output signal of the first inverter 234 and the output voltage of the second inverter 235 are the same, All of the output signals of the transistors Q1, Q2, Q3,

그라운드 전압 공급을 위한 제2 스위칭부(233)는, 그라운드와 출력 단자(236) 사이에서 병렬로 결합되는 제3 N모스 트랜지스터(NM13), 제4 N모스 트랜지스터(NM14), 및 제5 N모스 트랜지스터(NM15)로 구성될 수 있다. 제3 N모스 트랜지스터(NM13)의 게이트는 C 노드(node_C)에 결합된다. 제4 N모스 트랜지스터(NM14)의 게이트는 제1 인버터(234)의 출력 단자에 결합된다. 제5 N모스 트랜지스터(NM15)의 게이트는 제2 인버터(235)의 출력 단자에 결합된다. 제3 N모스 트랜지스터(NM13)의 드레인, 제4 N모스 트랜지스터(NM14)의 드레인, 및 제5 N모스 트랜지스터(NM15)의 드레인은 모두 출력 단자(236)에 결합된다. 제3 N모스 트랜지스터(NM13)의 소스, 제4 N모스 트랜지스터(NM14)의 소스, 및 제5 N모스 트랜지스터(NM15)의 소스는 모두 그라운드 전압에 결합된다. 제3 N모스 트랜지스터(NM13), 제4 N모스 트랜지스터(NM14), 및 제5 N모스 트랜지스터(NM15) 중 적어도 어느 하나가 턴 온 되면, 출력 단자(236)를 통해 제1 패드 검출 신호(P1)로서 그라운드 전압이 출력된다.The second switching unit 233 for supplying the ground voltage includes a third NMOS transistor NM13, a fourth NMOS transistor NM14, and a fifth NMOS transistor NM14, which are coupled in parallel between the ground and the output terminal 236, And a transistor NM15. The gate of the third NMOS transistor NM13 is coupled to the node C (node C). The gate of the fourth Nmos transistor NM14 is coupled to the output terminal of the first inverter 234. The gate of the fifth NMOS transistor NM15 is coupled to the output terminal of the second inverter 235. [ The drain of the third NMOS transistor NM13, the drain of the fourth NMOS transistor NM14, and the drain of the fifth NMOS transistor NM15 are both coupled to the output terminal 236. [ The source of the third Nmos transistor NM13, the source of the fourth NMOS transistor NM14, and the source of the fifth NMOS transistor NM15 are both coupled to the ground voltage. When at least one of the third NMOS transistor NM13, the fourth NMOS transistor NM14 and the fifth NMOS transistor NM15 is turned on, the first pad detection signal P1 The ground voltage is outputted.

제1 인버터(234)는, 제1 레벨 쉬프터(LS1)(281)로부터 입력되는 1차 레벨 쉬프트된 데이터 신호(LS_DATA)에 응답하여 출력 신호(LS_DATAB)를 발생시킨다. 1차 레벨 쉬프트된 데이터 신호(LS_DATA)가 하이 레벨 신호, 즉 중간전압(VDDM)인 경우 출력 신호(LS_DATAB)는 로우 레벨 신호, 즉 그라운드 전압이 된다. 반면에 1차 레벨 쉬프트된 데이터 신호(LS_DATA)가 로우 레벨 신호, 즉 그라운드 전압인 경우 출력신호(LS_DATAB)는 하이 레벨 신호, 즉 중간전압(VDDM)이 된다. 이 출력 신호(LS_DATAB)는 제2 P모스 트랜지스터(PM12)의 게이트 및 제4 N모스 트랜지스터(NM14)의 게이트에 인가된다. 따라서 제2 P모스 트랜지스터(PM12) 및 제4 N모스 트랜지스터(NM14)는 선택적으로 턴 온 된다.The first inverter 234 generates the output signal LS_DATAB in response to the first-level shifted data signal LS_DATA input from the first level shifter LS1 281. When the primary level shifted data signal LS_DATA is a high level signal, that is, when the intermediate voltage VDDM is applied, the output signal LS_DATAB becomes a low level signal, that is, a ground voltage. On the other hand, when the first level shifted data signal LS_DATA is a low level signal, that is, the ground voltage, the output signal LS_DATAB becomes a high level signal, that is, the intermediate voltage VDDM. This output signal LS_DATAB is applied to the gate of the second PMOS transistor PM12 and the gate of the fourth NMOS transistor NM14. Therefore, the second PMOS transistor PM12 and the fourth NMOS transistor NM14 are selectively turned on.

제2 인버터(235)는, 제2 레벨 쉬프터(LS2)(282)로부터 입력되는 1차 레벨 쉬프트된 인에이블 제어 신호(LS_EN)에 응답하여 출력 신호(LS_ENB)를 발생시킨다. 1차 레벨 쉬프트된 인에이블 제어 신호(LS_EN)가 하이 레벨 신호, 즉 중간전압(VDDM)인 경우 출력 신호(LS_ENB)는 로우 레벨 신호, 즉 그라운드 전압이 된다. 반면에 1차 레벨 쉬프트된 인에이블 제어 신호(LS_EN)가 로우 레벨 신호, 즉 그라운드 전압인 경우 출력 신호(LS_ENB)는 하이 레벨 신호, 즉 중간전압(VDDM)이 된다. 이 출력 신호(LS_ENB)는 제3 P모스 트랜지스터(PM13)의 게이트 및 제5 N모스 트랜지스터(NM15)의 게이트에 인가된다. 따라서 제3 P모스 트랜지스터(PM13) 및 제5 N모스 트랜지스터(NM15)는 선택적으로 턴 온 된다.The second inverter 235 generates the output signal LS_ENB in response to the first-level shifted enable control signal LS_EN input from the second level shifter (LS2) 282. When the first level-shifted enable control signal LS_EN is a high level signal, that is, when the intermediate level voltage VDDM is applied, the output signal LS_ENB becomes a low level signal, that is, a ground voltage. On the other hand, when the first level-shifted enable control signal LS_EN is a low level signal, that is, the ground voltage, the output signal LS_ENB becomes a high level signal, that is, the intermediate voltage VDDM. This output signal LS_ENB is applied to the gate of the third PMOS transistor PM13 and the gate of the fifth NMOS transistor NM15. Therefore, the third PMOS transistor PM13 and the fifth NMOS transistor NM15 are selectively turned on.

도 5는 도 3의 고전압 출력 드라이버(200)의 제1 드라이버 부스팅 제어 로직(250)의 일 예를 나타내 보인 회로도이다. 도 5을 도 3과 함께 참조하면, 제1 드라이버 부스팅 제어 로직(250)은, 제1 패드 상태 검출 신호(P1), 1차 레벨 쉬프트된 인에이블 제어 신호(LS_EN), 및 1차 레벨 쉬프트된 데이터 신호(LS_DATA)에 응답하여 제1 바이어스 제어 신호(P_bias)를 출력한다. 이를 위해 제1 드라이버 부스팅 제어 로직(250)은, 그라운드 전압 공급부(251)와, 제2 외부 바이어스 전압(Vbias2) 공급부(252)와, 중간전압(VDDM) 공급부(253)와, 그리고 인버터들(254-1, 254-2, 254-3)을 포함하여 구성될 수 있다.5 is a circuit diagram illustrating an example of a first driver boosting control logic 250 of the high voltage output driver 200 of FIG. Referring to FIG. 5 together with FIG. 3, the first driver boosting control logic 250 includes a first pad state detection signal P1, a first level shifted enable control signal LS_EN, And outputs the first bias control signal P_bias in response to the data signal LS_DATA. To this end, the first driver boosting control logic 250 includes a ground voltage supply 251, a second external bias voltage Vbias2 supply 252, an intermediate voltage VDDM supply 253, 254-1, 254-2, and 254-3.

그라운드 전압 공급부(251)는, 제1 P모스 트랜지스터(PM21), 제1 N모스 트랜지스터(NM21), 및 제2 N모스 트랜지스터(NM22)로 구성될 수 있다. 제1 P모스 트랜지스터(PM21) 및 제1 N모스 트랜지스터(NM21)는 D 노드(node_D)와 그라운드 사이에서 직렬로 결합되도록 배치된다. 제1 P모스 트랜지스터(PM21)의 게이트와 제1 N모스 트랜지스터(NM21)의 게이트는 제1 패드 상태 검출 신호(P1)가 입력되는 입력 단자(255)에 결합된다. 제1 P모스 트랜지스터(PM21)의 소스 및 드레인은, 각각 D 노드(node_D) 및 제1 드라이버 부스팅 제어 로직(250)의 출력 단자(256)에 결합된다. 제1 N모스 트랜지스터(NM21)의 드레인 및 소스는, 각각 출력 단자(256) 및 그라운드 전압에 결합된다. 제2 N모스 트랜지스터(NM22)는 D 노드(node_D)와 출력 단자(256) 사이에서 제1 P모스 트랜지스터(PM21)와 병렬로 결합되도록 배치된다. 제2 N모스 트랜지스터(NM22)의 게이트는 제1 인버터(254-1)의 출력단자에 결합된다. 제2 N모스 트랜지스터(NM22)의 드레인 및 소스는, 각각 D 노드(node_D) 및 출력 단자(256)에 결합된다. 제1 인버터(254-1)의 입력 단자는 패드 상태 검출 신호(P1)가 입력되는 입력 단자(255)에 결합된다. 제1 인버터(254-1)는, 입력되는 패드 상태 검출 신호(P1)에 응답하여 중간전압(VDDM) 또는 그라운드 전압을 출력한다.The ground voltage supply unit 251 may be composed of a first PMOS transistor PM21, a first NMOS transistor NM21, and a second NMOS transistor NM22. The first PMOS transistor PM21 and the first NMOS transistor NM21 are arranged to be coupled in series between the D node node_D and the ground. The gate of the first PMOS transistor PM21 and the gate of the first NMOS transistor NM21 are coupled to the input terminal 255 to which the first pad state detection signal P1 is input. The source and the drain of the first PMOS transistor PM21 are coupled to the output node 256 of the D node (node_D) and the first driver boosting control logic 250, respectively. The drain and the source of the first NMOS transistor NM21 are coupled to the output terminal 256 and the ground voltage, respectively. The second NMOS transistor NM22 is arranged to be coupled in parallel with the first PMOS transistor PM21 between the D node (node_D) and the output terminal 256. [ The gate of the second NMOS transistor NM22 is coupled to the output terminal of the first inverter 254-1. The drain and the source of the second NMOS transistor NM22 are coupled to the D node (node_D) and the output terminal 256, respectively. The input terminal of the first inverter 254-1 is coupled to the input terminal 255 to which the pad state detection signal P1 is inputted. The first inverter 254-1 outputs the intermediate voltage VDDM or the ground voltage in response to the pad state detection signal P1 to be input.

제2 외부 바이어스 전압(Vbias2) 공급부(252)는, 제2 외부 바이어스 전압(Vbias2)이 공급되는 단자와 D 노드(node_D) 사이에서 직렬로 결합되도록 배치되는 제2 P모스 트랜지스터(PM22) 및 제3 P모스 트랜지스터(PM23)와, 역시 제2 외부 바이어스 전압(Vbias2)이 공급되는 단자와 D 노드(node_D) 사이에서 직렬로 결합되도록 배치되는 제3 N모스 트랜지스터(NM23) 및 제4 N모스 트랜지스터(NM24)로 구성될 수 있다. 제2 P모스 트랜지스터(PM22) 및 제3 P모스 트랜지스터(PM23)와 제3 N모스 트랜지스터(NM23) 및 제4 N모스 트랜지스터(NM24)는, 제2 외부 바이어스 전압(Vbias2)이 공급되는 단자와 제1 노드(node_D) 사이에서 병렬로 결합되도록 배치된다. 제2 P모스 트랜지스터(PM22)의 소스와 제3 N모스 트랜지스터(NM23)의 드레인에는 제2 외부 바이어스 전압(Vbias2)이 인가된다. 제2 외부 바이어스 전압(Vbias2)은 외부에서 인가되는 전압으로서, 그 크기는 인위적으로 조절 가능하다. 일 예에서 제2 외부 바이어스 전압(Vbias2)의 크기는 제1 외부 바이어스 전압(Vbias1)의 크기와 동일할 수 있다. 제3 P모스 트랜지스터(PM23)의 드레인 및 제4 N모스 트랜지스터(NM24)의 소스는 제1 노드(node_D)에 결합된다. 제2 P모스 트랜지스터(PM22)의 드레인은 제3 P모스 트랜지스터(PM23)의 소스에 결합된다. 제3 N모스 트랜지스터(NM23)의 소스는 제4 N모스 트랜지스터(NM24)의 드레인에 결합된다.The second external bias voltage Vbias2 supply unit 252 includes a second PMOS transistor PM22 arranged to be coupled in series between a terminal to which the second external bias voltage Vbias2 is supplied and a D node node_D, A third PMOS transistor PM23 and a third NMOS transistor NM23 arranged to be coupled in series between a terminal to which a second external bias voltage Vbias2 is supplied and a D node node_D, (NM24). The second PMOS transistor PM22 and the third PMOS transistor PM23 and the third NMOS transistor NM23 and the fourth NMOS transistor NM24 are connected to a terminal to which the second external bias voltage Vbias2 is supplied And are arranged to be coupled in parallel between the first nodes (node_D). A second external bias voltage Vbias2 is applied to the source of the second PMOS transistor PM22 and the drain of the third Nmos transistor NM23. The second external bias voltage Vbias2 is an externally applied voltage whose magnitude is artificially adjustable. In one example, the magnitude of the second external bias voltage Vbias2 may be equal to the magnitude of the first external bias voltage Vbias1. The drain of the third PMOS transistor PM23 and the source of the fourth NMOS transistor NM24 are coupled to the first node (node_D). The drain of the second PMOS transistor PM22 is coupled to the source of the third PMOS transistor PM23. The source of the third Nmos transistor NM23 is coupled to the drain of the fourth Nmos transistor NM24.

제2 P모스 트랜지스터(PM22)의 게이트는 제2 인버터(254-2)의 출력 단자에 결합된다. 제2 인버터(254-2)의 입력 단자에는 1차 레벨 쉬프트된 인에이블 제어 신호(LS_EN)가 입력된다. 제2 인버터(254-2)는 1차 레벨 쉬프트된 인에이블 제어 신호(LS_EN)에 응답하여 출력 신호(LS_ENB)로서 중간전압(VDDM) 또는 그라운드 전압을 출력한다. 제3 P모스 트랜지스터(PM23)의 게이트는 제3 인버터(254-3)의 출력 단자에 결합된다. 제3 인버터(254-3)의 입력 단자에는 1차 레벨 쉬프트된 데이터 신호(LS_DATA)가 입력된다. 제3 인버터(254-3)는 1차 레벨 쉬프트된 데이터 신호(LS_DATA)에 응답하여 출력 신호(LS_DATAB)로서 중간전압(VDDM) 또는 그라운드 전압을 출력한다. 제3 N모스 트랜지스터(NM23)의 게이트에는 1차 레벨 쉬프트된 인에이블 제어 신호(LS_EN)가 인가된다. 제4 N모스 트랜지스터(NM24)의 게이트에는 1차 레벨 쉬프트된 데이터 신호(LS_DATA)가 인가된다.The gate of the second PMOS transistor PM22 is coupled to the output terminal of the second inverter 254-2. The first-level shifted enable control signal LS_EN is input to the input terminal of the second inverter 254-2. The second inverter 254-2 outputs the intermediate voltage VDDM or the ground voltage as the output signal LS_ENB in response to the first level-shifted enable control signal LS_EN. The gate of the third PMOS transistor PM23 is coupled to the output terminal of the third inverter 254-3. The input terminal of the third inverter 254-3 receives the data signal LS_DATA shifted to the first level. The third inverter 254-3 outputs the intermediate voltage VDDM or the ground voltage as the output signal LS_DATAB in response to the first-level shifted data signal LS_DATA. The first level-shifted enable control signal LS_EN is applied to the gate of the third NMOS transistor NM23. The data of the first level shifted data signal LS_DATA is applied to the gate of the fourth Nmos transistor NM24.

중간전압(VDDM) 공급부(253)는, 제4 P모스 트랜지스터(PM24)와 노아(NOR) 로직 게이트(257)로 구성될 수 있다. 제4 P모스 트랜지스터(PM24)의 소스 및 드레인은, 각각 중간전압(VDDM)이 공급되는 단자와 출력 단자(256)에 결합된다. 제4 P모스 트랜지스터(PM24)의 게이트는 노아(NOR) 로직 게이트(257)의 출력 단자에 결합된다. 노아(NOR) 로직 게이트(257)의 입력단자에는 제2 인버터(254-2)의 출력 신호(LS_ENB)와 제3 인버터(254-3)의 출력 신호(LS_DATAB)가 입력된다. 노아(NOR) 로직 게이트(257)는, 제2 인버터(2542)의 출력 신호(LS_ENB)와 제3 인버터(2543)의 출력 신호(LS_DATAB)가 모두 로우 레벨인 경우에만 중간전압(VDDM)을 출력하고, 나머지 경우에는 그라운드 전압을 출력한다.The intermediate voltage VDDM supply 253 may be composed of a fourth PMOS transistor PM24 and a NOR logic gate 257. [ The source and the drain of the fourth PMOS transistor PM24 are coupled to the terminal to which the intermediate voltage VDDM is supplied and the output terminal 256, respectively. The gate of the fourth PMOS transistor PM24 is coupled to the output terminal of the NOR logic gate 257. [ The output signal LS_ENB of the second inverter 254-2 and the output signal LS_DATAB of the third inverter 254-3 are input to the input terminal of the NOR logic gate 257. The NOR logic gate 257 outputs the intermediate voltage VDDM only when the output signal LS_ENB of the second inverter 2542 and the output signal LS_DATAB of the third inverter 2543 are both low level And outputs the ground voltage in the other case.

도 6은 도 4의 제1 패드 검출 회로(230) 및 도 5의 제1 드라이버 부스팅 제어 로직(250)의 동작을 설명하기 위해 나타내 보인 타이밍도이다. 본 예에서 저전압(VDDL), 중간전압(VDDM), 및 고전압(VDDH)이 각각 0.9V, 1.8V, 및 3.3V인 경우를 예로 들기로 한다. 도 6을 도 3 내지 도 5와와 함께 참조하면, 데이터 신호(DATA)가 로우 레벨 신호, 즉 0V인 경우, 제1 레벨 쉬프터(LS1)(281)로부터의 1차 레벨 쉬프트된 데이터 신호(LS_DATA)는 그라운드 전압인 0V가 된다. 따라서 제1 패드 상태 검출 회로(230)의 제1 인버터(234) 및 제1 드라이버 부스팅 제어 로직(250)의 제3 인버터(254-3)의 출력 신호(LS_DATAB)는 중간전압(VDDM)인 1.8V가 된다. 한편 고전압 출력 드라이버(200)의 동작을 위해 인에이블 제어 신호(EN)로 하이 레벨 신호가 입력되며, 따라서 제2 레벨 쉬프터(LS2)(282)로부터의 1차 레벨 쉬프트된 인에이블 제어 신호(LS_EN)는 중간전압(VDDM)인 1.8V가 된다. 따라서 제1 패드 상태 검출 회로(230)의 제2 인버터(235) 및 제1 드라이버 부스팅 제어 로직(250)의 제2 인버터(254-2)의 출력 신호(LS_ENB)는 그라운드 전압인 0V가 된다.FIG. 6 is a timing diagram illustrating the operation of the first pad detection circuit 230 of FIG. 4 and the first driver boosting control logic 250 of FIG. In this example, the case where the low voltage (VDDL), the intermediate voltage (VDDM), and the high voltage (VDDH) are 0.9 V, 1.8 V, and 3.3 V, respectively, will be exemplified. Referring to FIG. 6 together with FIGS. 3 to 5, when the data signal DATA is a low level signal, that is, 0V, the first level shifted data signal LS_DATA from the first level shifter LS1 281, Becomes 0V which is the ground voltage. The output signal LS_DATAB of the first inverter 234 of the first pad state detection circuit 230 and the third inverter 254-3 of the first driver boosting control logic 250 is set to 1.8 V. The high level signal is input to the enable control signal EN for the operation of the high voltage output driver 200 and therefore the first level shifted enable control signal LS_EN from the second level shifter LS2 282 Becomes 1.8V which is the intermediate voltage (VDDM). The output signal LS_ENB of the second inverter 235 of the first pad state detection circuit 230 and the second inverter 254-2 of the first driver boosting control logic 250 becomes 0V which is the ground voltage.

데이터 신호(DATA)가 로우 레벨 신호이므로, 패드(205)에는 그라운드 전압인 0V가 인가되는 상태가 되고, 따라서 패드 신호(PADR)는 0V가 된다. 패드 신호(PADR)가 0V가 됨에 따라, 도 4의 제1 패드 상태 검출 회로(230)의 C 노드(node_C)에서의 전압은 0V가 된다. 따라서 제1 패드 상태 검출 회로(230)의 중간전압(VDDM) 공급을 위한 제1 스위칭부(232)의 제1 P모스 트랜지스터(PM11)는 턴 온 되는 반면, 그라운드전압 공급을 위한 제2 스위칭부(233)의 제3 N모스 트랜지스터(NM13)는 턴 오프 된다. 제1 패드 상태 검출 회로(230)의 제2 인버터(234)의 출력 신호(LS_DATAB)가 중간전압(VDDM)인 1.8V이므로, 중간전압(VDDM) 공급을 위한 제1 스위칭부(232)의 제2 P모스 트랜지스터(PM12)는 턴 오프 되는 반면, 그라운드 전압 공급을 위한 제2 스위칭부(233)의 제4 N모스 트랜지스터(NM14)는 턴 온 된다. 제1 패드 상태 검출 회로(230)의 제3 인버터(235)의 출력 신호(LS_ENB)가 0V이므로, 중간전압(VDDM) 공급을 위한 제1 스위칭부(232)의 제3 P모스 트랜지스터(PM13)는 턴 온 되는 반면, 그라운드 전압 공급을 위한 제2 스위칭부(233)의 제5 N모스 트랜지스터(NM15)는 턴 오프 된다. 이와 같이, 중간전압(VDDM) 공급을 위한 제1 스위칭부(232)의 제2 P모스 트랜지스터(PM12)가 턴 오프 되고, 그라운드 전압 공급을 위한 제2 스위칭부(233)의 제4 N모스 트랜지스터(NM14)가 턴 온 됨에 따라, 제1 패드 상태 검출 신호(P1)로 그라운드전압인 0V가 출력된다.Since the data signal DATA is a low level signal, a ground voltage of 0V is applied to the pad 205, so that the pad signal PADR becomes 0V. As the pad signal PADR becomes 0V, the voltage at the node C of the first pad state detection circuit 230 in Fig. 4 becomes 0V. Therefore, the first PMOS transistor PM11 of the first switching unit 232 for supplying the intermediate voltage VDDM of the first pad state detection circuit 230 is turned on, while the second PMOS transistor PM11 of the first switching unit 232 is turned on, The third NMOS transistor NM13 of the second transistor 233 is turned off. Since the output signal LS_DATAB of the second inverter 234 of the first pad state detection circuit 230 is 1.8 V which is the intermediate voltage VDDM, the output of the first switching unit 232 for supplying the intermediate voltage VDDM The second PMOS transistor PM12 is turned off while the fourth NMOS transistor NM14 of the second switching unit 233 for supplying the ground voltage is turned on. Since the output signal LS_ENB of the third inverter 235 of the first pad state detection circuit 230 is 0 V, the third PMOS transistor PM13 of the first switching unit 232 for supplying the intermediate voltage VDDM is turned off, The fifth NMOS transistor NM15 of the second switching unit 233 for supplying the ground voltage is turned off. In this manner, the second PMOS transistor PM12 of the first switching unit 232 for supplying the intermediate voltage VDDM is turned off, and the fourth N-MOS transistor PM12 of the second switching unit 233 for supplying the ground voltage As the NMOS transistor NM14 is turned on, the ground voltage of 0V is output to the first pad state detection signal P1.

제1 패드 상태 검출 신호(P1)가 0V면, 도 5의 제1 드라이버 부스팅 제어 회로(250)의 제1 인버터(254-1)는 중간전압(VDDM)인 1.8V를 출력시킨다. 그라운드 전압 공급부(251)의 제1 P모스 트랜지스터(PM21) 및 제1 N모스 트랜지스터(NM21)는 각각 턴 온 및 턴 오프 된다. 따라서 출력 단자(256)는 D 노드(node_D)에 결합된다. 그러나 제2 외부 바이어스 전압(Vbias2) 공급부(252)의 제3 P모스 트랜지스터(PM23)의 게이트 및 제4 N모스 트랜지스터(NM24)의 게이트에 각각 중간전압(VDDM)인 1.8V 및 그라운드전압인 0V가 인가됨에 따라 제3 P모스 트랜지스터(PM23) 및 제4 N모스 트랜지스터(NM24) 모두 턴 오프 된다.When the first pad state detection signal P1 is 0V, the first inverter 254-1 of the first driver boosting control circuit 250 of Fig. 5 outputs 1.8V which is the intermediate voltage VDDM. The first PMOS transistor PM21 and the first NMOS transistor NM21 of the ground voltage supply unit 251 are turned on and off, respectively. Thus, the output terminal 256 is coupled to the D node (node_D). However, the intermediate voltage (VDDM) of 1.8 V and the ground voltage of 0 V, which are the intermediate voltage (VDDM), are applied to the gate of the third PMOS transistor PM23 and the gate of the fourth NMOS transistor NM24 of the second external bias voltage Vbias2 supply unit 252, The third PMOS transistor PM23 and the fourth NMOS transistor NM24 are turned off.

한편 중간전압(VDDM) 공급부(253)의 노아(NOR) 로직 게이트(253)의 입력단자들로 제1 드라이버 부스팅 제어 회로(250)의 제2 인버터(254-2) 출력 신호(LS_ENB) 및 제3 인버터(254-3) 출력 신호(LS_DATAB)로서 각각 그라운드 전압인 0V와 중간전압(VDDM)인 1.8V가 입력된다. 이에 따라 노아(NOR) 로직 게이트(257)의 출력단자로 그라운드전압인 0V가 출력된다. 이 0V는 제4 P모스 트랜지스터(PM24)의 게이트에 인가되어 제4 P모스 트랜지스터(PM24)를 턴 온 시킨다. 따라서 제1 드라이버 부스팅 제어 회로(250)의 출력 단자(256)를 통해 중간전압(VDDM)인 1.8V가 제1 바이어스 제어 신호(P_bias)로 출력된다.The output signal LS_ENB of the second inverter 254-2 of the first driver boosting control circuit 250 is input to the input terminals of the NOR logic gate 253 of the intermediate voltage VDDM supply unit 253, 0V which is the ground voltage and 1.8V which is the intermediate voltage (VDDM) are inputted as the three inverter 254-3 output signal LS_DATAB. As a result, a ground voltage of 0V is output to the output terminal of the NOR logic gate 257. This 0V is applied to the gate of the fourth PMOS transistor PM24 to turn on the fourth PMOS transistor PM24. Therefore, the intermediate voltage VDDM of 1.8 V is output as the first bias control signal P_bias through the output terminal 256 of the first driver boosting control circuit 250.

이와 같이, 인에이블 제어 신호(EN)가 하이 레벨 신호이고, 데이터 신호(DATA) 및 패드(205) 전압이 각각 로우 레벨 신호 및 그라운드 전압으로 유지되는 동안, 풀-업 드라이버(210)의 제1 P모스 트랜지스터(PM1)의 게이트에는 고전압(VDDH)인 3.3V의 제1 게이트 제어 신호(PG)가 인가되고, 제2 P모스 틀랜지스터(PM2)의 게이트에는 중간전압(VDDM)인 1.8V의 제1 바이어스 제어 신호(P_bias)가 인가된다. 따라서 데이터 신호(DATA)가 로우 레벨 신호를 유지하는 동안 풀-업 드라이버(210)는 비활성화된다.Thus, while the enable control signal EN is a high level signal and the voltage of the data signal DATA and the voltage of the pad 205 are respectively maintained at the low level signal and the ground voltage, A first gate control signal PG of 3.3V which is a high voltage VDDH is applied to the gate of the PMOS transistor PM1 and a gate voltage of 1.8V which is the intermediate voltage VDDM is applied to the gate of the second PMOS transistor PM2. The first bias control signal P_bias is applied. Therefore, the pull-up driver 210 is inactivated while the data signal DATA maintains the low level signal.

데이터 신호(DATA)가 로우 레벨 신호에서 하이 레벨 신호로 전환되면,제1 레벨 쉬프터(LS1)(281)로부터의 1차 레벨 쉬프트된 데이터 신호(LS_DATA)는 중간전압(VDDM)인 1.8V가 된다. 따라서 제1 패드 상태 검출 회로(230)의 제1 인버터(234) 및 제1 드라이버 부스팅 제어 로직(250)의 제3 인버터(254-3)의 출력신호(LS_DATAB)는 그라운드 전압인 0V가 된다. 이에 따라 제1 패드 상태 검출 회로(230)의 중간전압(VDDM) 공급을 위한 제1 스위칭부(232)의 제2 P모스 트랜지스터(PM12)는 턴 온 되고, 그라운드 전압 공급을 위한 제2 스위칭부(233)의 제4 N모스 트랜지스터(NM14)는 턴 오프 된다. 제1 드라이버 부스팅 제어 로직(250)의 제2 외부 바이어스 전압(Vbias2) 공급부(252)의 제3 P모스 트랜지스터(PM23) 및 제4 N모스 트랜지스터(NM24)는 모두 턴 온 되고, 중간전압(VDDM) 공급부(253)의 노아(NOR) 게이트(257)의 제2 입력 단자에는 그라운드 전압인 0V가 입력된다.When the data signal DATA is switched from the low level signal to the high level signal, the first level shifted data signal LS_DATA from the first level shifter LS1 281 becomes 1.8V which is the intermediate voltage VDDM . The output signal LS_DATAB of the first inverter 234 of the first pad state detection circuit 230 and the third inverter 254-3 of the first driver boosting control logic 250 becomes 0V which is the ground voltage. Accordingly, the second PMOS transistor PM12 of the first switching unit 232 for supplying the intermediate voltage VDDM of the first pad state detection circuit 230 is turned on, and the second switching unit 232 for supplying the ground voltage The fourth N-MOS transistor NM14 of the NMOS transistor 233 is turned off. The third PMOS transistor PM23 and the fourth NMOS transistor NM24 of the second external bias voltage supply unit 252 of the first driver boosting control logic 250 are both turned on and the intermediate voltage VDDM ) 0V, which is the ground voltage, is input to the second input terminal of the NOR gate 257 of the supply unit 253.

고전압 출력 드라이버(200)의 동작을 위해 인에이블 제어 신호(EN)는 하이 레벨 신호가 유지되며, 따라서 제2 레벨 쉬프터(LS2)(282)로부터의 1차 레벨 쉬프트된 인에이블 제어 신호(LS_EN)는 중간전압(VDDM)인 1.8V를 유지한다. 따라서 제1 패드 상태 검출 회로(230)의 제2 인버터(235) 및 제1 드라이버 부스팅 제어 로직(250)의 제2 인버터(254-2)의 출력 신호(LS_ENB)도 그라운드 전압인 0V를 유지한다. 이에 따라 제1 패드 상태 검출 회로(230)의 중간전압(VDDM) 공급을 위한 제1 스위칭부(232)의 제3 P모스 트랜지스터(PM13)는 턴 온 되고, 그라운드 전압 공급을 위한 제2 스위칭부(233)의 제5 N모스 트랜지스터(NM15)는 턴 오프 된다. 제1 드라이버 부스팅 제어 로직(250)의 제2 외부 바이어스 전압(Vbias2) 공급부(252)의 제2 P모스 트랜지스터(PM22) 및 제3 N모스 트랜지스터(NM23)는 모두 턴 온 되고, 중간전압(VDDM) 공급부(253)의 노아(NOR) 게이트(257)의 제1 입력 단자에는 그라운드 전압인 0V가 입력된다.The enable control signal EN for operation of the high voltage output driver 200 is maintained at a high level signal and therefore the first level shifted enable control signal LS_EN from the second level shifter (LS2) Maintains the intermediate voltage (VDDM) of 1.8V. The output signal LS_ENB of the second inverter 235 of the first pad state detection circuit 230 and the second inverter 254-2 of the first driver boosting control logic 250 also maintains 0V which is the ground voltage . The third pMOS transistor PM13 of the first switching unit 232 for supplying the intermediate voltage VDDM of the first pad state detection circuit 230 is turned on and the second switching unit 232 for supplying the ground voltage is turned on, The fifth NMOS transistor NM15 of the second NMOS transistor 233 is turned off. The second PMOS transistor PM22 and the third NMOS transistor NM23 of the second external bias voltage supply unit 252 of the first driver boosting control logic 250 are both turned on and the intermediate voltage VDDM ) 0V, which is the ground voltage, is input to the first input terminal of the NOR gate 257 of the supply unit 253.

한편 데이터 신호(DATA)가 로우 레벨 신호에서 하이 레벨 신호로 전환됨에 따라, 패드 신호(PADR)는 그라운드 전압인 0V에서 고전압(VDDH)인 3.3V로 트리거링된다. 이 트리거링 시간 동안, 데이터 신호(DATA)가 하이 레벨 신호를 유지하는 반면, 패드 신호(PADR)는 0V에서 3,3V에 이르기까지 점점 증가한다. 패드 신호(PADR)가 0V로부터 중간전압(VDDM)인 1.8V사이의 크기를 갖는 동안, 도 4의 제1 패드 상태 검출 회로(230)의 C 노드(node_C) 전압도 0V로부터 1.8V 사이의 크기를 갖는다. 이 동안 중간전압(VDDM) 공급을 위한 제2 스위칭부(233)의 제1 P모스 트랜지스터(PM11)는 턴 온 상태를 유지하고, 그라운드 전압 공급을 위한 제2 스위칭부(233)의 제3 N모스 트랜지스터(NM13)는 턴 오프 상태를 유지한다. 제1 패드 상태 검출 회로(230)의 중간전압(VDDM) 공급을 위한 제1 스위칭부(232)의 제1 P모스 트랜지스터(PM11), 제2 P모스 트랜지스터(PM12), 및 제3 P모스 트랜지스터(PM13)가 모두 턴 온 되는 반면, 그라운드 전압 공급을 위한 제2 스위칭부(233)의 제3 N모스 트랜지스터(NM13), 제4 N모스 트랜지스터(NM14), 및 제5 N모스 트랜지스터(NM15)가 모두 턴 오프 되므로, 제1 패드 상태 검출 회로(230)의 출력신호인 제1 패드 상태 검출 신호(P1)로서 중간전압(VDDM)인 1.8V가 출력된다.On the other hand, as the data signal DATA is switched from the low level signal to the high level signal, the pad signal PADR is triggered at 3.3V, which is the high voltage VDDH at 0V, which is the ground voltage. During this triggering time, the data signal DATA maintains a high level signal while the pad signal PADR gradually increases from 0V to 3,3V. The C node (node_C) voltage of the first pad state detection circuit 230 in Fig. 4 also has a magnitude between 0V and 1.8V while the pad signal PADR has a magnitude between 0V and 1.8V which is the intermediate voltage (VDDM) . During this time, the first PMOS transistor PM11 of the second switching unit 233 for supplying the intermediate voltage VDDM maintains the turn-on state and the third N (N) of the second switching unit 233 for supplying the ground voltage The MOS transistor NM13 maintains the turn-off state. The first pMOS transistor PM11, the second pMOS transistor PM12 and the third pMOS transistor PM12 of the first switching unit 232 for supplying the intermediate voltage VDDM of the first pad state detection circuit 230, The fourth NMOS transistor NM14 and the fifth NMOS transistor NM15 of the second switching unit 233 for supplying the ground voltage are turned on while the first NMOS transistor NM13 is turned on while the third NMOS transistor NM13, The intermediate voltage VDDM of 1.8 V is output as the first pad state detection signal P1, which is the output signal of the first pad state detection circuit 230.

제1 패드 상태 검출 신호(P1)가 중간전압(VDDM)인 1.8V로 전환되면, 도 5의 제1 드라이버 부스팅 제어 회로(250)의 제1 인버터(254-1)는 그라운드 전압인 0V를 출력시켜서 그라운드전압 공급부(251)의 제2 N모스 트랜지스터(NM22)를 턴 오프 시킨다. 그리고 제1 패드 상태 검출 신호(P1)를 게이트에 직접 인가받는 제1 P모스 트랜지스터(PM21) 및 제1 N모스 트랜지스터(NM21)가 각각 턴 오프 및 턴 온 된다. 따라서 제1 드라이버 부스팅 제어 회로(250)의 출력단자(256)를 통해 제1 바이어스 제어 신호(P_bias)로 그라운드 전압인 0V가 출력된다.The first inverter 254-1 of the first driver boosting control circuit 250 of FIG. 5 outputs 0V, which is the ground voltage, when the first pad state detection signal P1 is switched to the intermediate voltage VDDM of 1.8V And turns off the second NMOS transistor NM22 of the ground voltage supply unit 251. The first PMOS transistor PM21 and the first NMOS transistor NM21, which are directly applied with the first pad state detection signal P1, are turned off and turned on, respectively. Therefore, the ground voltage of 0V is output through the output terminal 256 of the first driver boosting control circuit 250 to the first bias control signal P_bias.

한편, 중간전압(VDDM) 공급부(253)의 노아(NOR) 로직 게이트(253)의 제1 입력 단자 및 제2 입력 단자로 제1 드라이버 부스팅 제어 회로(250)의 제2 인버터(254-2) 출력신호(LS_ENB) 및 제3 인버터(254-3) 출력신호(LS_DATAB)로서 모두 그라운드 전압인 0V가 입력되므로, 노아(NOR) 로직 게이트(257)의 출력 단자로 중간전압(VDDM)인 1.8V가 출력된다. 이 1.8V는 제4 P모스 트랜지스터(PM24)의 게이트에 인가되어 제4 P모스 트랜지스터(PM24)를 턴 오프 시킨다. 이 상태는 데이터 신호(DATA)가 하이 레벨 신호를 유지하는 동안 유지된다.The second inverter 254-2 of the first driver boosting control circuit 250 is connected to the first input terminal and the second input terminal of the NOR logic gate 253 of the intermediate voltage VDDM supply unit 253, The ground voltage of 0 V is input as the output signal LS_ENB and the output signal LS_DATAB of the third inverter 254-3 are input to the output terminal of the NOR logic gate 257, Is output. This 1.8 V is applied to the gate of the fourth PMOS transistor PM24 to turn off the fourth PMOS transistor PM24. This state is maintained while the data signal DATA holds the high level signal.

패드 신호(PADR)가 중간전압(VDDM)인 1.8V와 고전압(VDDH)인 3.3V 사이의 크기를 갖는 동안, 도 4의 제1 패드 상태 검출 회로(230)의 노드 바이어스 설정부(231)의 제1 N모스 트랜지스터(NM11) 및 제2 N모스 트랜지스터(NM12)가 각각 턴 오프 및 턴 온 되고, 그 결과 C 노드(node_C) 전압은 중간전압(VDDM)인 1.8V의 크기를 갖는다. 따라서 이 동안 중간전압(VDDM) 공급을 위한 제2 스위칭부(233)의 제1 P모스 트랜지스터(PM11)는 턴 오프 상태를 유지하고, 그라운드 전압 공급을 위한 제2 스위칭부(233의 제3 N모스 트랜지스터(NM13)는 턴 온 상태를 유지한다. 제1 패드 상태 검출 회로(230)의 출력신호인 제1 패드 상태 검출 신호(P1)는 다시 그라운드 전압인 0V로 전환된다.While the pad signal PADR has a magnitude between 1.8V which is the intermediate voltage VDDM and 3.3V which is the high voltage VDDH, the node bias setting section 231 of the first pad state detection circuit 230 of FIG. The first NMOS transistor NM11 and the second NMOS transistor NM12 are turned off and turned on, respectively, so that the C node (node_C) voltage has a magnitude of 1.8V which is the intermediate voltage (VDDM). Accordingly, the first PMOS transistor PM11 of the second switching unit 233 for supplying the intermediate voltage VDDM maintains the turn-off state and the third PMOS transistor PM11 of the second switching unit 233 for supplying the ground voltage The first pad state detection signal P1, which is the output signal of the first pad state detection circuit 230, is again switched to 0V, which is the ground voltage.

제1 패드 상태 검출 신호(P1)가 다시 0V로 전환되면, 제1 드라이버 부스팅 제어 회로(250)의 그라운드전압 공급부(251)의 제1 P모스 트랜지스터(PM21) 및 제1 N모스 트랜지스터(NM21)는 각각 턴 온 상태 및 턴 오프 상태로 전환된다. 그리고 중간전압(VDDM) 공급부(253)의 제4 P모스 트랜지스터(PM24)는 턴 오프 상태를 유지한다. 이에 따라 제1 드라이버 부스팅 제어 회로(250)의 출력단자(256)는 D 노드(node_D)에 연결되어, 제1 바이어스 제어 신호(P_bias)는 D 노드(node_D) 전압으로 구성된다.The first PMOS transistor PM21 and the first NMOS transistor NM21 of the ground voltage supply unit 251 of the first driver boosting control circuit 250 are turned on when the first pad state detection signal P1 is again switched to 0 V. [ Are turned into the turn-on state and the turn-off state, respectively. And the fourth PMOS transistor PM24 of the intermediate voltage (VDDM) supply unit 253 maintains the turn-off state. Accordingly, the output terminal 256 of the first driver boosting control circuit 250 is connected to the D node (node_D), and the first bias control signal P_bias is composed of the D node (node_D) voltage.

제1 드라이버 부스팅 제어 회로(250)의 제2 외부 바이어스 전압(Vbias2) 공급부(252)로 입력되는 1차 레벨 쉬프트된 데이터 신호(LS_DATA) 및 1차 레벨 쉬프트된 인에이블 제어 신호(LS_EN)는 모두 중간전압(VDDM)인 1.8V로 구성되고, 제2 인버터(254-2)의 출력신호(LS_ENB) 및 제3 인버터(254-3)의 출력신호(LS_DATAB)는 모두 그라운드 전압인 0V로 구성된다. 따라서 제2 P모스 트랜지스터(PM22), 제3 P모스 트랜지스터(PM23), 제3 N모스 트랜지스터(NM23), 및 제4 N모스 트랜지스터(NM24)가 모두 턴 온 되어, D 노드(node_D)에는 제2 외부 바이어스 전압(Vbias2)이 인가된다. 이 제2 외부 바이어스 전압(Vbias2)은 출력 단자(256)를 통해 제1 바이어스 제어 신호(P_bais)로 출력된다. 이 상태는 패드신호(PADR)가 고전압(VDDH)인 3.3V를 유지하는 동안 지속된다.The first level shifted data signal LS_DATA and the first level shifted enable control signal LS_EN input to the second external bias voltage Vbias2 supply section 252 of the first driver boosting control circuit 250 are all And the output signal LS_ENB of the second inverter 254-2 and the output signal LS_DATAB of the third inverter 254-3 are all composed of 0V which is the ground voltage . Therefore, the second PMOS transistor PM22, the third PMOS transistor PM23, the third NMOS transistor NM23, and the fourth NMOS transistor NM24 are all turned on, and the D node node_D is turned on 2 external bias voltage Vbias2 is applied. The second external bias voltage Vbias2 is output through the output terminal 256 to the first bias control signal P_bais. This state lasts while the pad signal (PADR) maintains the high voltage (VDDH) of 3.3V.

이와 같이, 인에이블 제어 신호(EN)가 하이 레벨 신호이고, 데이터 신호(DATA)가 하이 레벨 신호로 전환되면, 풀-업 드라이버(210)가 활성화되어 패드 신호(PADR)는 그라운드 전압인 0V에서 고전압(VDDH)인 3.3V까지 트리거링되고, 그 이후에는 3.3V를 유지한다. 트리거링되는 동안과, 패드 신호(PADR)가 완전히 트리거링 되어 고전압(VDDH)인 3.3V를 유지하는 동안에는 풀-업 드라이버(210)의 제1 P모스 트랜지스터(PM1)의 게이트에 제1 게이트 제어 신호(PG)로 제1 외부 바이어스 전압(Vbias1)인 1.32V가 인가된다. 반면, 트리거링되는 동안 제2 P모스 트랜지스터(PM2)의 게이트에 인가되는 제1 바이어스 제어 신호(P_bias)는, 패드 신호(PADR)가 작은 크기를 갖는 동안 그라운드 전압인 0V가 부스팅되다가, 패드 신호(PADR)가 일정 크기, 예컨대 중간전압(VDDM)인 1.8V보다 커지면 제2 외부 바이어스(Vbias2)인 1.32V로 전환된다. 데이터 신호(DATA)가 하이 레벨 신호로 유지되는 동안 제2 P모스 트랜지스터(PM2)의 게이트로 제2 외부 바이어스(Vbias2)인 1.32V가 인가되는 상태는 유지된다.When the enable control signal EN is a high level signal and the data signal DATA is switched to a high level signal, the pull-up driver 210 is activated and the pad signal PADR is at a ground voltage of 0V It is triggered to 3.3V, which is the high voltage (VDDH), and then maintains 3.3V. During the triggering and while the pad signal PADR is fully triggered and maintains the high voltage VDDH of 3.3 V, the first gate control signal PM1 is applied to the gate of the first PMOS transistor PM1 of the pull-up driver 210 PG is applied with a first external bias voltage Vbias1 of 1.32V. On the other hand, the first bias control signal P_bias applied to the gate of the second PMOS transistor PM2 during the triggering is generated by boosting the ground voltage 0V while the pad signal PADR has a small magnitude, PADR is switched to a second external bias Vbias2 of 1.32V when it is larger than a predetermined value, for example, 1.8V which is the intermediate voltage VDDM. The state where the second external bias Vbias2 of 1.32 V is applied to the gate of the second PMOS transistor PM2 while the data signal DATA is held at the high level signal is maintained.

데이터 신호(DATA)가 하이 레벨 신호에서 다시 로우 레벨 신호로 전환되면, 제1 레벨 쉬프터(LS1)(281)로부터의 1차 레벨 쉬프트된 데이터 신호(LS_DATA)도 그라운드 전압인 0V로 전환된다. 따라서 제1 패드 상태 검출 회로(230)의 제1 인버터(234) 및 제1 드라이버 부스팅 제어 로직(250)의 제3 인버터(254-3)의 출력신호(LS_DATAB)는 중간전압(VDDM)인 1.8V가 된다. 이에 따라 제1 패드 상태 검출 회로(230)의 중간전압(VDDM) 공급을 위한 제1 스위칭부(232)의 제2 P모스 트랜지스터는 턴 오프 되고, 그라운드 전압 공급을 위한 제2 스위칭부(233)의 제4 N모스 트랜지스터(NM14)는 턴 온 된다. 제1 드라이버 부스팅 제어 로직(250)의 제2 외부 바이어스 전압(Vbias2) 공급부(252)의 제2 P모스 트랜지스터(PM22) 및 제3 N모스 트랜지스터(NM23)는 모두 턴 오프되고, 중간전압(VDDM) 공급부(253)의 노아(NOR) 게이트(267)의 제2 입력 단자에는 중간전압(VDDM)인 1.8V가 입력된다.When the data signal DATA is switched from the high level signal to the low level signal again, the first level shifted data signal LS_DATA from the first level shifter (LS1) 281 is also switched to 0V which is the ground voltage. The output signal LS_DATAB of the first inverter 234 of the first pad state detection circuit 230 and the third inverter 254-3 of the first driver boosting control logic 250 is set to 1.8 V. The second pMOS transistor of the first switching unit 232 for supplying the intermediate voltage VDDM of the first pad state detection circuit 230 is turned off and the second switching unit 233 for supplying the ground voltage is turned off, The fourth N-MOS transistor NM14 of the NMOS transistor MN14 is turned on. The second PMOS transistor PM22 and the third NMOS transistor NM23 of the second external bias voltage supply unit 252 of the first driver boosting control logic 250 are all turned off and the intermediate voltage VDDM ) 1.8V, which is the intermediate voltage (VDDM), is input to the second input terminal of the NOR gate 267 of the supply unit 253.

고전압 출력 드라이버(200)의 동작을 위해 인에이블 제어 신호(EN)는 하이 레벨 신호가 유지되며, 따라서 제2 레벨 쉬프터(LS2)(282)로부터의 1차 레벨 쉬프트된 인에이블 제어 신호(LS_EN)는 중간전압(VDDM)인 1.8V를 유지한다. 따라서 제1 패드 상태 검출 회로(230)의 제2 인버터(235) 및 제1 드라이버 부스팅 제어 로직(250)의 제2 인버터(254-2)의 출력 신호(LS_DATAB)도 그라운드 전압인 0V를 유지한다. 이에 따라 제1 패드 상태 검출 회로(230)의 중간전압(VDDM) 공급을 위한 제1 스위칭부(232)의 제3 P모스 트랜지스터(PM13)는 턴 온 상태를 유지하고, 그라운드 전압 공급을 위한 제2 스위칭부(233)의 제5 N모스 트랜지스터(NM15)는 턴 오프 상태를 유지한다. 제1 드라이버 부스팅 제어 로직(250)의 제2 외부 바이어스 전압(Vbias2) 공급부(252)의 제2 P모스 트랜지스터(PM22) 및 제3 N모스 트랜지스터(NM23)는 모두 턴 온 상태를 유지하고, 중간전압(VDDM) 공급부(253)의 노아(NOR) 게이트(257)의 제1 입력 단자에는 그라운드 전압인 0V가 입력된다.The enable control signal EN for operation of the high voltage output driver 200 is maintained at a high level signal and therefore the first level shifted enable control signal LS_EN from the second level shifter (LS2) Maintains the intermediate voltage (VDDM) of 1.8V. The output signal LS_DATAB of the second inverter 235 of the first pad state detection circuit 230 and the second inverter 254-2 of the first driver boosting control logic 250 also maintains a ground voltage of 0V . Accordingly, the third PMOS transistor PM13 of the first switching unit 232 for supplying the intermediate voltage VDDM of the first pad state detection circuit 230 maintains the turn-on state, The fifth NMOS transistor NM15 of the second switching unit 233 maintains the turn-off state. The second PMOS transistor PM22 and the third NMOS transistor NM23 of the second external bias voltage supply unit 252 of the first driver boosting control logic 250 maintain the turn-on state, A ground voltage of 0V is input to the first input terminal of the NOR gate 257 of the voltage VDDM supply unit 253.

한편 데이터 신호(DATA)가 하이 레벨 신호에서 로우 레벨 신호로 전환됨에 따라, 패드 신호(PADR)도 고전압(VDDH)인 3.3V에서 그라운드 전압인 0V로 트리거링된다. 이 트리거링 시간 동안, 데이터 신호(DATA)가 로우 레벨 신호를 유지하는 반면, 패드 신호(PADR)는 3.3V에서 0V에 이르기까지 점점 감소한다. 패드 신호(PADR)가 고전압(VDDH)인 3.3V에서 중간전압(VDDM)인 1.8V사이의 크기를 갖는 동안, 도 4의 제1 패드 상태 검출 회로(230)의 C 노드(node_C) 전압은 중간전압(VDDM)인 1.8V를 유지한다. 이 동안 중간전압(VDDM) 공급을 위한 제2 스위칭부(233)의 제1 P모스 트랜지스터(PM11)는 턴 오프 상태를 유지하고, 그라운드 전압 공급을 위한 제2 스위칭부(233)의 제3 N모스 트랜지스터(NM13)는 턴 온 상태를 유지한다. 제1 패드 상태 검출 회로(230)의 중간전압(VDDM) 공급을 위한 제1 스위칭부(232)의 제1 P모스 트랜지스터(PM11) 및 제2 P모스 트랜지스터(PM12)가 턴 오프 상태이고, 그라운드 전압 공급을 위한 제2 스위칭부(233)의 제3 N모스 트랜지스터(NM13) 및 제4 N모스 트랜지스터(NM14)가 턴 온 상태이므로, 제1 패드 상태 검출 신호(P1)는 그라운드 전압인 0V를 유지한다.On the other hand, as the data signal DATA is switched from the high level signal to the low level signal, the pad signal PADR is also triggered from 3.3V, which is the high voltage VDDH, to 0V, which is the ground voltage. During this triggering time, the data signal DATA maintains a low level signal, while the pad signal PADR gradually decreases from 3.3V to 0V. While the pad signal PADR has a magnitude between 3.3V, which is the high voltage VDDH, and 1.8V, which is the intermediate voltage VDDM, the C node_C voltage of the first pad state detection circuit 230 of FIG. And maintains the voltage (VDDM) of 1.8V. During this time, the first PMOS transistor PM11 of the second switching unit 233 for supplying the intermediate voltage VDDM maintains the turn-off state and the third N (N) of the second switching unit 233 for supplying the ground voltage The MOS transistor NM13 maintains the turn-on state. The first PMOS transistor PM11 and the second PMOS transistor PM12 of the first switching unit 232 for supplying the intermediate voltage VDDM of the first pad state detection circuit 230 are in the turned off state, Since the third NMOS transistor NM13 and the fourth NMOS transistor NM14 of the second switching unit 233 for supplying the voltage are turned on, the first pad state detection signal P1 is 0 V, which is the ground voltage .

제1 패드 상태 검출 신호(P1)가 0V를 유지하고, 1차 레벨 쉬프트된 데이터 신호(LS_DATA)가 그라운드 전압인 0V로 전환되며, 그리고 제1 드라이버 부스팅 제어 로직(250)의 제3 인버터(254-3)의 출력 신호(LS_DATAB)가 중간전압(VDDM)인 1.8V로 전환됨에 따라, 제1 드라이버 부스팅 제어 로직(250) 내에서 D 노드(node_D)로의 제2 외부 바이어스 전압(Vbias2)의 공급은 차단된다. 대신에 중간전압(VDDM) 공급부(253)의 노아(NOR) 로직 게이트(253)의 제1 입력 단자 및 제2 입력 단자로 그라운드 전압인 0V와 중간전압(VDDM)인 1.8V가 입력되어, 노아(NOR) 로직 게이트(257)의 출력 단자로 그라운드 전압인 0V가 출력된다. 이 출력 신호는 제4 P모스 트랜지스터(PM24)의 게이트에 인가되어 제4 P모스 트랜지스터(PM24)를 턴 온 시킨다. 따라서 제1 드라이버 부스팅 제어 회로(250)의 출력 단자(256)를 통해 중간전압(VDDM)인 1.8V가 제1 바이어스 제어 신호(P_bias)로 출력된다.The first pad state detection signal P1 is maintained at 0V and the first level shifted data signal LS_DATA is switched to the ground voltage 0V and the third inverter 254 of the first driver boosting control logic 250 The supply of the second external bias voltage Vbias2 to the node D (node_D) in the first driver boosting control logic 250, as the output signal LS_DATAB of the first driver < RTI ID = 0.0 >Lt; / RTI > A ground voltage of 0 V and a middle voltage (VDDM) of 1.8 V are input to the first input terminal and the second input terminal of the NOR logic gate 253 of the intermediate voltage (VDDM) supply unit 253, (NOR) logic gate 257 is output as a ground voltage of 0V. This output signal is applied to the gate of the fourth PMOS transistor PM24 to turn on the fourth PMOS transistor PM24. Therefore, the intermediate voltage VDDM of 1.8 V is output as the first bias control signal P_bias through the output terminal 256 of the first driver boosting control circuit 250.

패드 신호(PADR)가 중간전압(VDDM)인 1.8V와 그라운드 전압인 0V 사이의 크기를 갖는 동안, 도 4의 제1 패드 상태 검출 회로(230)의 노드 바이어스 설정부(231)의 제1 N모스 트랜지스터(NM11) 및 제2 N모스 트랜지스터(NM12)가 각각 턴 온 및 턴 오프 되고, 그 결과 C 노드(node_C) 전압은 패드 신호(PADR)와 실질적으로 동일한 크기를 갖는다. 따라서 이 동안 중간전압(VDDM) 공급을 위한 제2 스위칭부(233)의 제1 P모스 트랜지스터(PM11)는 턴 온 되고, 그라운드 전압 공급을 위한 제2 스위칭부(233)의 제3 N모스 트랜지스터(NM13)는 턴 오프 된다. 제1 P모스 트랜지스터(PM11) 및 제3 N모스 트랜지스터(NM13)가 각각 턴 온 및 턴 오프 되더라도, 제2 P모스 트랜지스터(PM12) 및 제4 N모스 트랜지스터(NM14)가 각각 턴 오프 및 턴 온 상태를 유지하므로, 제1 패드 상태 검출 신호(P1)는 그라운드 전압인 0V를 유지하고, 제1 바이어스 제어 신호(P_bias)도 중간전압(VDDM)인 1.8V를 유지한다.While the pad signal PADR has a magnitude between 1.8 V, which is the intermediate voltage VDDM, and 0 V, which is the ground voltage, the first N of the node bias setting section 231 of the first pad state detection circuit 230 of FIG. The MOS transistor NM11 and the second NMOS transistor NM12 are turned on and off, respectively, so that the C node_C voltage has substantially the same magnitude as the pad signal PADR. The first PMOS transistor PM11 of the second switching unit 233 for supplying the intermediate voltage VDDM is turned on and the third NMOS transistor PM11 of the second switching unit 233 for supplying the ground voltage is turned on, (NM13) is turned off. The second PMOS transistor PM12 and the fourth NMOS transistor NM14 are turned off and turned on, respectively, even if the first PMOS transistor PM11 and the third NMOS transistor NM13 are turned on and turned off, The first pad state detection signal P1 maintains the ground voltage 0V and the first bias control signal P_bias maintains the intermediate voltage VDDM of 1.8V.

도 7은 도 3의 고전압 출력 드라이버(200)의 제2 패드 상태 검출 로직(240)의 일 예를 나타내 보인 회로도이다. 도 7을 도 3과 함께 참조하면, 제2 패드 상태 검출 로직(240)은, 패드 신호(PADR)와, 2차 레벨 쉬프트된 데이터 신호(LS_DATAH)와, 그리고 2차 레벨 쉬프트된 인에이블 제어 신호(LS_ENH)에 응답하여, 출력 단자(245)를 통해 제2 패드 상태 검출 신호(N1)로서 중간전압(VDDM) 또는 고전압(VDDH)을 출력시킨다. 이를 위해 제2 패드 상태 검출 로직(240)은, 제1 노드 바이어스 설정부(241)와, 제2 노드 바이어스 설정부(242)와, 중간전압(VDDM) 공급을 위한 제1 스위칭부(243)와, 그리고 고전압(VDDH) 공급을 위한 제2 스위칭부(244)를 포함하여 구성될 수 있다.7 is a circuit diagram showing an example of the second pad state detection logic 240 of the high voltage output driver 200 of FIG. Referring to FIG. 7 together with FIG. 3, the second pad state detection logic 240 includes a pad signal PADR, a second level shifted data signal LS_DATAH, and a second level shifted enable control signal < (VDDM) or the high voltage (VDDH) as the second pad state detection signal (N1) through the output terminal (245) in response to the high level signal (LS_ENH). The second pad state detection logic 240 includes a first node bias setting unit 241, a second node bias setting unit 242, a first switching unit 243 for supplying the intermediate voltage VDDM, And a second switching unit 244 for supplying a high voltage (VDDH).

제1 노드 바이어스 설정부(241)는 제1 P모스 트랜지스터(PM31) 및 제2 P모스 트랜지스터(PM32)로 구성될 수 있다. 제1 P모스 트랜지스터(PM31)의 소스 및 제2 P모스 트랜지스터(PM32)의 게이트에는 패드 신호(PADR)가 입력된다. 제1 P모스 트랜지스터(PM31)의 게이트 및 제2 P모스 트랜지스터(PM32)의 소스는 중간전압(VDDM)을 공급하는 단자와 결합된다. 제1 P모스 트랜지스터(PM31)의 드레인 및 제2 P모스 트랜지스터(PM32)의 드레인은 E 노드(node_E)에 결합된다. 패드 신호(PADR)의 크기가 그라운드 전압과 중간전압(VDDM) 사이에 있는 경우, 제1 P모스 트랜지스터(PM31) 및 제2 P모스 트랜지스터(PM32)가 각각 턴 오프 및 턴 온 되므로, E 노드(node_E)에는 중간전압(VDDM)이 걸린다. 반면에 패드 신호(PADR)의 크기가 중간전압(VDDM)과 고전압(VDDH) 사이에 있는 경우, 제1 P모스 트랜지스터(PM31) 및 제2 P모스 트랜지스터(PM32)가 각각 턴 온 및 턴 오프 되므로, E 노드(node_E)에는 패드 신호(PADR)와 실질적으로 같은 크기의 전압이 걸린다.The first node bias setting unit 241 may include a first PMOS transistor PM31 and a second PMOS transistor PM32. A pad signal PADR is input to the source of the first PMOS transistor PM31 and the gate of the second PMOS transistor PM32. The source of the first PMOS transistor PM31 and the source of the second PMOS transistor PM32 are coupled to the terminal for supplying the intermediate voltage VDDM. The drain of the first PMOS transistor PM31 and the drain of the second PMOS transistor PM32 are coupled to the E node (node_E). When the magnitude of the pad signal PADR is between the ground voltage and the middle voltage VDDM, the first PMOS transistor PM31 and the second PMOS transistor PM32 are turned off and turned on, respectively, (VDDM) is applied to node_E. On the other hand, when the magnitude of the pad signal PADR is between the middle voltage VDDM and the high voltage VDDH, the first PMOS transistor PM31 and the second PMOS transistor PM32 are turned on and off, respectively , And a voltage of substantially the same magnitude as the pad signal PADR is applied to the E node (node_E).

제2 노드 바이어스 설정부(242)는, 고전압(VDDH)인 인가되는 단자와 중간전압(VDDM)이 인가되는 단자 사이에서 직렬로 결합되는 제3 P모스 트랜지스터(PM33) 및 제1 N모스 트랜지스터(NM31)로 구성될 수 있다. 제3 P모스 트랜지스터(PM33)의 게이트 및 제1 N모스 트랜지스터(NM31)의 게이트에는 제3 레벨 쉬프터(LS3)(283)로부터의 2차 레벨 쉬프트된 데이터 신호(LS_DATAH)가 인가된다. 제3 P모스 트랜지스터(PM33)의 소스 및 드레인은, 각각 고전압(VDDH)이 인가되는 단자와 F 노드(node_F)에 결합된다. 제1 N모스 트랜지스터(NM31)의 드레인 및 소스는, 각각 중간전압(VDDM)이 인가되는 단자와 F 노드(node_F)에 결합된다. 2차 레벨 쉬프트된 데이터 신호(LS_DATAH)가 로우 레벨 신호로서 중간전압(VDDM)인 경우, 제3 P모스 트랜지스터(PM33) 및 제1 N모스 트랜지스터(NM31)가 각각 턴 온 및 턴 오프 되어 F 노드(node_F)에는 고전압(VDDH)이 걸린다. 반면에 2차 레벨 쉬프트된 데이터 신호(LS_DATAH)가 하이 신호로서 고전압(VDDH)인 경우, 제3 P모스 트랜지스터(PM33) 및 제1 N모스 트랜지스터(NM31)가 각각 턴 오프 및 턴 온 되어 F 노드(node_F)에는 중간전압(VDDM)이 걸린다.The second node bias setting unit 242 includes a third PMOS transistor PM33 and a first NMOS transistor PM33 that are coupled in series between a terminal to which a high voltage VDDH is applied and a terminal to which an intermediate voltage VDDM is applied, NM31). Level shifted data signal LS_DATAH from the third level shifter (LS3) 283 is applied to the gate of the third PMOS transistor PM33 and the gate of the first NMOS transistor NM31. The source and the drain of the third PMOS transistor PM33 are coupled to the terminal to which the high voltage VDDH is applied and the F node (node_F), respectively. The drain and the source of the first NMOS transistor NM31 are respectively coupled to the terminal to which the intermediate voltage VDDM is applied and the F node (node_F). When the second level shifted data signal LS_DATAH is the middle voltage VDDM as the low level signal, the third PMOS transistor PM33 and the first NMOS transistor NM31 are turned on and off, respectively, (VDDH) is applied to the node (node_F). On the other hand, when the second level shifted data signal LS_DATAH is a high signal (VDDH) as a high signal, the third PMOS transistor PM33 and the first NMOS transistor NM31 are turned off and turned on, respectively, (VDDM) is applied to node (node_F).

중간전압(VDDM) 공급을 위한 제1 스위칭부(243)는, 출력 단자(245)와 중간전압(VDDM)이 공급되는 단자 사이에서 직렬로 결합되는 제2 N모스 트랜지스터(NM32), 제3 N모스 트랜지스터(NM33), 및 제4 N모스 트랜지스터(NM34)로 구성될 수 있다. 제2 N모스 트랜지스터(PM32)의 게이트는 F 노드(node_F)에 결합된다. 제3 N모스 트랜지스터(NM33)의 게이트에는 제4 레벨 쉬프터(LS4)(284)로부터의 2차 레벨 쉬프트된 인에이블 제어 신호(LS_ENH)가 인가된다. 제4 N모스 트랜지스터(NM34)의 게이트는 E 노드(node_E)에 결합된다. 제2 N모스 트랜지스터(NM32)의 드레인 및 소스는, 각각 제3 N모스 트랜지스터(NM33)의 소스 및 출력 단자(245)에 결합된다. 제3 N모스 트랜지스터(NM33)의 드레인은 제4 N모스 트랜지스터(NM34)의 소스에 결합된다. 제4 N모스 트랜지스터(NM34)의 드레인은 중간전압(VDDM)이 공급되는 단자에 결합된다.The first switching unit 243 for supplying the intermediate voltage VDDM includes a second NMOS transistor NM32 coupled in series between the output terminal 245 and a terminal to which the intermediate voltage VDDM is supplied, A mos transistor NM33, and a fourth NMOS transistor NM34. The gate of the second NMOS transistor PM32 is coupled to the F node (node_F). Level shifted enable control signal LS_ENH from the fourth level shifter (LS4) 284 is applied to the gate of the third N-MOS transistor NM33. The gate of the fourth Nmos transistor NM34 is coupled to the E node (node_E). The drain and the source of the second NMOS transistor NM32 are respectively coupled to the source and the output terminal 245 of the third NMOS transistor NM33. The drain of the third NMOS transistor NM33 is coupled to the source of the fourth NMOS transistor NM34. The drain of the fourth NMOS transistor NM34 is coupled to the terminal to which the intermediate voltage VDDM is supplied.

고전압(VDDH) 공급을 위한 제2 스위칭부(244)는, 고전압(VDDH)이 공급되는 단자와 출력 단자(245) 사이에서 병렬로 결합되는 제4 P모스 트랜지스터(PM34), 제5 P모스 트랜지스터(PM35), 및 제6 P모스 트랜지스터(PM36)로 구성될 수 있다. 제4 P모스 트랜지스터(PM34)의 게이트는 E 노드(node_E)에 결합된다. 제5 P모스 트랜지스터(PM35)의 게이트는 F 노드(node_F)에 결합된다. 제6 P모스 트랜지스터(PM36)의 게이트에는 2차 레벨 쉬프트된 인에이블 제어 신호(LS_ENH)가 인가된다. 제4 P모스 트랜지스터(PM34)의 소스, 제5 P모스 트랜지스터(PM35)의 소스, 및 제6 P모스 트랜지스터(PM36)의 소스는 고전압(VDDH)이 공급되는 단자에 결합된다. 제4 P모스 트랜지스터(PM34)의 드레인, 제5 P모스 트랜지스터(PM35)의 드레인, 및 제6 P모스 트랜지스터(PM36)의 드레인은 출력 단자(245)에 결합된다.The second switching unit 244 for supplying the high voltage VDDH includes a fourth PMOS transistor PM34 coupled in parallel between the terminal to which the high voltage VDDH is supplied and the output terminal 245, A PMOS transistor PM35, and a sixth PMOS transistor PM36. The gate of the fourth PMOS transistor PM34 is coupled to the E node (node_E). The gate of the fifth PMOS transistor PM35 is coupled to the F node (node_F). The gate of the sixth PMOS transistor PM36 is applied with the second level shifted enable control signal LS_ENH. The source of the fourth PMOS transistor PM34, the source of the fifth PMOS transistor PM35 and the source of the sixth PMOS transistor PM36 are coupled to the terminal to which the high voltage VDDH is supplied. The drain of the fourth PMOS transistor PM34, the drain of the fifth PMOS transistor PM35, and the drain of the sixth PMOS transistor PM36 are coupled to the output terminal 245.

도 8은 도 3의 고전압 출력 드라이버(200)의 제2 드라이버 부스팅 제어 로직(260)의 일 예를 나타내 보인 회로도이다. 도 8을 도 3과 함께 참조하면, 제2 드라이버 부스팅 제어 로직(260)은, 중간전압(VDDM) 및 고전압(VDDH)을 공급받으며, 제2 패드 상태 검출 신호(N1)에 응답하여 제2 바이어스 제어 신호(N_bias)를 출력한다. 이를 위해 제2 드라이버 부스팅 제어 로직(260)은, 가상 플로팅 P웰 바이어스(Virtual Floating P-well bias; 이하 VFP) 발생부(261)와, 중간전압(VDDM) 공급을 위한 제1 스위칭부(262)와, 고전압(VDDH) 공급을 위한 스위칭 소자(263)와, 인버터(264)를 포함하여 구성된다.8 is a circuit diagram showing an example of the second driver boosting control logic 260 of the high voltage output driver 200 of FIG. Referring to FIG. 8 together with FIG. 3, the second driver boosting control logic 260 receives the intermediate voltage VDDM and the high voltage VDDH, and in response to the second pad state detection signal N1, And outputs the control signal N_bias. To this end, the second driver boosting control logic 260 includes a virtual floating P-well bias (VFP) generator 261 and a first switching unit 262 for supplying an intermediate voltage VDDM A switching element 263 for supplying a high voltage VDDH, and an inverter 264. The switching element 263 supplies the high voltage VDDH.

VFP 발생부(261)는, 고전압(VDDH)이 공급되는 단자와 중간전압(VDDM)이 공급되는 단자 사이에서 직렬로 결합되는 제1 P모스 트랜지스터(PM41) 및 제2 P모스 트랜지스터(PM42)로 구성될 수 있다. 제1 P모스 트랜지스터(PM41)의 게이트에는 중간전압(VDDM)이 인가된다. 제2 P모스 트랜지스터(PM42)의 게이트에는 고전압(VDDH)이 인가된다. 제1 P모스 트랜지스터(PM41)의 소스에는 고전압(VDDH)이 인가된다. 제2 P모스 트랜지스터(PM42)의 소스에는 중간전압(VDDM)이 인가된다. 제1 P모스 트랜지스터(PM41)의 드레인 및 제2 P모스 트랜지스터(PM42)의 드레인은 가상 플로팅 P웰 바이어스(VFP)가 출력되는 단자에 공통으로 결합된다. 일반적으로 중간전압(VDDM)이 게이트에 인가되는 제1 P모스 트랜지스터(PM41)는 턴 온 상태를 유지하는 반면, 고전압(VDDH)이 게이트에 인가되는 제2 P모스 트랜지스터(PM42)는 턴 오프 상태를 유지한다. 따라서 가상 플로팅 P웰 바이어스(VFP)는 항상 고전압(VDDH)을 유지한다.The VFP generating section 261 includes a first PMOS transistor PM41 and a second PMOS transistor PM42 which are serially coupled between a terminal to which a high voltage VDDH is supplied and a terminal to which an intermediate voltage VDDM is supplied Lt; / RTI > The intermediate voltage VDDM is applied to the gate of the first PMOS transistor PM41. A high voltage (VDDH) is applied to the gate of the second PMOS transistor PM42. A high voltage (VDDH) is applied to the source of the first PMOS transistor PM41. The intermediate voltage VDDM is applied to the source of the second PMOS transistor PM42. The drain of the first PMOS transistor PM41 and the drain of the second PMOS transistor PM42 are commonly coupled to the terminal from which the virtual floating P well bias VFP is output. In general, the first PMOS transistor PM41 in which the intermediate voltage VDDM is applied to the gate maintains the turn-on state, while the second PMOS transistor PM42 in which the high voltage VDDH is applied to the gate is in the turn-off state Lt; / RTI > Therefore, the virtual floating P well bias (VFP) always maintains the high voltage (VDDH).

다만 고전압 출력 드라이버(200)의 초기화 단계, 즉 고전압 출력 드라이버(200)를 포함하는 집적 회로에 전압이 공급되기 시작하는 시점에서, 중간전압(VDDM) 동작용 저전압소자의 신뢰성 보장을 위해, 가상 플로팅 P웰 바이어스(VFP)로서 고전압(VDDH)이 공급되도록 하기 전에 중간전압(VDDM)이 먼저 공급되도록 할 필요가 있다. 이를 위해 고전압 출력 드라이버(200)를 포함하는 집적 회로에 대한 전압 공급은, 중간전압(VDDM)을 먼저 공급하고, 이어서 중간전압(VDDM)에 대한 램핑-업(ramping-up)을 수행한 후에 고전압(VDDH)을 공급하도록 수행된다. 이에 따라 고전압(VDDH)이 공급되기 전에 중간전압(VDDM)이 공급되면, VFP 발생부(261)의 제1 P모스 트랜지스터(PM41) 및 제2 P모스 트랜지스터(PM42)가 각각 턴 오프 및 턴 온 되어 가상 플로팅 P웰 바이어스(VFP)는 중간전압(VDDM)으로 설정된다. 이어서 고전압(VDDH)이 공급되면, VFP 발생부(261)는 정상적으로 가상 플로팅 P웰 바이어스(VFP)로서 고전압(VDDH)을 출력한다.However, in order to ensure the reliability of the intermediate voltage (VDDM) operation low voltage element at the time when the voltage starts to be supplied to the integrated circuit including the high voltage output driver 200 in the initialization step of the high voltage output driver 200, It is necessary to supply the intermediate voltage VDDM first before allowing the high voltage VDDH to be supplied as the P well bias VFP. To this end, the voltage supply to the integrated circuit including the high-voltage output driver 200 is controlled by supplying the intermediate voltage VDDM first, followed by ramping-up on the intermediate voltage VDDM, (VDDH). Accordingly, when the intermediate voltage VDDM is supplied before the high voltage VDDH is supplied, the first PMOS transistor PM41 and the second PMOS transistor PM42 of the VFP generation section 261 are turned off and turned on, respectively, And the virtual floating P well bias (VFP) is set to the intermediate voltage (VDDM). Subsequently, when the high voltage VDDH is supplied, the VFP generating section 261 normally outputs the high voltage VDDH as the virtual floating P well bias VFP.

중간전압(VDDM) 공급을 위한 제1 스위칭부(262)는, 제2 바이어스 제어 신호(N_bias)가 출력되는 출력 단자(265)와 중간전압(VDDM)을 공급하는 단자 사이에서 병렬로 배치되는 제1 N모스 트랜지스터(NM41) 및 제3 P모스 트랜지스터(PM43)로 구성될 수 있다. 제1 N모스 트랜지스터(NM41)의 게이트에는 제2 패드 상태 검출 신호(N1)가 인가된다. 제3 P모스 트랜지스터(PM43)의 게이트는 인버터(264)의 출력 단자에 결합된다. 제1 N모스 트랜지스터(NM41)의 드레인 및 제3 P모스 트랜지스터(PM43)의 소스는 중간전압(VDDM)을 공급하는 단자에 결합된다. 제1 N모스 트랜지스터(NM41)의 소스 및 제3 P모스 트랜지스터(PM43)의 드레인은 출력 단자(265)에 결합된다. 제1 N모스 트랜지스터(NM41) 및 제3 P모스 트랜지스터(PM43) 중 어느 하나가 턴 온 되면, 출력 단자(265)를 통해 제2 바이어스 제어 신호(N_bias)로 중간전압(VDDM)이 출력된다. 다른 예에서 제3 P모스 트랜지스터(PM43)는 생략될 수 있다.The first switching unit 262 for supplying the intermediate voltage VDDM supplies the intermediate voltage VDDM to the output terminal 265 through which the second bias control signal N_bias is output and the terminal for supplying the intermediate voltage VDDM, A first NMOS transistor NM41, and a third PMOS transistor PM43. The second pad state detection signal N1 is applied to the gate of the first NMOS transistor NM41. The gate of the third PMOS transistor PM43 is coupled to the output terminal of the inverter 264. [ The drain of the first NMOS transistor NM41 and the source of the third PMOS transistor PM43 are coupled to a terminal for supplying the intermediate voltage VDDM. The source of the first NMOS transistor NM41 and the drain of the third PMOS transistor PM43 are coupled to the output terminal 265. [ When either one of the first NMOS transistor NM41 and the third PMOS transistor PM43 is turned on, the intermediate voltage VDDM is output through the output terminal 265 to the second bias control signal N_bias. In another example, the third PMOS transistor PM43 may be omitted.

고전압(VDDH) 공급을 위한 스위칭소자(263)는 제4 P모스 트랜지스터(PM44)로 구성될 수 있다. 제4 P모스 트랜지스터(PM44)의 게이트에는 제2 패드 상태 검출 신호(N1)가 인가된다. 제4 P모스 트랜지스터(PM44)의 소스는 가상 플로팅 P웰 바이어스(VFP)가 출력되는 단자에 결합된다. 제4 P모스 트랜지스터(PM44)의 드레인은 제2 바이어스 제어 신호(N_bias)가 출력되는 출력 단자(265)에 결합된다. 제4 P모스 트랜지스터(PM44)가 턴 온 되면, 출력 단자(265)를 통해 제2 바이어스 제어 신호(N_bias)로 가상 플로팅 P웰 바이어스(VFP), 즉 고전압(VDDH)이 출력된다.The switching element 263 for supplying the high voltage VDDH may be constituted by the fourth PMOS transistor PM44. The second pad state detection signal N1 is applied to the gate of the fourth PMOS transistor PM44. The source of the fourth PMOS transistor PM44 is coupled to the terminal from which the virtual floating P well bias VFP is output. The drain of the fourth PMOS transistor PM44 is coupled to the output terminal 265 from which the second bias control signal N_bias is output. When the fourth PMOS transistor PM44 is turned on, the virtual floating P well bias (VFP), that is, the high voltage VDDH, is output through the output terminal 265 to the second bias control signal N_bias.

인버터(264)는, 고전압(VDDH)이 공급되는 단자와 중간전압(VDDM)이 공급되는 단자 사이에서 직렬로 결합되는 제5 P모스 트랜지스터(PM45) 및 제2 N모스 트랜지스터(NM42)로 구성될 수 있다. 제5 P모스 트랜지스터(PM45)의 게이트 및 제2 N모스 트랜지스터(NM42)의 게이트에는 제2 패드 상태 검출 신호(N1)가 인가된다. 제5 P모스 트랜지스터(PM45)의 소스 및 제2 N모스 트랜지스터(NM42)의 드레인에는 각각 고전압(VDDH) 및 중간전압(VDDM)이 인가된다. 제5 P모스 트랜지스터(PM45)의 드레인 및 제2 N모스 트랜지스터(NM42)의 소스는 출력단자에 결합된다. 제2 패드 상태 검출 신호(N1)가 고전압(VDDH)인 경우, 인버터(264)는 중간전압(VDDM)을 출력한다. 반면에 제2 패드 상태 검출 신호(N1)가 중간전압(VDDM)인 경우, 인버터(264)는 고전압(VDDH)을 출력한다. 중간전압(VDDM) 공급을 위한 제1 스위칭부(262)의 제3 P모스 트랜지스터(PM43)가 생략되는 경우, 인버터(264) 또한 생략될 수 있다.The inverter 264 includes a fifth PMOS transistor PM45 and a second NMOS transistor NM42 that are coupled in series between a terminal to which the high voltage VDDH is supplied and a terminal to which the intermediate voltage VDDM is supplied . The second pad state detection signal N1 is applied to the gate of the fifth PMOS transistor PM45 and the gate of the second NMOS transistor NM42. The high voltage VDDH and the intermediate voltage VDDM are applied to the source of the fifth PMOS transistor PM45 and the drain of the second NMOS transistor NM42, respectively. The drain of the fifth PMOS transistor PM45 and the source of the second NMOS transistor NM42 are coupled to the output terminal. When the second pad state detection signal N1 is the high voltage VDDH, the inverter 264 outputs the intermediate voltage VDDM. On the other hand, when the second pad state detection signal N1 is the intermediate voltage VDDM, the inverter 264 outputs the high voltage VDDH. When the third PMOS transistor PM43 of the first switching unit 262 for supplying the intermediate voltage VDDM is omitted, the inverter 264 can also be omitted.

도 9는 도 7의 제2 패드 검출 회로(240) 및 도 8의 제2 드라이버 부스팅 제어 로직(260)의 동작을 설명하기 위해 나타내 보인 타이밍도이다. 본 예에서도 저전압(VDDL), 중간전압(VDDM), 및 고전압(VDDH)이 각각 0.9V, 1.8V, 및 3.3V인 경우를 예로 들기로 한다. 도 9를 도 3과 도 7 및 도 8과 함께 참조하면, 데이터 신호(DATA)가 로우 레벨 신호, 즉 그라운드 전압인 0V인 경우, 제1 레벨 쉬프터(LS1)(281)로부터의 1차 레벨 쉬프트된 데이터 신호(LS_DATA)는 그라운드 전압인 0V가 된다. 또한 제3 레벨 쉬프터(LS3)(283)로부터의 2차 레벨 쉬프트된 데이터 신호(LS_DATAH)는 로우 레벨 신호, 즉 중간전압(VDDM)인 1.8V가 된다. 한편 고전압 출력 드라이버(200)의 동작을 위해 인에이블 제어 신호(EN)는 하이 레벨 신호이며, 따라서 제2 레벨 쉬프터(LS2)(282)로부터의 1차 레벨 쉬프트된 인에이블 제어 신호(LS_EN)는 중간전압(VDDM)인 1.8V가 되고, 제4 레벨 쉬프터(LS4)(284)로부터의 2차 레벨 쉬프트된 인에이블 제어 신호(LS_ENH)는 고전압(VDDH)인 3.3V가 된다.FIG. 9 is a timing diagram illustrating operation of the second pad detection circuit 240 of FIG. 7 and the second driver boosting control logic 260 of FIG. In this example, the case where the low voltage (VDDL), the intermediate voltage (VDDM), and the high voltage (VDDH) are 0.9 V, 1.8 V, and 3.3 V, respectively, will be exemplified. Referring to FIG. 9 together with FIG. 3, FIG. 7 and FIG. 8, when the data signal DATA is a low level signal, that is, a ground voltage of 0 V, the first level shifter The data signal LS_DATA becomes 0V which is the ground voltage. The second level shifted data signal LS_DATAH from the third level shifter (LS3) 283 is a low level signal, that is, 1.8 V which is the intermediate voltage VDDM. On the other hand, the enable control signal EN for operating the high voltage output driver 200 is a high level signal and therefore the first level shifted enable control signal LS_EN from the second level shifter (LS2) 282 is The intermediate voltage VDDM is 1.8V and the second level shifted enable control signal LS_ENH from the fourth level shifter LS4 284 becomes 3.3V which is the high voltage VDDH.

데이터 신호(DATA)가 로우 레벨 신호이고, 패드(205) 전압이 그라운드 전압인 0V를 유지하는 경우, 패드신호(PADR)가 0V이므로, 도 7의 제2 패드 상태 검출 회로(240)의 제1 노드 바이어스 설정부(241)의 제1 P모스 트랜지스터(PM31) 및 제2 P모스 트랜지스터(PM32)는 각각 턴 오프 및 턴 온 된다. 따라서 E 노드(node_E) 전압은 중간전압(VDDM)인 1.8V가 된다. 2차 레벨 쉬프트된 데이터 신호(LS_DATAH)가 중간전압(VDDM)인 1.8V이므로, 제2 노드 바이어스 설정부(242)의 제3 P모스 트랜지스터(PM33) 및 제1 N모스 트랜지스터(NM31)는 각각 턴 온 및 턴 오프 된다. 그 결과 F 노드(node_F) 전압은 고전압(VDDH)인 3.3V가 된다.When the data signal DATA is a low level signal and the voltage of the pad 205 is kept at 0V which is the ground voltage, the pad signal PADR is 0V, so that the first pad state detection circuit 240 of FIG. The first PMOS transistor PM31 and the second PMOS transistor PM32 of the node bias setting unit 241 are turned off and turned on, respectively. Therefore, the voltage of the E node (node_E) becomes 1.8V which is the intermediate voltage (VDDM). The third PMOS transistor PM33 and the first NMOS transistor NM31 of the second node bias setting unit 242 are set to the voltage level of the second node bias setting unit 242 since the second level shifted data signal LS_DATAH is 1.8V which is the intermediate voltage VDDM Turned on and turned off. As a result, the voltage of the F node (node_F) becomes 3.3V which is the high voltage (VDDH).

제2 패드 상태 검출 회로(240)의 E 노드(node_E) 전압이 중간전압(VDDM)인 1.8V이므로, 중간전압(VDDM) 공급을 위한 제1 스위칭부(243)의 제4 N모스 트랜지스터(NM34) 및 고전압(VDDH) 공급을 위한 제2 스위칭부(244)의 제4 P채널 트랜지스터(PM34)는 각각 턴 오프 및 턴 온 된다. 제2 패드 상태 검출 회로(240)의 F 노드(node_F) 전압이 고전압(VDDH)인 3.3V이므로, 중간전압(VDDM) 공급을 위한 제1 스위칭부(243)의 제2 N모스 트랜지스터(NM32) 및 고전압(VDDH) 공급을 위한 제2 스위칭부(244)의 제5 P모스 트랜지스터(PM35)는 각각 턴 온 및 턴 오프 된다. 2차 레벨 쉬프트된 인에이블 제어 신호(LS_ENH)가 고전압(VDDH)인 3.3V이므로, 중간전압(VDDM) 공급을 위한 제1 스위칭부(243)의 제3 N모스 트랜지스터(NM33) 및 고전압(VDDH) 공급을 위한 제2 스위칭부(244)의 제6 P모스 트랜지스터(PM36)는 각각 턴 온 및 턴 오프 된다.NMOS of the first switching unit 243 for supplying the intermediate voltage VDDM because the E node voltage of the second pad state detection circuit 240 is 1.8 V which is the intermediate voltage VDDM. And the fourth P-channel transistor PM34 of the second switching unit 244 for supplying the high voltage VDDH are turned off and turned on, respectively. The second N-MOS transistor NM32 of the first switching unit 243 for supplying the intermediate voltage VDDM is supplied with a voltage of 3.3 V which is the high voltage VDDH of the F-node (node_F) And the fifth PMOS transistor PM35 of the second switching unit 244 for supplying the high voltage VDDH are turned on and off, respectively. Since the second level shifted enable control signal LS_ENH is 3.3V which is the high voltage VDDH, the third NMOS transistor NM33 of the first switching unit 243 for supplying the intermediate voltage VDDM and the third NMOS transistor NM33 of the high voltage VDDH The sixth PMOS transistor PM36 of the second switching unit 244 is turned on and turned off, respectively.

제2 패드 상태 검출 회로(240)의 중간전압(VDDM) 공급을 위한 제1 스위칭부(243)를 구성하는 제4 N모스 트랜지스터(NM34)가 턴 오프 됨에 따라, 출력 단자(245)와 중간전압(VDDM)을 공급하는 단자는 차단된다. 반면에 고전압(VDDH) 공급을 위한 제2 스위칭부(244)를 구성하는 제4 P모스 트랜지스터(PM34)가 턴 온 됨에 따라, 출력 단자(245)를 통해 제2 패드 상태 검출 신호(N1)로서 고전압(VDDH)인 3.3V가 출력된다.The fourth N-channel transistor NM34 constituting the first switching unit 243 for supplying the intermediate voltage VDDM of the second pad state detection circuit 240 is turned off, the output terminal 245 and the intermediate voltage The terminal for supplying VDDM is cut off. On the other hand, as the fourth PMOS transistor PM34 constituting the second switching unit 244 for supplying the high voltage VDDH is turned on, the second pad state detection signal N1 is outputted through the output terminal 245 as the second pad state detection signal N1 The high voltage (VDDH) of 3.3 V is output.

제2 패드 상태 검출 신호(N1)으로서 고전압(VDDH)인 3.3V가 도 8의 제2 드라이버 부스팅 제어 로직(260)에 입력되면, 중간전압(VDDM) 공급을 위한 제1 스위칭부(262)의 제1 N모스 트랜지스터(NM41) 및 고전압(VDDH) 공급을 위한 제2 스위칭부(263)의 제4 P모스 트랜지스터(PM44)가 각각 턴 온 및 턴 오프 된다. 따라서 출력 단자(264)를 통해 제2 바이어스 제어 신호(N_bias)로 중간전압(VDDM)인 1.8V가 출력된다.When the high voltage VDDH of 3.3 V is input to the second driver boosting control logic 260 of FIG. 8 as the second pad state detection signal N1, the first switching unit 262 for supplying the intermediate voltage VDDM The first NMOS transistor NM41 and the fourth PMOS transistor PM44 of the second switching unit 263 for supplying the high voltage VDDH are turned on and off, respectively. Therefore, the intermediate voltage (VDDM) of 1.8 V is output from the output terminal 264 to the second bias control signal N_bias.

한편 인버터(264)의 제5 P모스 트랜지스터(PM45) 및 제2 N모스 트랜지스터(NM42)는 각각 턴 오프 및 턴 온 된다. 따라서 인버터(264)로부터 중간전압(VDDM)이 출력되고, 이 중간전압(VDDM)은 중간전압(VDDM) 공급을 위한 제1 스위칭부(262)의 제3 P모스 트랜지스터(PM43)의 게이트에 인가된다. 이상적인 경우 제3 P모스 트랜지스터(PM43)는 턴 온 되지 않지만, 인버터(264)의 제2 N모스 트랜지스터(NM42)의 등가저항에 의한 전압강하로 인해, 제3 P모스 트랜지스터(PM43)의 게이트에 인가되는 전압의 크기는 중간전압(VDDM)보다 작아질 수 있으며, 이 경우 제3 P모스 트랜지스터(PM43)가 턴 온 될 수 있다. 따라서 중간전압(VDDM) 공급을 위한 제1 스위칭부(262)의 제1 N모스 트랜지스터(NM41) 및 제3 P모스 트랜지스터(PM43) 중 먼저 턴 온 되는 경로를 따라 출력단자(265)를 통해 중간전압(VDDM)이 출력된다.On the other hand, the fifth PMOS transistor PM45 and the second NMOS transistor NM42 of the inverter 264 are turned off and turned on, respectively. Therefore, the intermediate voltage VDDM is output from the inverter 264 and the intermediate voltage VDDM is applied to the gate of the third PMOS transistor PM43 of the first switching unit 262 for supplying the intermediate voltage VDDM do. In the ideal case, the third PMOS transistor PM43 is not turned on, but due to the voltage drop due to the equivalent resistance of the second NMOS transistor NM42 of the inverter 264, The magnitude of the applied voltage may be smaller than the intermediate voltage VDDM, and in this case, the third PMOS transistor PM43 may be turned on. Accordingly, the first NMOS transistor NM41 and the third PMOS transistor PM43 of the first switching unit 262 for supplying the intermediate voltage VDDM are turned on first through the output terminal 265, The voltage VDDM is outputted.

이와 같이, 인에이블 제어 신호(EN)가 하이 레벨 신호이고, 데이터 신호(DATA) 및 패드 신호(PADR)가 각각 로우 레벨 신호 및 그라운드 전압으로 유지되는 동안, 풀-다운 드라이버(220)의 제1 N모스 트랜지스터(NM1)의 게이트에는 중간전압(VDDM)인 1.8V의 제2 게이트 제어 신호(NG)가 인가되고, 제2 N모스 트랜지스터(NM2)의 게이트에는 중간전압(VDDM)인 1.8V의 제2 바이어스 제어 신호(N_bias)가 인가된다. 따라서 제1 N모스 트랜지스터(NM1) 및 제2 N모스 트랜지스터(NM2)가 모두 턴 온 되어 풀-다운 드라이버(220)는 활성화된다.Thus, while the enable control signal EN is a high level signal and the data signal DATA and the pad signal PADR are respectively held at the low level signal and the ground voltage, A second gate control signal NG of 1.8V which is the intermediate voltage VDDM is applied to the gate of the NMOS transistor NM1 and a gate voltage of 1.8V of the intermediate voltage VDDM is applied to the gate of the second NMOS transistor NM2. The second bias control signal N_bias is applied. Thus, the first NMOS transistor NM1 and the second NMOS transistor NM2 are both turned on and the pull-down driver 220 is activated.

데이터 신호(DATA)가 로우 레벨 신호에서 하이 레벨 신호로 전환되면, 제1 레벨 쉬프터(LS1)(281)로부터의 1차 레벨 쉬프트된 데이터 신호(LS_DATA)는 중간전압(VDDM)인 1.8V가 된다. 제3 레벨 쉬프터(LS3)(283)로부터의 2차 레벨 쉬프트된 데이터 신호(LS_DATAH)는 하이 레벨 신호, 즉 고전압(VDDH)인 3.3V가 된다. 따라서 도 7의 제2 패드 상태 검출 회로(240)의 제2 노드 바이어스 설정부(242)의 출력 신호, 즉 F 노드(node_F) 전압은 중간전압(VDDM)인 1.8V가 된다. 이에 따라 중간전압(VDDM) 공급을 위한 제1 스위칭부(243)의 제2 N모스 트랜지스터(NM32)는 턴 오프 된다. 그리고 제2 패드 상태 검출 회로(240)의 고전압(VDDH) 공급을 위한 제2 스위칭부(244)의 제5 P모스 트랜지스터(PM35)는 턴 온 된다.When the data signal DATA is switched from the low level signal to the high level signal, the first level shifted data signal LS_DATA from the first level shifter LS1 281 becomes 1.8V which is the intermediate voltage VDDM . The second level shifted data signal LS_DATAH from the third level shifter LS3 283 becomes a high level signal, that is, 3.3 V which is the high voltage VDDH. Therefore, the output signal of the second node bias setting unit 242 of the second pad state detection circuit 240 of FIG. 7, that is, the voltage of the F node (node_F) becomes 1.8 V which is the intermediate voltage (VDDM). Accordingly, the second NMOS transistor NM32 of the first switching unit 243 for supplying the intermediate voltage VDDM is turned off. The fifth PMOS transistor PM35 of the second switching unit 244 for supplying the high voltage VDDH of the second pad state detection circuit 240 is turned on.

한편 고전압 출력 드라이버(200)의 동작을 위해 인에이블 제어 신호(EN)는 하이 레벨 신호를 유지하며, 따라서 제2 레벨 쉬프터(LS2)(282)로부터의 1차 레벨 쉬프트된 인에이블 제어 신호(LS_EN)는 중간전압(VDDM)인 1.8V를 유지한다. 제4 레벨 쉬프터(LS4)(284)로부터의 2차 레벨 쉬프트된 인에이블 제어 신호(LS_ENH)는 고전압(VDDH)인 3.3V를 유지한다. 따라서 도 7의 제2 패드 상태 검출 회로(240)의 중간전압(VDDM) 공급을 위한 제1 스위칭부(243)의 제3 N모스 트랜지스터(NM33)는 턴 온 된다. 그리고 제2 패드 상태 검출 회로(240)의 고전압(VDDH) 공급을 위한 제2 스위칭부(244)의 제6 P모스 트랜지스터(PM36)는 턴 오프 된다.On the other hand, the enable control signal EN maintains the high level signal for the operation of the high voltage output driver 200, and thus the first level shifted enable control signal LS_EN (LS2) from the second level shifter ) Maintains the intermediate voltage (VDDM) of 1.8V. The second level shifted enable control signal LS_ENH from the fourth level shifter LS4 284 maintains the high voltage VDDH of 3.3V. Accordingly, the third NMOS transistor NM33 of the first switching unit 243 for supplying the intermediate voltage VDDM of the second pad state detection circuit 240 of FIG. 7 is turned on. And the sixth PMOS transistor PM36 of the second switching unit 244 for supplying the high voltage VDDH of the second pad state detection circuit 240 is turned off.

데이터 신호(DATA) 및 인에이블 제어 신호(EN)가 모두 하이 레벨 신호이고, 패드 신호(PADR)가 그라운드 전압인 0V에서 고전압(VDDH)인 3.3V로 트리거링되는 동안, 도 7의 제2 패드 상태 검출 회로(240)의 제2 N모스 트랜지스터(NM32)는 턴 오프 상태가 유지되고, 제5 P모스 트랜지스터(PM35)는 턴 온 상태가 유지된다. 이에 따라 제2 패드 상태 검출 신호(N2)는 E 노드(node_E) 전압과 상관 없이, 즉 패드 신호(PADR)의 크기에 상관 없이 고전압(VDDH)인 3.3V를 유지한다. 제2 패드 상태 검출 신호(N2)로서 고전압(VDDH)인 3,3V가 출력되는 상태는, 패드 신호(PADR)가 트리거링되어 고전압(VDDH)인 3,3V를 유지하는 동안 변동 없이 유지된다.While both the data signal DATA and the enable control signal EN are high level signals and the pad signal PADR is triggered at 3.3 V which is the high voltage VDDH at 0 V which is the ground voltage, The second NMOS transistor NM32 of the detection circuit 240 is maintained in the turned off state and the fifth PMOS transistor PM35 is maintained in the turned-on state. Accordingly, the second pad state detection signal N2 maintains the high voltage (VDDH) of 3.3 V irrespective of the E node (node_E) voltage, that is, regardless of the magnitude of the pad signal PADR. The state in which the high voltage VDDH of 3,3 V is output as the second pad state detection signal N2 is maintained without fluctuation while the pad signal PADR is triggered to maintain the high voltage VDDH of 3,3V.

데이터 신호(DATA)가 하이 레벨 신호에서 로우 레벨 신호로 전환되면, 제1 레벨 쉬프터(LS1)(281)로부터의 1차 레벨 쉬프트된 데이터 신호(LS_DATA)는 그라운드전압인 0V로 전환된다. 제3 레벨 쉬프터(LS3)(283)로부터의 2차 레벨 쉬프트된 데이터 신호(LS_DATAH)는 로우 레벨 신호, 즉 중간전압(VDDM)인 1.8V로 전환된다. 따라서 도 7의 제2 패드 상태 검출 회로(240)의 제2 노드 바이어스 설정부(242)의 출력 신호, 즉 F 노드(node_F) 전압은 고전압(VDDH)인 3.3V가 된다. 이에 따라 중간전압(VDDM) 공급을 위한 제1 스위칭부(243)의 제2 N모스 트랜지스터(NM32)는 턴 온 된다. 그리고 제2 패드 상태 검출 회로(240)의 고전압(VDDH) 공급을 위한 제2 스위칭부(244)의 제5 P모스 트랜지스터(PM35)는 턴 오프 된다.When the data signal DATA is switched from the high level signal to the low level signal, the first level shifted data signal LS_DATA from the first level shifter (LS1) 281 is switched to 0V which is the ground voltage. The second level shifted data signal LS_DATAH from the third level shifter LS3 283 is switched to a low level signal, that is, 1.8V which is the intermediate voltage VDDM. Accordingly, the output signal of the second node bias setting unit 242 of the second pad state detection circuit 240 of FIG. 7, that is, the F node (node_F) voltage becomes 3.3V which is the high voltage (VDDH). Accordingly, the second NMOS transistor NM32 of the first switching unit 243 for supplying the intermediate voltage VDDM is turned on. The fifth PMOS transistor PM35 of the second switching unit 244 for supplying the high voltage VDDH of the second pad state detection circuit 240 is turned off.

한편 고전압 출력 드라이버(200)의 동작을 위해 인에이블 제어 신호(EN)는 하이 레벨 신호을 유지하며, 따라서 제2 레벨 쉬프터(LS2)(282)로부터의 1차 레벨 쉬프트된 인에이블 제어 신호(LS_EN)는 중간전압(VDDM)인 1.8V로 유지되고, 제4 레벨 쉬프터(LS4)(284)로부터의 2차 레벨 쉬프트된 인에이블 제어 신호(LS_ENH)는 고전압(VDDH)인 3.3V로 유지된다. 따라서 도 7의 제2 패드 상태 검출 회로(240)의 중간전압(VDDM) 공급을 위한 제1 스위칭부(243)의 제3 N모스 트랜지스터(NM33)는 턴 온 된다. 그리고 제2 패드 상태 검출 회로(240)의 고전압(VDDH) 공급을 위한 제2 스위칭부(244)의 제6 P모스 트랜지스터(PM36)는 턴 오프 된다.On the other hand, the enable control signal EN maintains the high level signal for operation of the high voltage output driver 200, and thus the first level shifted enable control signal LS_EN from the second level shifter (LS2) And the second level shifted enable control signal LS_ENH from the fourth level shifter LS4 284 is maintained at 3.3V which is the high voltage VDDH. Accordingly, the third NMOS transistor NM33 of the first switching unit 243 for supplying the intermediate voltage VDDM of the second pad state detection circuit 240 of FIG. 7 is turned on. And the sixth PMOS transistor PM36 of the second switching unit 244 for supplying the high voltage VDDH of the second pad state detection circuit 240 is turned off.

데이터 신호(DATA) 및 인에이블 제어 신호(EN)가 모두 하이 레벨 신호이고, 패드 신호(PADR)가 고전압(VDDH)인 3.3V에서 그라운드 전압인 0V로 트리거링되는 동안, 도 7의 제2 패드 상태 검출 회로(240)의 제2 N모스 트랜지스터(NM32)는 턴 온 상태가 유지되고, 제5 P모스 트랜지스터(PM35)는 턴 오프 상태가 유지된다. 또한 제2 패드 상태 검출 회로(240)의 제3 N모스 트랜지스터(NM33)는 턴 온 상태가 유지되고, 제6 P모스 트랜지스터(PM36)는 턴 오프 상태가 유지된다. 이에 따라 제2 패드 상태 검출 신호(N2)는, 제4 N모스 트랜지스터(NM34)의 게이트 및 제4 P모스 트랜지스터(PM34)의 게이트에 인가되는 E 노드(node_E) 전압에 의해 좌우된다.While both the data signal DATA and the enable control signal EN are high level signals and the pad signal PADR is triggered from 3.3V which is the high voltage VDDH to 0V which is the ground voltage, The second NMOS transistor NM32 of the detection circuit 240 is maintained in the turned-on state and the fifth PMOS transistor PM35 is maintained in the turned-off state. In addition, the third NMOS transistor NM33 of the second pad state detection circuit 240 is maintained in the turned-on state, and the sixth PMOS transistor PM36 is maintained in the turned-off state. Accordingly, the second pad state detection signal N2 is dependent on the E-node (node_E) voltage applied to the gate of the fourth N-MOS transistor NM34 and the gate of the fourth PMOS transistor PM34.

데이터 신호(DATA)가 로우 레벨 신호로 전환됨에 따라 패드 신호(PADR)가 고전압(VDDH)인 3.3V에서 그라운드 전압인 0V로 트리거링 되는 동안, E 노드(node_E) 전압은 패드 신호(PADR)의 크기와 동일하게 점점 감소하다가, 일정 시점부터는 중간전압(VDDM)인 1.8V가 유지된다. 즉 패드 신호(PADR)에 의해 제1 노드 바이어스 설정부(241)의 제1 P모스 트랜지스터(PM31) 및 제2 P모스 트랜지스터(PM32)가 각각 턴 온 및 턴 오프 되면, E 노드(node_E) 전압은 패드 신호(PADR)와 실질적으로 동일한 크기를 갖는다. 이후 패드 신호(PADR)에 의해 제1 노드 바이어스 설정부(241)의 제1 P모스 트랜지스터(PM31) 및 제2 P모스 트랜지스터(PM32)가 각각 턴 오프 및 턴 온 되면, E 노드(node_E) 전압은 중간전압(VDDM)인 1.8V를 유지한다.While the pad signal PADR is triggered from 3.3V, which is the high voltage VDDH, to 0V, which is the ground voltage, as the data signal DATA is switched to the low level signal, the E node_E voltage is the magnitude of the pad signal PADR And the intermediate voltage (VDDM) of 1.8 V is maintained from a certain point of time. That is, when the first PMOS transistor PM31 and the second PMOS transistor PM32 of the first node bias setting unit 241 are turned on and off by the pad signal PADR, respectively, the E node_E voltage Has substantially the same magnitude as the pad signal PADR. Then, when the first PMOS transistor PM31 and the second PMOS transistor PM32 of the first node bias setting unit 241 are turned off and turned on by the pad signal PADR, respectively, the E node (node_E) voltage Maintains the intermediate voltage (VDDM) of 1.8V.

패드 신호(PADR)가 3.3V에서 0V로 트리거링되는 초기, 즉 E 노드(node_E) 전압이 3.3V에 가까운 크기를 갖는 동안에는, 제4 P모스 트랜지스터(PM34)가 턴 오프 상태를 유지하는 반면, 제4 N모스 트랜지스터(NM34)는 턴 온 된다. 따라서 제2 패드 상태 검출 신호(N1)로 중간전압(VDDM)인 1.8V가 출력된다. 다시 패드 신호(PADR)가 대략 중간전압(VDDM)인 1.8V로 떨어져서 E 노드(node_E) 전압이 중간전압(VDDM)인 1.8V로 유지되면, 제4 N모스 트랜지스터(NM34)는 턴 오프 되는 반면, 제4 P모스 트랜지스터(PM34)는 턴 온 된다. 따라서 제2 패드 상태 검출 신호(N1)로 다시 고전압(VDDH)인 3.3V가 출력된다.The fourth PMOS transistor PM34 maintains the turn-off state while the initial period when the pad signal PADR is triggered from 3.3 V to 0 V, that is, when the E node (node_E) voltage has a magnitude close to 3.3 V, 4 NMOS transistor NM34 is turned on. Accordingly, the intermediate voltage VDDM of 1.8 V is output from the second pad state detection signal N1. When the pad signal PADR is about 1.8 V which is about the middle voltage VDDM and the E node_E voltage is maintained at 1.8V which is the intermediate voltage VDDM, the fourth N-MOS transistor NM34 is turned off , The fourth PMOS transistor PM34 is turned on. Therefore, the high voltage (VDDH) of 3.3 V is output again to the second pad state detection signal N1.

제2 패드 상태 검출 신호(N1)로 중간전압(VDDM)인 1.8V가 출력되는 동안, 즉 데이터 신호(DATA)가 로우 레벨 신호로 전환되었지만, 아직 패드 신호(PADR)는 고전압(VDDH)인 3.3V에 가까운 크기를 갖는 동안에는, ,도 8의 제2 드라이버 부스팅 제어 로직(260)의 고전압(VDDH) 공급을 위한 제2 스위칭부(263)를 구성하는 제4 P모스 트랜지스터(PM44)가 턴 온 되어, 제2 드라이버 부스팅 제어 로직(260)의 출력단자(264)를 통해 제2 바이어스 제어 신호(N_bias)로 고전압(VDDH)인 3.3V로 부스팅된 전압이 출력된다. 이후 제2 패드 상태 검출 신호(N1)로 고전압(VDDH)인 3.3V가 출력되면, 제2 드라이버 부스팅 제어 로직(260)의 중간전압(VDDM) 공급을 위한 제1 스위칭부(262)의 제1 N모스 트랜지스터(NM41)가 턴 온 되어, 제2 드라이버 부스팅 제어 로직(260)의 출력단자(264)를 통해 제2 바이어스 제어 신호(N_bias)로 중간전압(VDDM)인 1.8V가 출력된다.The data signal DATA is switched to the low level signal while the intermediate voltage VDDM of 1.8V is outputted from the second pad state detection signal N1 but the pad signal PADR has not yet reached the high voltage VDDH 3.3 The fourth PMOS transistor PM44 constituting the second switching unit 263 for supplying the high voltage VDDH of the second driver boosting control logic 260 of Figure 8 is turned on And the voltage boosted to 3.3 V, which is the high voltage (VDDH), is output to the second bias control signal N_bias through the output terminal 264 of the second driver boosting control logic 260. When the high voltage VDDH of 3.3 V is output as the second pad state detection signal N1, the first driver 262 of the first switching unit 262 for supplying the intermediate voltage VDDM of the second driver boosting control logic 260 The NMOS transistor NM41 is turned on and the intermediate voltage VDDM of 1.8 V is output to the second bias control signal N_bias through the output terminal 264 of the second driver boosting control logic 260. [

도 10은 데이터 신호(DATA) 및 패드 신호(PADR)가 각각 로우 레벨 신호 및 그라운드 전압을 유지하는 경우 도 3의 고전압 출력 드라이버(200)의 풀-다운 드라이버(220)를 구성하는 제1 N모스 트랜지스터(NM1) 및 제2 N모스 트랜지스터(NM2)의 단자들 사이에 인가되는 전압을 나타내 보인 도면이다. 도 10에서 도 3과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 10을 참조하면, 데이터 신호(DATA)가 로우 레벨 신호이고, 패드 신호(PADR)가 그라운드 전압인 0V를 유지하는 동안, 고전압 출력 드라이버(200)의 풀-업 드라이버(210)는 비활성화 상태를 유지하고, 풀-다운 드라이버(220)는 활성화 상태를 유지한다. 비활성화 상태인 풀-업 드라이버(210)를 구성하는 제1 P모스 트랜지스터(PM1)의 게이트에는 제1 게이트 제어신호(PG)로서 고전압(VDDH)인 3.3V가 인가된다. 도 6에 나타낸 바와 같이, 제2 P모스 트랜지스터(PM2)의 게이트에는 제1 바이어스 제어 신호(P_bias)로서 중간전압(VDDM)인 1.8V가 인가된다. 활성화 상태인 풀-다운 드라이버(220)의 제1 N모스 트랜지스터(NM1)의 게이트에는 제2 게이트 제어신호(NG)로서 중간전압(VDDM)인 1.8V가 인가된다. 도 9에 나타낸 바와 같이, 풀-다운 드라이버(220)의 제2 N모스 트랜지스터(NM2)의 게이트에는 제2 바이어스 제어 신호(N_bias)로서 중간전압(VDDM)인 1.8V가 인가된다.10 is a circuit diagram of the first NMOS transistor constituting the pull-down driver 220 of the high voltage output driver 200 of FIG. 3 when the data signal DATA and the pad signal PADR respectively hold the low level signal and the ground voltage. And a voltage applied between the terminals of the transistor NM1 and the second NMOS transistor NM2. In Fig. 10, the same reference numerals as those in Fig. 3 denote the same components. 10, while the data signal DATA is a low level signal and the pad signal PADR maintains the ground voltage 0V, the pull-up driver 210 of the high voltage output driver 200 is inactivated And the pull-down driver 220 remains active. The high voltage (VDDH) of 3.3 V is applied as the first gate control signal PG to the gate of the first PMOS transistor PM1 constituting the pull-up driver 210 in an inactive state. As shown in Fig. 6, the intermediate voltage (VDDM) of 1.8V is applied to the gate of the second PMOS transistor PM2 as the first bias control signal P_bias. The intermediate voltage VDDM of 1.8 V is applied as the second gate control signal NG to the gate of the first NMOS transistor NM1 of the pull-down driver 220 in the active state. As shown in FIG. 9, the gate of the second NMOS transistor NM2 of the pull-down driver 220 is supplied with the intermediate voltage VDDM of 1.8V as the second bias control signal N_bias.

제2 N모스 트랜지스터(NM2)의 문턱전압(Vtnm2)이 대략 0.4V인 경우를 예로 들면, 제1 N모스 트랜지스터(NM1) 및 제2 N모스 트랜지스터(NM2) 사이의 B 노드(node_B) 전압은 대략 1.4V가 된다. 따라서 제1 N모스 트랜지스터(NM1)의 게이트-드레인 전압(Vgd), 게이트-소스 전압(Vgs), 및 드레인-소스 전압(Vds)은 각각 0.4V, 1.8V, 및 1.4V이며, 이에 따라 풀-다운 드라이버(220) 구동시 제1 N모스 트랜지스터(NM1)의 모든 단자들 사이에는 신뢰성 보장 전압인 1.98V 이내의 전압이 인가된다. 제2 N모스 트랜지스터(NM2)의 게이트-드레인 전압(Vgd), 게이트-소스 전압(Vgs), 및 드레인-소스 전압(Vds)은 각각 1.8V, 0.4V, 및 1.4V이며, 이에 따라 풀-다운 드라이버(220) 구동시 제2 N모스 트랜지스터(NM2)의 모든 단자들 사이에도 신뢰성 보장 전압인 1.98V 이내의 전압이 인가된다.Taking the case where the threshold voltage Vtnm2 of the second NMOS transistor NM2 is approximately 0.4 V, for example, the voltage of the B node (node_B) between the first NMOS transistor NM1 and the second NMOS transistor NM2 It becomes approximately 1.4V. Therefore, the gate-drain voltage Vgd, the gate-source voltage Vgs, and the drain-source voltage Vds of the first NMOS transistor NM1 are 0.4 V, 1.8 V, and 1.4 V, respectively, -Down driver 220, a voltage of 1.98 V, which is a reliability assurance voltage, is applied between all the terminals of the first NMOS transistor NM1. The gate-drain voltage Vgd, the gate-source voltage Vgs and the drain-source voltage Vds of the second NMOS transistor NM2 are 1.8 V, 0.4 V and 1.4 V, respectively, When the down driver 220 is driven, a voltage of 1.98 V, which is a reliability guarantee voltage, is applied between all the terminals of the second NMOS transistor NM2.

도 11 및 도 12는 데이터 신호(DATA)가 하이 레벨 신호로 전환되고, 패드 신호(PADR)가 그라운드 전압에서 고전압으로 트리거링되는 동안의 도 3의 고전압 출력 드라이버(200)의 풀-업 드라이버(210)를 구성하는 제1 P모스 트랜지스터(PM1) 및 제2 P모스 트랜지스터(PM2)의 단자들 사이에 인가되는 전압을 나타내 보인 도면들이다. 도 11 및 도 12에서 도 3과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 11은, 패드 신호(PADR)가 그라운드 전압인 0V에서 고전압(VDDH)인 3.3V로 트리거링되는 과정에서 패드 신호(PADR)가 라운드 전압인 0V에 가까운 크기(예컨대 대략 0.5V)를 갖는 경우를 나타낸다. 그리고 도 12는, 패드 신호(PADR)가 그라운드 전압인 0V에서 고전압(VDDH)인 3.3V로 트리거링되는 과정에서 패드 신호(PADR)가 중간전압(VDDM)인 1.8V 이상인 경우를 나타낸다.11 and 12 show the pull-up driver 210 (FIG. 3) of the high voltage output driver 200 of FIG. 3 while the data signal DATA is switched to a high level signal and the pad signal PADR is triggered from a ground voltage to a high voltage. The PMOS transistor PM1 and the PMOS transistor PM2 constituting the first PMOS transistor PM1 and the second PMOS transistor PM2. In Figs. 11 and 12, the same reference numerals as those in Fig. 3 denote the same components. 11 shows a case where the pad signal PADR has a magnitude (for example, about 0.5 V) close to 0 V which is a round voltage in the course of triggering the pad signal PADR at a ground voltage of 0 V to a high voltage VDDH of 3.3 V . 12 shows a case where the pad signal PADR is 1.8V or more, which is the intermediate voltage VDDM, in the process of being triggered from 3.3V, which is the high voltage VDDH, at 0V, which is the ground voltage.

도 11 및 도 12를 참조하면, 데이터 신호(DATA)가 로우 레벨 신호에서 하이 레벨 신호로 전환됨에 따라 풀-업 드라이버(210)는 활성화되고, 풀-다운 드라이버(220)는 비활성화된다. 먼저 도 11에 나타낸 바와 같이, 패드 신호(PADR)가 트리거링되는 과정에서, 패드 신호(PADR)가 아직 그라운드 전압인 0V에 가까운 크기, 예컨대 대략 0.5V를 갖는 경우, 비활성화 상태의 풀-다운 드라이버(220)를 구성하는 제1 N모스 트랜지스터(NM1)의 게이트에는 제2 게이트 제어신호(NG)로서 그라운드전압인 0V가 인가된다. 그리고 도 9를 참조하여 설명한 바와 같이, 제2 N모스 트랜지스터(NM2)의 게이트에는 제2 바이어스 제어 신호(N_bias)로서 중간전압(VDDM)인 1.8V가 인가된다. 활성화 상태의 풀-업 드라이버(210)의 제1 P모스 트랜지스터(PM1)의 게이트에는 제1 게이트 제어신호(PG)로서 제1 외부 바이어스 전압(Vbias1)에 제3 레벨 쉬프터(LS3)(283) 내부의 P모스 트랜지스터의 문턱전압, 예컨대 0.4V가 더해진 1.72V가 인가된다. 그리고 도 6을 참조하여 설명한 바와 같이, 제2 P모스 트랜지스터(PM2)의 게이트에는 제1 바이어스 제어 신호(P_bias)로서 순간적으로 그라운드 전압인 0V로 부스팅된 전압이 인가된다.Referring to FIGS. 11 and 12, the pull-up driver 210 is activated and the pull-down driver 220 is inactivated as the data signal DATA is switched from the low level signal to the high level signal. 11, when the pad signal PADR is triggered, if the pad signal PADR is still close to 0V, for example, about 0.5V, which is the ground voltage, the pull-down driver A ground voltage of 0V is applied as a second gate control signal NG to the gate of the first NMOS transistor NM1. As described with reference to FIG. 9, the intermediate voltage (VDDM) of 1.8V is applied to the gate of the second NMOS transistor NM2 as the second bias control signal N_bias. A third level shifter LS3 283 is connected to the first external bias voltage Vbias1 as a first gate control signal PG at the gate of the first PMOS transistor PM1 of the pull- The threshold voltage of the internal PMOS transistor, for example, 0.4 V, is applied. As described with reference to FIG. 6, a voltage boosted to 0 V, which is a ground voltage, is momentarily applied to the gate of the second PMOS transistor PM2 as the first bias control signal P_bias.

제2 P모스 트랜지스터(PM2)의 게이트에 부스팅된 전압인 0V가 인가되지만, 제1 P모스 트랜지스터(PM1)가 턴 온 됨에 따라, 제1 P모스 트랜지스터(PM1) 및 제2 P모스 트랜지스터(PM2) 사이의 A 노드(node_A) 전압은 감소하기 시작하여 대략 1.7V 전후의 크기를 갖는다. 따라서 제1 P모스 트랜지스터(PM1)의 게이트-드레인 전압(Vgd), 게이트-소스 전압(Vgs), 및 드레인-소스 전압(Vds)은 각각 0.02V, 1.58V, 및 1.6V이며, 이에 따라 풀-업 드라이버(210) 구동시 제1 P모스 트랜지스터(PM1)의 단자들 사이에 신뢰성 보장 전압인 1.98V 이내의 전압이 인가된다. 제2 P모스 트랜지스터(PM2)의 게이트-드레인 전압(Vgd), 게이트-소스 전압(Vgs), 및 드레인-소스 전압(Vds)은 각각 0.5V, 1.7V, 및 1.2V이며, 이에 따라 풀-업 드라이버(210) 구동시 제2 P모스 트랜지스터(PM2)의 단자들 사이에도 신뢰성 보장 전압인 1.98V 이내의 전압이 인가된다.A voltage of 0 V boosted to the gate of the second PMOS transistor PM2 is applied. However, as the first PMOS transistor PM1 is turned on, the first PMOS transistor PM1 and the second PMOS transistor PM2 The voltage of the node A starts decreasing and has a magnitude of about 1.7 V. [ Therefore, the gate-drain voltage Vgd, the gate-source voltage Vgs, and the drain-source voltage Vds of the first PMOS transistor PM1 are 0.02 V, 1.58 V, and 1.6 V, respectively, Up driver 210, a voltage within 1.98 V, which is a reliability assurance voltage, is applied between the terminals of the first PMOS transistor PM1. The gate-drain voltage Vgd, the gate-source voltage Vgs and the drain-source voltage Vds of the second PMOS transistor PM2 are 0.5 V, 1.7 V, and 1.2 V, respectively, When the up driver 210 is driven, a voltage of 1.98 V, which is a reliability assurance voltage, is applied between the terminals of the second PMOS transistor PM2.

다음에 도 12에 나타낸 바와 같이, 패드 신호(PADR)가 트리거링되는 과정에서, 패드 신호(PADR)가 중간전압(VDDM)인 1.8V 이상(예컨대 2.8V)으로 커지는 경우, 활성화 상태의 풀-업 드라이버(210)의 제1 P모스 트랜지스터(PM1)의 게이트에는 제1 게이트 제어신호(PG)로서 제1 외부 바이어스 전압(Vbias1)에 제3 레벨 쉬프터(LS3)(283) 내부의 P모스 트랜지스터의 문턱전압, 예컨대 0.4V가 더해진 1.72V가 인가된다. 그리고 도 6을 참조하여 설명한 바와 같이, 제2 P모스 트랜지스터(PM2)의 게이트에는 제1 바이어스 제어 신호(P_bias)로서 제2 외부 바이어스 전압(Vbias2)인 1.32V가 인가된다. Next, as shown in FIG. 12, when the pad signal PADR is increased to 1.8 V or more (for example, 2.8 V) which is the intermediate voltage VDDM in the course of triggering the pad signal PADR, The gate of the first PMOS transistor PM1 of the driver 210 is connected to the first external bias voltage Vbias1 as the first gate control signal PG in the gate of the PMOS transistor in the third level shifter LS3 And a threshold voltage of, for example, 0.4 V is added. As described with reference to FIG. 6, a first external bias voltage Vbias2 of 1.32 V is applied to the gate of the second PMOS transistor PM2 as a first bias control signal P_bias.

제1 P모스 트랜지스터(PM1) 및 제2 P모스 트랜지스터(PM2) 사이의 A 노드(node_A) 전압은, 제2 외부 바이어스 전압(Vbias2)에 제2 P모스 트랜지스터(PM2)의 문턱전압이 합해진 크기인 대략 1.72V의 크기를 갖는다. 따라서 제1 P모스 트랜지스터(PM1)의 게이트-드레인 전압(Vgd), 게이트-소스 전압(Vgs), 및 드레인-소스 전압(Vds)은 각각 0V, 1.58V, 및 1.58V이며, 이에 따라 풀-업 드라이버(210) 구동시 제1 P모스 트랜지스터(PM1)의 단자들 사이에 신뢰성 보장 전압인 1.98V 이내의 전압이 인가된다. 제2 P모스 트랜지스터(PM2)의 게이트-드레인 전압(Vgd), 게이트-소스 전압(Vgs), 및 드레인-소스 전압(Vds)은 각각 1.48V, 0.4V, 및 1.08V이며, 이에 따라 풀-업 드라이버(210) 구동시 제2 P모스 트랜지스터(PM2)의 단자들 사이에도 신뢰성 보장 전압인 1.98V 이내의 전압이 인가된다.The A node (node_A) voltage between the first PMOS transistor PM1 and the second PMOS transistor PM2 is the sum of the sum of the second external bias voltage Vbias2 and the threshold voltage of the second PMOS transistor PM2 Lt; RTI ID = 0.0 > 1.72 < / RTI > Therefore, the gate-drain voltage Vgd, the gate-source voltage Vgs, and the drain-source voltage Vds of the first PMOS transistor PM1 are 0 V, 1.58 V, and 1.58 V, respectively, When the up driver 210 is driven, a voltage of 1.98 V or less, which is a reliability assurance voltage, is applied between the terminals of the first PMOS transistor PM1. The gate-drain voltage Vgd, the gate-source voltage Vgs and the drain-source voltage Vds of the second PMOS transistor PM2 are 1.48 V, 0.4 V and 1.08 V, respectively, When the up driver 210 is driven, a voltage of 1.98 V, which is a reliability assurance voltage, is applied between the terminals of the second PMOS transistor PM2.

도 13은 데이터 신호(DATA) 및 패드 신호(PADR)가 각각 하이 레벨 신호 및 고전압을 유지하는 경우에서의 풀-업 드라이버(210)를 구성하는 제1 P모스 트랜지스터(PM1) 및 제2 P모스 트랜지스터(PM2)의 단자들 사이에 인가되는 전압을 나타내 보인 도면이다. 도 13에서 도 3과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 13을 참조하면, 데이터 신호(DATA)가 하이 레벨 신호이고, 패드 신호(PADR)가 고전압(VDDH)인 3.3V를 유지하는 동안, 고전압 출력 드라이버(200)의 풀-다운 드라이버(220)는 비활성화 상태를 유지하고, 풀-업 드라이버(210)는 활성화 상태를 유지한다. 비활성화 상태인 풀-다운 드라이버(220)를 구성하는 제1 N모스 트랜지스터(NM1)의 게이트에는 제2 게이트 제어신호(NG)로서 그라운드전압인 0V가 인가된다. 그리고 도 9를 참조하여 설명한 바와 같이, 제2 N모스 트랜지스터(NM2)의 게이트에는 제2 바이어스 제어 신호(N_bias)로서 중간전압(VDDM)인 1.8V가 인가된다. 활성화 상태인 풀-업 드라이버(210)의 제1 P모스 트랜지스터(PM1)의 게이트에는 제1 게이트 제어신호(PG)로서 제1 외부 바이어스 전압(Vbias1)에 제3 레벨 쉬프터(LS3)(283) 내부의 P모스 트랜지스터의 문턱전압, 예컨대 0.4V가 더해진 1.72V가 인가된다. 그리고 도 6을 참조하여 설명한 바와 같이, 풀-업 드라이버(210)의 제2 P모스 트랜지스터(PM2)의 게이트에는 제1 바이어스 제어 신호(P_bias)로서 제2 외부 바이어스 전압(Vbias2)인 1.32V가 인가된다.13 shows the relationship between the first PMOS transistor PM1 and the second PMOS transistor PM1 constituting the pull-up driver 210 in the case where the data signal DATA and the pad signal PADR respectively maintain a high level signal and a high voltage, And a voltage applied between the terminals of the transistor PM2. In Fig. 13, the same reference numerals as those in Fig. 3 denote the same components. 13, while the data signal DATA is a high level signal and the pad signal PADR maintains the high voltage VDDH of 3.3 V, the pull-down driver 220 of the high voltage output driver 200 The pull-up driver 210 remains in the inactive state, and the pull-up driver 210 remains in the active state. A ground voltage of 0V is applied to the gate of the first NMOS transistor NM1 constituting the pull-down driver 220 in a deactivated state as the second gate control signal NG. As described with reference to FIG. 9, the intermediate voltage (VDDM) of 1.8V is applied to the gate of the second NMOS transistor NM2 as the second bias control signal N_bias. The third level shifter LS3 283 is connected to the first external bias voltage Vbias1 as the first gate control signal PG at the gate of the first PMOS transistor PM1 of the pull- The threshold voltage of the internal PMOS transistor, for example, 0.4 V, is applied. 6, a first external bias voltage Vbias2 of 1.32 V is applied to the gate of the second PMOS transistor PM2 of the pull-up driver 210 as a first bias control signal P_bias .

제1 P모스 트랜지스터(PM1) 및 제2 P모스 트랜지스터(PM2) 사이의 A 노드(node_A)는 제2 P모스 트랜지스터(PM2)의 게이트에 인가되는 1.32V에 제2 P모스 트랜지스터(PM2)의 문턱전압, 예컨대 0.4V가 더해진 전압, 즉 1.72V가 유지된다. 이에 따라 제1 P모스 트랜지스터(PM1)의 게이트-드레인 전압(Vgd), 게이트-소스 전압(Vgs), 및 드레인-소스 전압(Vds)은 각각 0V, 1.58V, 및 1.58V이며, 이에 따라 풀-업 드라이버(210) 구동시 제1 P모스 트랜지스터(PM1)의 단자들 사이에 신뢰성 보장 전압인 1.98V 이내의 전압이 인가된다. 제2 P모스 트랜지스터(PM2)의 게이트-드레인 전압(Vgd), 게이트-소스 전압(Vgs), 및 드레인-소스 전압(Vds)도 각각 1.98V, 0.4V, 및 1.58V이며, 이에 따라 풀-업 드라이버(210) 구동시 제2 P모스 트랜지스터(PM2)의 단자들 사이에도 신뢰성 보장 전압인 1.98V 이내의 전압이 인가된다.A node (node_A) between the first PMOS transistor PM1 and the second PMOS transistor PM2 is connected to the gate of the second PMOS transistor PM2 at 1.32 V applied to the gate of the second PMOS transistor PM2 A voltage to which a threshold voltage, for example, 0.4 V is added, i.e., 1.72 V is maintained. Thus, the gate-drain voltage Vgd, the gate-source voltage Vgs, and the drain-source voltage Vds of the first PMOS transistor PM1 are 0 V, 1.58 V, and 1.58 V, respectively, Up driver 210, a voltage within 1.98 V, which is a reliability assurance voltage, is applied between the terminals of the first PMOS transistor PM1. The gate-source voltage Vgs, and the drain-source voltage Vds of the second PMOS transistor PM2 are also 1.98 V, 0.4 V, and 1.58 V, respectively, When the up driver 210 is driven, a voltage of 1.98 V, which is a reliability assurance voltage, is applied between the terminals of the second PMOS transistor PM2.

도 14 및 도 15는 데이터 신호가 로우 레벨 신호로 전환되고, 패드 신호(PADR)가 고전압에서 그라운드 전압으로 트리거링되는 동안의 도 3의 고전압 출력 드라이버(200)의 풀-다운 드라이버(220)를 구성하는 제1 N모스 트랜지스터(NM1) 및 제2 N모스 트랜지스터(NM2)의 단자들 사이에 인가되는 전압을 나타내 보인 도면들이다. 도 14 및 도 15에서 도 3과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 14는, 패드 신호(PADR)가 고전압(VDDH)인 3.3V에서 그라운드 전압인 0V로 트리거링되는 과정에서 고전압(VDDH)인 2.2V에 가까운 크기(예컨대 대략 3.0V)를 갖는 경우를 나타낸다. 그리고 도 15는, 패드 신호(PADR)가고전압(VDDH)인 3.3V에서 그라운드 전압인 0V로 트리거링되는 과정에서 중간전압(VDDM)인 1.8V보다 작은 경우를 나타낸다.14 and 15 illustrate a pull-down driver 220 of the high voltage output driver 200 of FIG. 3 while the data signal is switched to a low level signal and the pad signal PADR is triggered from a high voltage to a ground voltage. The first NMOS transistor NM1 and the second NMOS transistor NM2 are connected in series. In Figs. 14 and 15, the same reference numerals as those in Fig. 3 denote the same components. Fig. 14 shows a case where the pad signal PADR has a magnitude close to 2.2V (for example, about 3.0 V) which is the high voltage VDDH in the process of being triggered from 3.3V which is the high voltage VDDH to 0V which is the ground voltage. 15 shows a case where the pad signal PADR is smaller than 1.8V which is the intermediate voltage VDDM in the process of being triggered from 3.3V which is the high voltage VDDH to 0V which is the ground voltage.

도 14 및 도 15를 참조하면, 데이터 신호(DATA)가 하이 레벨 신호에서 로우 레벨 신호로 전환됨에 따라, 풀-다운 드라이버(220)는 활성화되고, 풀-업 드라이버(210)는 비활성화된다. 먼저 도 14에 나타낸 바와 같이, 패드 신호(PADR)가 트리거링되는 과정에서, 패드 신호(PADR)가 아직 고전압(VDDH)인 3.3V에 가까운 크기(예컨대 대략 3.0V)를 갖는 경우, 비활성화 상태의 풀-업 드라이버(210)를 구성하는 제1 P모스 트랜지스터(PM1)의 게이트에는 제1 게이트 제어 신호(PG)로서 고전압(VDDH)인 3.3V가 인가된다. 그리고 도 6을 참조하여 설명한 바와 같이, 제2 P모스 트랜지스터(PM2)의 게이트에는 제1 바이어스 제어 신호(P_bias)로서 중간전압(VDDM)인 1.8V가 인가된다. 활성화 상태의 풀-다운 드라이버(220)의 제1 N모스 트랜지스터(NM1)의 게이트에는 제2 게이트 제어신호(NG)로서 중간전압(VDDM)인 1.8V가 인가된다. 그리고 도 9를 참조하여 설명한 바와 같이, 풀-다운 드라이버(220)의 제2 N모스 트랜지스터(NM2)의 게이트에는 제2 바이어스 제어 신호(N_bias)로서 순간적으로 고전압(VDDH)인 3.3V로 부스팅된 전압이 인가된다.Referring to FIGS. 14 and 15, as the data signal DATA is switched from the high level signal to the low level signal, the pull-down driver 220 is activated and the pull-up driver 210 is inactivated. 14, when the pad signal PADR has a magnitude close to 3.3 V (for example, about 3.0 V) which is still the high voltage VDDH in the course of triggering the pad signal PADR, The high voltage VDDH of 3.3 V is applied as the first gate control signal PG to the gate of the first PMOS transistor PM1 constituting the up driver 210. [ As described with reference to FIG. 6, the intermediate voltage (VDDM) of 1.8 V is applied to the gate of the second PMOS transistor PM2 as the first bias control signal P_bias. The intermediate voltage VDDM of 1.8V is applied as the second gate control signal NG to the gate of the first NMOS transistor NM1 of the pull-down driver 220 in the active state. 9, the gate of the second NMOS transistor NM2 of the pull-down driver 220 is instantaneously boosted to 3.3V, which is a high voltage VDDH, as the second bias control signal N_bias Voltage is applied.

제2 N모스 트랜지스터(NM2)의 게이트에 순간적으로 부스팅된 3.3V가 인가되지만, 제1 N모스 트랜지스터(NM1)이 턴 온 됨에 따라, 제1 N모스 트랜지스터(NM1) 및 제2 N모스 트랜지스터(NM2) 사이의 B 노드(node_B) 전압은 증가하기 시작하여 대략 1.9V 전후의 크기를 갖는다. 따라서 제1 N모스 트랜지스터(NM1)의 게이트-드레인 전압(Vgd), 게이트-소스 전압(Vgs), 및 드레인-소스 전압(Vds)은 각각 0V, 1.8V, 및 1.8V이며, 이에 따라 풀-다운 드라이버(220) 구동시 제1 N모스 트랜지스터(NM1)의 단자들 사이에 신뢰성 보장 전압인 1.98V 이내의 전압이 인가된다. 제2 N모스 트랜지스터(NPM2)의 게이트-드레인 전압(Vgd), 게이트-소스 전압(Vgs), 및 드레인-소스 전압(Vds)은 각각 0.3V, 1.4V, 및 1.1V이며, 이에 따라 풀-다운 드라이버(220) 구동시 제2 N모스 트랜지스터(NM2)의 단자들 사이에도 신뢰성 보장 전압인 1.98V 이내의 전압이 인가된다.The 3.3 V boosted momentarily is applied to the gate of the second NMOS transistor NM2. However, as the first NMOS transistor NM1 is turned on, the first NMOS transistor NM1 and the second NMOS transistor NM2 The voltage of the B node (node B) starts to increase and is about 1.9 V in magnitude. Therefore, the gate-drain voltage Vgd, the gate-source voltage Vgs, and the drain-source voltage Vds of the first NMOS transistor NM1 are 0V, 1.8V, and 1.8V, respectively, When the down driver 220 is driven, a voltage of 1.98 V, which is a reliability assurance voltage, is applied between the terminals of the first NMOS transistor NM1. The gate-drain voltage Vgd, the gate-source voltage Vgs and the drain-source voltage Vds of the second NMOS transistor NPM2 are 0.3 V, 1.4 V and 1.1 V, respectively, When the down driver 220 is driven, a voltage of 1.98 V, which is a reliability assurance voltage, is applied between the terminals of the second NMOS transistor NM2.

다음에 도 15에 나타낸 바와 같이, 패드 신호(PADR)가 트리거링되는 과정에서, 패드 신호(PADR)가 중간전압(VDDM)인 1.8V보다 작은 크기(예컨대 0.5V)으로 작아지는 경우, 활성화 상태의 풀-다운 드라이버(220)의 제1 N모스 트랜지스터(NM1)의 게이트에 인가되는 제2 게이트 제어신호(NG)는 제1 외부 바이어스 전압(Vbias1)인 1.32V가 유지된다. 그리고 도 9를 참조하여 설명한 바와 같이, 제2 P모스 트랜지스터(PM2)의 게이트에는 제1 바이어스 제어 신호(P_bias)로서 제2 외부 바이어스 전압(Vbias2)인 1.32V가 인가된다. Next, as shown in FIG. 15, when the pad signal PADR is reduced to a magnitude (for example, 0.5 V) smaller than the intermediate voltage VDDM of 1.8 V in the course of triggering the pad signal PADR, The second gate control signal NG applied to the gate of the first NMOS transistor NM1 of the pull-down driver 220 is maintained at 1.32 V which is the first external bias voltage Vbias1. As described with reference to FIG. 9, a first external bias voltage Vbias2 of 1.32 V is applied to the gate of the second PMOS transistor PM2 as the first bias control signal P_bias.

제2 N모스 트랜지스터(NM2)의 문턱전압이 대략 0.4V인 경우, 제1 N모스 트랜지스터(NM1) 및 제2 N모스 트랜지스터(NM2) 사이의 B 노드(node_B) 전압은 대략 1.4V 전후의 크기를 갖는다. 따라서 제1 N모스 트랜지스터(NM1)의 게이트-드레인 전압(Vgd), 게이트-소스 전압(Vgs), 및 드레인-소스 전압(Vds)은 각각 0.4V, 1.8V, 및 1.4V이며, 이에 따라 풀-다운 드라이버(220) 구동시 제1 N모스 트랜지스터(NM1)의 단자들 사이에 신뢰성 보장 전압인 1.98V 이내의 전압이 인가된다. 제2 N모스 트랜지스터(NM2)의 게이트-드레인 전압(Vgd), 게이트-소스 전압(Vgs), 및 드레인-소스 전압(Vds)은 각각 1.3V, 0.4V, 및 0.9V이며, 이에 따라 풀-다운 드라이버(220) 구동시 제2 N모스 트랜지스터(NM2)의 단자들 사이에도 신뢰성 보장 전압인 1.98V 이내의 전압이 인가된다.When the threshold voltage of the second NMOS transistor NM2 is approximately 0.4 V, the voltage of the B node (node_B) between the first NMOS transistor NM1 and the second NMOS transistor NM2 is approximately 1.4 V . Therefore, the gate-drain voltage Vgd, the gate-source voltage Vgs, and the drain-source voltage Vds of the first NMOS transistor NM1 are 0.4 V, 1.8 V, and 1.4 V, respectively, -Down driver 220, a voltage of 1.98 V, which is a reliability assurance voltage, is applied between the terminals of the first NMOS transistor NM1. The gate-drain voltage Vgd, the gate-source voltage Vgs and the drain-source voltage Vds of the second NMOS transistor NM2 are 1.3 V, 0.4 V and 0.9 V, respectively, When the down driver 220 is driven, a voltage of 1.98 V, which is a reliability assurance voltage, is applied between the terminals of the second NMOS transistor NM2.

상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.Although the embodiments of the present application as described above illustrate and describe the drawings, it is intended to illustrate what is being suggested in the present application and is not intended to limit what is presented in the present application in a detailed form.

200...출력 드라이버 201...제1 입력단자
202...제2 입력단자 203...출력단자
204...피드백단자 205...패드
210...풀-업 드라이버 211...제1 메인 드라이버
212...제1 바이어스 드라이버 220...풀-다운 드라이버
221...제2 메인 드라이버 222...제2 바이어스 드라이버
230...제1 패드 상태 검출 로직 240...제2 패드 상태 검출 로직
250...제1 드라이버 부스팅 제어 로직
260...제2 드라이버 부스팅 제어 로직
271...제1 버퍼 272...제2 버퍼
281...제1 레벨 쉬프터 282...제2 레벨 쉬프터
283...제3 레벨 쉬프터 284...제4 레벨 쉬프터
290...제어로직200 ... output driver 201 ... first input terminal
202 ... second input terminal 203 ... output terminal
204 ... feedback terminal 205 ... pad
210 ... pull-up driver 211 ... first main driver
212 ... first bias driver 220 ... full-down driver
221 ... second main driver 222 ... second bias driver
230 ... first pad state detection logic 240 ... second pad state detection logic
250 ... first driver boosting control logic
260 ... second driver boosting control logic
271 ... first buffer 272 ... second buffer
281 ... first level shifter 282 ... second level shifter
283 ... third level shifter 284 ... fourth level shifter
290 ... control logic

Claims (31)

고전압과 출력 단자 사이에서 직렬로 접속되어 풀-업 드라이버를 구성하는 제1 메인 드라이버 및 제1 바이어스 드라이버;
그라운드와 상기 출력 단자 사이에서 직렬로 접속되어 풀-다운 드라이버를 구성하는 제2 메인 드라이버 및 제2 바이어스 드라이버;
상기 출력 단자에 결합되는 패드에서의 전압을 검출하여 제1 패드 상태 검출 신호를 발생시키는 제1 패드 상태 검출 로직;
상기 패드에서의 전압을 검출하여 제2 패드 상태 검출 신호를 발생시키는 제2 패드 상태 검출 로직;
상기 제1 패드 상태 검출 신호 및 데이터 신호에 응답하여 상기 제1 바이어스 드라이버에 대한 제1 제어 신호를 발생시키는 제1 드라이버 부스팅 제어 로직; 및
상기 제2 패드 상태 검출 신호에 응답하여 상기 제2 바이어스 드라이버에 대한 제2 제어 신호를 발생시키는 제2 드라이버 부스팅 제어 로직을 포함하는 고전압 출력 드라이버.A first main driver and a first bias driver connected in series between the high voltage and the output terminal to constitute a pull-up driver;
A second main driver and a second bias driver connected in series between the ground and the output terminal to constitute a pull-down driver;
First pad state detection logic for detecting a voltage at a pad coupled to the output terminal and generating a first pad state detection signal;
Second pad state detection logic for detecting a voltage at the pad and generating a second pad state detection signal;
A first driver boosting control logic responsive to the first pad state detection signal and the data signal to generate a first control signal for the first bias driver; And
And second driver boosting control logic responsive to the second pad state detection signal to generate a second control signal for the second bias driver. 제1항에 있어서,
상기 제1 메인 드라이버 및 제1 바이어스 드라이버는, 각각 제1 P모스 트랜지스터 및 제2 P모스 트랜지스터로 구성되고,
상기 제2 메인 드라이버 및 제2 바이어스 드라이버는, 각각 제1 N모스 트랜지스터 및 제2 N모스 트랜지스터로 구성되는 고전압 출력 드라이버.The method according to claim 1,
Wherein the first main driver and the first bias driver are composed of a first PMOS transistor and a second PMOS transistor,
Wherein the second main driver and the second bias driver are constituted by a first NMOS transistor and a second NMOS transistor, respectively. 제2항에 있어서,
상기 제1 P모스 트랜지스터, 제2 P모스 트랜지스터, 제1 N모스 트랜지스터, 및 제2 N모스 트랜지스터는, 상기 패드에서의 최대 출력전압인 고전압보다 작은 크기의 중간전압 동작용 저전압 소자로 구성되는 고전압 출력 드라이버.3. The method of claim 2,
Wherein the first PMOS transistor, the second PMOS transistor, the first NMOS transistor, and the second NMOS transistor are connected in series between the high voltage Output driver. 제3항에 있어서,
데이터 신호에 대한 1차 레벨 쉬프팅을 수행하여 1차 레벨 쉬프트된 데이터 신호로서 상기 중간전압 또는 그라운드 전압을 출력하는 제1 레벨 쉬프터;
인에이블 제어 신호에 대한 1차 레벨 쉬프팅을 수행하여 1차 레벨 쉬프트된 인에이블 제어 신호로서 상기 중간전압 또는 그라운드 전압을 출력하는 제2 레벨 쉬프터;
상기 1차 레벨 쉬프트된 데이터 신호를 반전시킨 후 2차 레벨 쉬프팅을 수행하여 2차 레벨 쉬프트된 데이터 신호로서 상기 중간전압 또는 고전압을 출력하고, 상기 제1 P모스 트랜지스터의 게이트에 인가되는 제1 게이트 제어신호로서 상기 고전압 또는 제1 외부 바이어스 전압을 출력하는 제3 레벨 쉬프터;
상기 1차 레벨 쉬프트된 인에이블 제어 신호에 대한 2차 레벨 쉬프팅을 수행하여 2차 레벨 쉬프트된 인에이블 제어 신호로서 상기 고전압 또는 제1 외부 바이어스 전압을 출력하는 제4 레벨 쉬프터; 및
상기 1차 레벨 쉬프트된 데이터 신호를 반전시킨 후 상기 제1 N모스 트랜지스터의 게이트에 인가되는 제2 게이트 제어신호로서 중간전압 또는 그라운드 전압을 출력하는 제어 로직을 더 포함하는 고전압 출력 드라이버.The method of claim 3,
A first level shifter for performing a first level shifting on a data signal to output the intermediate voltage or the ground voltage as a first level shifted data signal;
A second level shifter for performing the first level shift to the enable control signal to output the intermediate voltage or the ground voltage as a first level shifted enable control signal;
And a second gate connected to the gate of the first PMOS transistor, for inverting the first level shifted data signal and then performing second level shifting to output the intermediate voltage or the high voltage as a second level shifted data signal, A third level shifter for outputting the high voltage or the first external bias voltage as a control signal;
A fourth level shifter for performing the second level shifting on the first level shifted enable control signal to output the high voltage or the first external bias voltage as a second level shifted enable control signal; And
Further comprising control logic for inverting the first level shifted data signal and then outputting an intermediate voltage or ground voltage as a second gate control signal applied to a gate of the first NMOS transistor. 제4항에 있어서,
상기 제1 패드 상태 검출 로직은, 상기 출력 단자에 결합되는 피드백단자를 통해 입력되는 패드 신호, 상기 1차 레벨 쉬프트된 데이터 신호, 및 상기 1차 레벨 쉬프트된 인에이블 제어 신호에 응답하여 상기 제1 패드 상태 검출 신호로서 그라운드 전압 또는 상기 중간전압을 출력하는 고전압 출력 드라이버.5. The method of claim 4,
Wherein the first pad state detection logic is responsive to a pad signal input via a feedback terminal coupled to the output terminal, the first level shifted data signal, and the first level shifted enable control signal, And a high voltage output driver for outputting a ground voltage or the intermediate voltage as a pad state detection signal. 제5항에 있어서, 상기 제1 패드 상태 검출 로직은,
상기 패드 신호에 응답하여 제1 노드에서의 노드 전압을 설정하는 노드 바이어스 설정부;
상기 노드 전압, 상기 1차 레벨 쉬프트된 데이터 신호의 반전 신호, 및 상기 1차 레벨 쉬프트된 인에이블 제어 신호의 반전 신호에 응답하여 출력단자로 상기 중간전압을 출력하는 중간전압 공급을 위한 제1 스위칭부; 및
상기 노드 전압, 상기 1차 레벨 쉬프트된 데이터 신호의 반전 신호, 및 상기 1차 레벨 쉬프트된 인에이블 제어 신호의 반전 신호에 응답하여 그라운드 전압을 출력하는 그라운드 전압 공급을 위한 제2 스위칭부를 포함하는 고전압 출력 드라이버.6. The apparatus of claim 5, wherein the first pad state detection logic comprises:
A node bias setting unit for setting a node voltage at a first node in response to the pad signal;
A first switching for intermediate voltage supply for outputting the intermediate voltage to the output terminal in response to the node voltage, the inverted signal of the first level shifted data signal, and the inverted signal of the first level shifted enable control signal, part; And
And a second switching unit for supplying a ground voltage for outputting a ground voltage in response to the node voltage, the inverted signal of the first level shifted data signal, and the inverted signal of the first level shifted enable control signal, Output driver. 제6항에 있어서,
상기 노드 바이어스 설정부는, 제3 N모스 트랜지스터 및 제4 N모스 트랜지스터를 포함하되,
상기 제3 N모스 트랜지스터의 게이트에 상기 중간전압이 인가되고, 드레인에 상기 패드 신호가 인가되며, 소스는 상기 제1 노드에 결합되고, 그리고
상기 제4 N모스 트랜지스터의 게이트에 상기 패드 신호가 인가되고, 드레인에 상기 중간전압이 인가되며, 소스는 상기 제1 노드에 결합되는 고전압 출력 드라이버.The method according to claim 6,
Wherein the node bias setting unit includes a third N-MOS transistor and a fourth N-MOS transistor,
The intermediate voltage is applied to the gate of the third NMOS transistor, the pad signal is applied to the drain, the source is coupled to the first node, and
Wherein the pad signal is applied to the gate of the fourth NMOS transistor, the intermediate voltage is applied to the drain, and the source is coupled to the first node. 제6항에 있어서,
상기 중간전압 공급을 위한 제1 스위칭부는, 상기 중간전압을 공급하는 단자와 상기 출력 단자 사이에서 직렬로 결합되도록 배치되는 제3 P모스 트랜지스터, 제4 P모스 트랜지스터, 및 제5 P모스 트랜지스터를 포함하되,
상기 제3 P모스 트랜지스터의 게이트에 상기 노드 전압이 인가되고,
상기 제4 P모스 트랜지스터의 게이트에 상기 1차 레벨 쉬프트된 데이터 신호의 반전 신호가 인가되며, 그리고
상기 제5 P모스 트랜지스터의 게이트에 상기 1차 레벨 쉬프트된 인에이블 제어 신호의 반전 신호가 인가되는 고전압 출력 드라이버.The method according to claim 6,
The first switching unit for supplying the intermediate voltage includes a third P-MOS transistor, a fourth P-MOS transistor and a fifth P-MOS transistor arranged to be coupled in series between the terminal for supplying the intermediate voltage and the output terminal However,
The node voltage is applied to the gate of the third PMOS transistor,
The inverted signal of the first-level-shifted data signal is applied to the gate of the fourth PMOS transistor, and
And the inverted signal of the first level-shifted enable control signal is applied to the gate of the fifth PMOS transistor. 제6항에 있어서,
상기 그라운드 전압 공급을 위한 제2 스위칭부는, 상기 출력 단자와 그라운드 사이에서 병렬로 결합되도록 배치되는 제5 N모스 트랜지스터, 제6 N모스 트랜지스터, 및 제7 N모스 트랜지스터를 포함하되,
상기 제5 N모스 트랜지스터의 게이트는 상기 제1 노드에 결합되고,
상기 제6 N모스 트랜지스터의 게이트에 상기 1차 레벨 쉬프트된 데이터 신호의 반전 신호가 인가되며, 그리고
상기 제7 N모스 트랜지스터의 게이트에 상기 1차 레벨 쉬프트된 인에이블 제어 신호의 반전 신호가 인가되는 고전압 출력 드라이버.The method according to claim 6,
The second switching unit for supplying the ground voltage may include a fifth NMOS transistor, a sixth NMOS transistor, and a seventh NMOS transistor arranged to be coupled in parallel between the output terminal and the ground,
A gate of the fifth NMOS transistor is coupled to the first node,
An inverted signal of the first-level-shifted data signal is applied to the gate of the sixth NMOS transistor, and
And the inverted signal of the first-level shifted enable control signal is applied to the gate of the seventh NMOS transistor. 제4항에 있어서,
상기 제2 패드 상태 검출 로직은, 상기 출력 단자에 결합되는 피드백 단자를 통해 입력되는 패드 신호와, 상기 2차 레벨 쉬프트된 데이터 신호와, 그리고 상기 2차 레벨 쉬프트된 인에이블 제어 신호에 응답하여, 상기 제2 패드 상태 검출 신호로서 상기 중간전압 또는 상기 고전압을 출력하는 고전압 출력 드라이버.5. The method of claim 4,
Wherein the second pad state detection logic is responsive to a pad signal input via a feedback terminal coupled to the output terminal, the second level shifted data signal, and the second level shifted enable control signal, And outputs the intermediate voltage or the high voltage as the second pad state detection signal. 제9항에 있어서, 상기 제2 패드 상태 검출 로직은,
상기 패드 신호에 응답하여 제1 노드에서의 노드 전압을 설정하는 제1 노드 바이어스 설정부;
상기 2차 레벨 쉬프트된 데이터 신호에 응답하여 제2 노드에서의 노드 전압을 설정하는 제2 노드 바이어스 설정부;
상기 제1 노드에서의 노드 전압, 상기 제2 노드에서의 노드 전압, 및 상기 2차 레벨 쉬프트된 인에이블 제어 신호에 응답하여 출력 단자로 상기 중간전압을 출력하는 중간전압 공급을 위한 제1 스위칭부; 및
상기 제1 노드에서의 노드 전압, 상기 제2 노드에서의 노드 전압, 및 상기 2차 레벨 쉬프트된 인에이블 제어 신호에 응답하여 출력단자로 상기 고전압을 출력하는 고전압 공급을 위한 제2 스위칭부를 포함하는 고전압 출력 드라이버.10. The apparatus of claim 9, wherein the second pad state detection logic comprises:
A first node bias setting unit configured to set a node voltage at a first node in response to the pad signal;
A second node bias setting unit for setting a node voltage at a second node in response to the second level shifted data signal;
A first switching unit for supplying the intermediate voltage to the output terminal in response to the node voltage at the first node, the node voltage at the second node, and the second level shifted enable control signal, ; And
And a second switching unit for supplying the high voltage to the output terminal in response to the node voltage at the first node, the node voltage at the second node, and the second level shifted enable control signal High-voltage output driver. 제11항에 있어서, 상기 제1 노드 바이어스 설정부는,
게이트가 중간전압을 공급하는 단자에 결합되고, 소스에는 상기 패드 신호가 입력되며, 드레인은 상기 제1 노드에 결합되는 제6 P모스 트랜지스터; 및
게이트에는 상기 패드신호가 입력되고, 소스는 상기 중간전압을 공급하는 단자에 결합되며, 드레인은 상기 제1 노드에 결합되는 제7 P모스 트랜지스터를 포함하는 고전압 출력 드라이버.12. The apparatus of claim 11, wherein the first node bias setting unit comprises:
A sixth PMOS transistor having a gate coupled to a terminal for supplying an intermediate voltage, a source receiving the pad signal, and a drain coupled to the first node; And
And a seventh PMOS transistor having a gate connected to the pad signal, a source coupled to a terminal for supplying the intermediate voltage, and a drain coupled to the first node. 제11항에 있어서,
상기 제2 노드 바이어스 설정부는, 고전압이 공급되는 단자와 중간전압이 공급되는 단자 사이에서 직렬로 결합되는 제8 P모스 트랜지스터와 제8 N모스 트랜지스터를 포함하되,
상기 제8 P모스 트랜지스터의 게이트 및 상기 제8 N모스 트랜지스터의 게이트에는 상기 2차 레벨 쉬프트된 데이터 신호가 인가되는 고전압 출력 드라이버.12. The method of claim 11,
The second node bias setting unit includes an eighth PMOS transistor and an eighth NMOS transistor coupled in series between a terminal to which a high voltage is supplied and a terminal to which an intermediate voltage is supplied,
And the second level shifted data signal is applied to the gate of the eighth PMOS transistor and the gate of the eighth NMOS transistor. 제11항에 있어서,
상기 그라운드 전압 공급을 위한 제1 스위칭부는, 출력 단자와 상기 중간전압을 공급하는 단자 사이에서 직렬로 결합되는 제9 N모스 트랜지스터와, 제10 N모스 트랜지스터와, 제11 N모스 트랜지스터를 포함하되,
상기 제9 N모스 트랜지스터의 게이트에는 상기 제2 노드에서의 노드 전압이 인가되고,
상기 제10 N모스 트랜지스터의 게이트에는 상기 2차 레벨 쉬프트된 인에이블 제어 신호가 인가되며, 그리고
상기 제11 N모스 트랜지스터의 게이트에는 상기 제1 노드에서의 노드 전압이 인가되는 고전압 출력 드라이버.12. The method of claim 11,
The first switching unit for supplying the ground voltage includes a ninth NMOS transistor coupled in series between an output terminal and a terminal for supplying the intermediate voltage, a tenth NMOS transistor, and an eleventh NMOS transistor,
A node voltage at the second node is applied to the gate of the ninth NMOS transistor,
The second level shifted enable control signal is applied to the gate of the tenth NMOS transistor, and
And a node voltage at the first node is applied to a gate of the eleventh NMOS transistor. 제11항에 있어서,
상기 고전압 공급을 위한 제2 스위칭부는, 상기 고전압이 공급되는 단자와 출력 단자 사이에서 병렬로 결합되는 제9 P모스 트랜지스터와, 제10 P모스 트랜지스터와, 제11 P모스 트랜지스터를 포함하되,
상기 제9 P모스 트랜지스터의 게이트에는 상기 제1 노드에서의 노드 전압이 인가되고,
상기 제10 P모스 트랜지스터의 게이트에는 상기 제2 노드에서의 노드 전압이 인가되며, 그리고
상기 제11 P모스 트랜지스터의 게이트에는 상기 2차 레벨 쉬프트된 인에이블 제어 신호가 인가되는 고전압 출력 드라이버.12. The method of claim 11,
The second switching unit for supplying the high voltage includes a ninth PMOS transistor, a tenth PMOS transistor and an eleventh PMOS transistor, which are coupled in parallel between the terminal to which the high voltage is supplied and the output terminal,
A node voltage at the first node is applied to the gate of the ninth PMOS transistor,
The node voltage at the second node is applied to the gate of the tenth PMOS transistor, and
And the second level shifted enable control signal is applied to the gate of the eleventh PMOS transistor. 제4항에 있어서, 상기 제1 드라이버 부스팅 제어 로직은,
상기 제1 패드 상태 검출 신호에 응답하여 출력 단자로 그라운드 전압을 출력하거나 출력 단자를 제1 노드에 결합시키는 그라운드 전압 공급부;
상기 1차 레벨 쉬프트된 데이터 신호 및 그 반전 신호와, 상기 1차 레벨 쉬프트된 인에이블 제어 신호 및 그 반전 신호에 응답하여 제2 외부 바이어스 전압을 상기 제1 노드에 공급하는 제2 외부 바이어스 전압 공급부; 및
상기 1차 레벨 쉬프트된 데이터 신호의 반전 신호 및 상기 1차 레벨 쉬프트된 인에이블 제어 신호의 반전 신호에 응답하여 중간전압을 상기 출력 단자로 출력하는 중간전압 공급부를 포함하는 고전압 출력 드라이버.5. The method of claim 4, wherein the first driver boosting control logic comprises:
A ground voltage supply unit for outputting a ground voltage to an output terminal or coupling an output terminal to a first node in response to the first pad state detection signal;
A second external bias voltage supply unit for supplying a second external bias voltage to the first node in response to the first level shifted data signal and its inverted signal, the first level shifted enable control signal, ; And
And an intermediate voltage supply section for outputting an intermediate voltage to the output terminal in response to the inverted signal of the first level shifted data signal and the inverted signal of the first level shifted enable control signal. 제16항에 있어서,
상기 그라운드 전압 공급부는, 상기 제1 노드와 출력 단자 사이에 배치되는 제12 P모스 트랜지스터와, 상기 출력 단자와 그라운드 사이에 배치되는 제12 N모스 트랜지스터를 포함하되,
상기 제12 P모스 트랜지스터의 게이트 및 제12 N모스 트랜지스터의 게이트에 상기 제1 패드 상태 검출 신호가 인가되는 고전압 출력 드라이버.17. The method of claim 16,
Wherein the ground voltage supply unit includes a twelfth P-mos transistor disposed between the first node and the output terminal, and a twelfth NMOS transistor disposed between the output terminal and the ground,
And the first pad state detection signal is applied to the gate of the twelfth PMOS transistor and the gate of the twelfth NMOS transistor. 제16항에 있어서,
상기 제2 외부 바이어스 전압 공급부는,
상기 제2 외부 바이어스 전압이 공급되는 단자와 상기 제1 노드 사이에서 직렬로 결합되는 제13 P모스 트랜지스터 및 제14 P모스 트랜지스터와,
상기 제2 외부 바이어스 전압이 공급되는 단자와 상기 제1 노드 사이에서 직렬로 결합되고 상기 제13 P모스 트랜지스터 및 제14 P모스 트랜지스터와는 병렬로 결합되는 제13 N모스 트랜지스터 및 제14 N모스 트랜지스터를 포함하되,
상기 제13 P모스 트랜지스터의 게이트에는 상기 1차 레벨 쉬프트된 인에이블 제어 신호의 반전 신호가 인가되고,
상기 제14 P모스 트랜지스터의 게이트에는 상기 1차 레벨 쉬프트된 데이터 신호의 반전 신호가 인가되고,
상기 제13 N모스 트랜지스터의 게이트에는 상기 1차 레벨 쉬프트된 인에이블 제어 신호가 인가되고,
상기 제14 N모스 트랜지스터의 게이트에는 상기 1차 레벨 쉬프트된 데이터 신호가 인가되는 고전압 출력 드라이버.17. The method of claim 16,
Wherein the second external bias voltage supply unit includes:
A thirteenth PMOS transistor and a fourteenth PMOS transistor serially coupled between a terminal to which the second external bias voltage is supplied and the first node,
A thirteenth NMOS transistor and a fourteenth NMOS transistor coupled in series between the first node and a terminal to which the second external bias voltage is supplied and being coupled in parallel with the thirteenth PMOS transistor and the fourteenth PMOS transistor, , ≪ / RTI &
An inverted signal of the first-level shifted enable control signal is applied to the gate of the thirteenth PMOS transistor,
An inverted signal of the first-level shifted data signal is applied to the gate of the 14th P mode transistor,
The first level-shifted enable control signal is applied to the gate of the thirteenth NMOS transistor,
And the first-order level shifted data signal is applied to the gate of the 14th NMOS transistor. 제16항에 있어서,
상기 중간전압 공급부는,
중간전압이 공급되는 단자와 상기 출력 단자 사이에 배치되는 제15 P모스 트랜지스터와,
상기 1차 레벨 쉬프트된 인에이블 제어 신호의 반전 신호 및 상기 1차 레벨 쉬프트된 데이터 신호의 반전 신호를 입력받아 중간전압 또는 그라운드 전압을 상기 제15 P모스 트랜지스터의 게이트로 출력시키는 노아 로직 게이트를 포함하는 고전압 출력 드라이버.17. The method of claim 16,
The intermediate voltage supply unit includes:
A fifteenth P-MOS transistor arranged between the output terminal and a terminal to which an intermediate voltage is supplied,
And a NOR logic gate receiving the inverted signal of the first level shifted enable control signal and the inverted signal of the first level shifted data signal and outputting an intermediate voltage or ground voltage to the gate of the fifteenth PMOS transistor A high-voltage output driver. 제4항에 있어서, 상기 제2 드라이버 부스팅 제어 로직은,
중간전압이 공급되고 고전압이 공급되기 전까지 가상 플로팅 P웰 바이어스로 중간전압을 출력하고, 중간전압 및 고전압이 모두 공급되면 상기 가상 플로팅 P웰 바이어스로 고전압을 출력하는 가상 플로팅 P웰 바이어스 발생부;
상기 제2 패드 상태 검출 신호에 응답하여 출력 단자로 중간전압을 출력하는 중간전압 공급을 위한 제1 스위칭부; 및
상기 제2 패드 상태 검출 신호에 응답하여 상기 출력 단자로 상기 가상 플로팅 P웰 바이어스 발생부의 출력신호를 출력하는 고전압 공급을 위한 제2 스위칭부를 포함하는 고전압 출력 드라이버.5. The method of claim 4, wherein the second driver boosting control logic comprises:
A virtual floating P well bias generator for outputting an intermediate voltage with a virtual floating P well bias until an intermediate voltage is supplied and a high voltage is supplied and outputting a high voltage to the virtual floating P well bias when both an intermediate voltage and a high voltage are supplied;
A first switching unit for supplying an intermediate voltage to the output terminal in response to the second pad state detection signal; And
And a second switching unit for supplying a high voltage to the output terminal in response to the second pad state detection signal to output an output signal of the virtual floating P well bias generating unit to the output terminal. 제20항에 있어서,
상기 가상 플로팅 P웰 바이어스 발생부는, 고전압이 공급되는 단자와 중간전압이 공급되는 단자 사이에서 직렬로 결합되는 제16 P모스 트랜지스터 및 제17 P모스 트랜지스터를 포함하되,
상기 제16 P모스 트랜지스터 및 제17 P모스 트랜지스터 사이에 출력 단자가 분지되고,
상기 제16 P모스 트랜지스터의 게이트 및 제17 P모스 트랜지스터의 게이트에 각각 중간전압 및 고전압이 인가되는 고전압 출력 드라이버.21. The method of claim 20,
Wherein the virtual floating P well bias generator includes a 16th PMOS transistor and a 17th PMOS transistor coupled in series between a terminal to which a high voltage is supplied and a terminal to which an intermediate voltage is supplied,
An output terminal is branched between the sixteenth PMOS transistor and the seventeenth PMOS transistor,
The intermediate voltage and the high voltage are applied to the gates of the sixteenth PMOS transistor and the seventeenth PMOS transistor, respectively. 제20항에 있어서,
상기 중간전압 공급을 위한 제1 스위칭부는, 제15 N모스 트랜지스터를 포함하되,
상기 제15 N모스 트랜지스터의 게이트에 상기 제2 패드 상태 검출 신호가 인가되고, 드레인 및 소스는 각각 중간전압이 공급되는 단자 및 상기 출력 단자에 결합되는 고전압 출력 드라이버.21. The method of claim 20,
Wherein the first switching unit for supplying the intermediate voltage includes a fifteenth NMOS transistor,
Wherein the second pad state detection signal is applied to the gate of the fifteenth NMOS transistor, and the drain and the source are respectively connected to a terminal to which an intermediate voltage is supplied and to the output terminal. 제22항에 있어서,
상기 제2 패드 상태 검출 신호에 응답하여 고전압 또는 중간전압을 출력하는 인버터와,
상기 출력 단자와 중간전압이 공급되는 단자 사이에 배치되며, 상기 인버터로부터의 출력 신호를 게이트에 인가받는 제18 P모스 트랜지스터를 더 포함하는 고전압 출력 드라이버.23. The method of claim 22,
An inverter for outputting a high voltage or an intermediate voltage in response to the second pad state detection signal,
Further comprising an eighteenth PMOS transistor disposed between the output terminal and a terminal to which an intermediate voltage is supplied and receiving an output signal from the inverter. 제20항에 있어서,
고전압 공급을 위한 제2 스위칭부는, 제19 P모스 트랜지스터를 포함하되,
상기 제19 P모스 트랜지스터의 게이트에는 상기 제2 패드 상태 검출 신호가 인가되고, 소스에는 상기 가상 플로팅 P웰 바이어스가 인가되며, 드레인은 상기 출력 단자에 결합되는 고전압 출력 드라이버.21. The method of claim 20,
The second switching unit for supplying a high voltage includes a 19th P MOS transistor,
Wherein the ninth pMOS transistor has a gate to which the second pad state detection signal is applied, a source to which the virtual floating P well bias is applied, and a drain to which the output terminal is connected. 고전압을 공급하는 단자와 출력 단자 사이에서 직렬로 결합되어, 하이 레벨의 데이터 신호가 입력되면 턴 온 되어 패드로 고전압을 출력시키는 제1 P모스 트랜지스터 및 제2 P모스 트랜지스터;
그라운드와 상기 출력 단자 사이에서 직렬로 결합되어, 로우 레벨의 데이터 신호가 입력되면 턴 온 되어 상기 패드로 그라운드 전압을 출력시키는 제1 N모스 트랜지스터 및 제2 N모스 트랜지스터;
상기 데이터 신호가 로우 레벨에서 하이 레벨로 전환되어 상기 패드 전압이 그라운드 전압에서 고전압으로 트리거링되는 과정에서 상기 패드 전압이 그라운드 전압과 중간전압 사이 크기의 전압을 갖는 제1 시간 동안 제1 패드 상태 검출 신호로서 중간전압을 출력하는 제1 패드 상태 검출 로직;
상기 데이터 신호가 하이 레벨에서 로우 레벨로 전환되어 상기 패드 전압이 고전압에서 그라운드 전압으로 트리거링되는 과정에서 상기 패드 전압이 고전압과 중간전압 사이 크기의 전압을 갖는 제2 시간 동안 제2 패드 상태 검출 신호로서 중간전압을 출력하는 제2 패드 상태 검출 로직;
상기 제1 패드 상태 검출 신호가 중간전압인 동안 제1 바이어스 제어 신호로서 그라운드 전압을 상기 제2 P모스 트랜지스터의 게이트에 인가하는 제1 드라이버 부스팅 제어 로직; 및
상기 제2 패드 상태 검출 신호가 중간전압인 동안 제2 바이어스 제어 신호로서 고전압을 상기 제2 N모스 트랜지스터의 게이트에 인가하는 제2 드라이버 부스팅 제어 로직을 포함하는 고전압 출력 드라이버.A first PMOS transistor and a second PMOS transistor coupled in series between a terminal for supplying a high voltage and an output terminal and turned on when a high level data signal is input to output a high voltage to the pad;
A first NMOS transistor and a second NMOS transistor coupled in series between the ground and the output terminal to turn on when a low level data signal is input to output a ground voltage to the pad;
The data signal is switched from a low level to a high level so that the pad voltage is triggered from a ground voltage to a high voltage. In the course of the first time when the pad voltage has a voltage between the ground voltage and the intermediate voltage, A first pad state detection logic for outputting an intermediate voltage as the first pad state detection logic;
When the data signal is switched from the high level to the low level and the pad voltage is triggered from the high voltage to the ground voltage, the pad voltage is applied as a second pad state detection signal for a second time having a voltage between the high voltage and the intermediate voltage Second pad state detection logic for outputting an intermediate voltage;
A first driver boosting control logic for applying a ground voltage as a first bias control signal to the gate of the second PMOS transistor while the first pad state detection signal is at an intermediate voltage; And
And second driver boosting control logic for applying a high voltage as a second bias control signal to the gate of the second NMOS transistor while the second pad state detection signal is an intermediate voltage. 제25항에 있어서,
상기 제1 P모스 트랜지스터, 제2 P모스 트랜지스터, 제1 N모스 트랜지스터, 및 제2 N모스 트랜지스터는, 상기 패드에서의 최대 출력 전압인 고전압보다 작은 크기의 중간전압 동작용 저전압 소자로 구성되는 고전압 출력 드라이버.26. The method of claim 25,
Wherein the first PMOS transistor, the second PMOS transistor, the first NMOS transistor, and the second NMOS transistor are connected in series between the high voltage Output driver. 제26항에 있어서,
상기 제1 패드 상태 검출 로직은, 상기 제1 시간 외에는 상기 제1 패드 상태 검출 신호로서 그라운드 전압을 출력하는 고전압 출력 드라이버.27. The method of claim 26,
Wherein the first pad state detection logic outputs a ground voltage as the first pad state detection signal outside the first time period. 제27항에 있어서, 상기 제1 드라이버 부스팅 제어 로직은
상기 데이터 신호가 로우 레벨이고 상기 제1 패드 상태 검출 신호가 그라운드 전압인 경우 상기 제1 바이어스 제어 신호로서 중간전압을 출력하고,
상기 데이터 신호가 하이 레벨이고 상기 제1 패드 상태 검출 신호가 그라운드 전압인 경우 상기 제1 바이어스 제어 신호로서 외부 바이어스 전압을 출력하는 고전압 출력 드라이버.28. The method of claim 27, wherein the first driver boosting control logic
And outputs an intermediate voltage as the first bias control signal when the data signal is at a low level and the first pad state detection signal is at a ground voltage,
And outputs an external bias voltage as the first bias control signal when the data signal is at a high level and the first pad state detection signal is at a ground voltage. 제26항에 있어서,
상기 제2 패드 상태 검출 로직은, 상기 제2 시간 외에는 상기 제2 패드 상태 검출 신호로서 고전압을 출력하는 고전압 출력 드라이버.27. The method of claim 26,
And the second pad state detection logic outputs a high voltage as the second pad state detection signal outside the second time. 제29항에 있어서, 상기 제2 드라이버 부스팅 제어 로직은
상기 제2 패드 상태 검출 신호가 고전압인 경우 상기 제2 바이어스 제어 신호로서 중간전압을 출력하는 고전압 출력 드라이버.30. The method of claim 29, wherein the second driver boosting control logic
And outputs the intermediate voltage as the second bias control signal when the second pad state detection signal is a high voltage. 고전압을 공급하는 단자와 출력 단자 사이에서 직렬로 결합되어 풀-업 드라이버를 구성하는 제1 P모스 트랜지스터 및 제2 P모스 트랜지스터;
그라운드와 상기 출력 단자 사이에서 직렬로 결합되어 풀-다운 드라이버를 구성하는 제1 N모스 트랜지스터 및 제2 N모스 트랜지스터;
상기 출력 단자에 결합되는 패드 신호가 그라운드 전압에서 고전압으로 트리거링되는 과정에서 상기 패드 신호가 그라운드 신호와 중간전압 사이의 크기를 갖는 동안 상기 제2 P모스 트랜지스터의 게이트에 그라운드 전압으로 순간적으로 부스팅된 전압을 인가하는 제1 드라이버 부스팅 제어 로직; 및
상기 출력 단자에 결합되는 패드 신호가 고전압에서 그라운드 전압으로 트리거링되는 과정에서 상기 패드 신호가 고전압과 중간전압 사이의 크기를 갖는 동안 상기 제2 P모스 트랜지스터의 게이트에 고전압으로 순간적으로 부스팅된 전압을 인가하는 제2 드라이버 부스팅 제어 로직을 포함하는 고전압 출력 드라이버.A first PMOS transistor and a second PMOS transistor serially coupled between a terminal for supplying a high voltage and an output terminal and constituting a pull-up driver;
A first NMOS transistor and a second NMOS transistor serially coupled between the ground and the output terminal to constitute a pull-down driver;
And a gate connected to the gate of the second P-MOS transistor, wherein the pad signal coupled to the output terminal is triggered from a ground voltage to a high voltage, while the pad signal has a magnitude between a ground signal and an intermediate voltage, A first driver boosting control logic for applying a first driver boosting control logic; And
And a voltage boosted at a high voltage to the gate of the second PMOS transistor while the pad signal has a magnitude between a high voltage and an intermediate voltage in the process of triggering the pad signal coupled to the output terminal from the high voltage to the ground voltage And a second driver boosting control logic coupled to the second driver.
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