KR20080109171A - Metal substrate, lead frame, semiconductor package and method for manufacturing thereof - Google Patents
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Abstract
Description
도 1은 종래기술에 따른 리드프레임을 나타내는 평면도.1 is a plan view showing a lead frame according to the prior art.
도 2는 본 발명의 일 측면에 따른 메탈기판을 나타내는 단면도.2 is a cross-sectional view showing a metal substrate according to an aspect of the present invention.
도 3은 도 2의 메탈기판에 레이업 층이 적층된 모습을 나타내는 단면도.3 is a cross-sectional view illustrating a layup layer laminated on the metal substrate of FIG. 2.
도 4는 도 2의 메탈기판을 제조하는 방법을 나타내는 순서도.4 is a flowchart illustrating a method of manufacturing the metal substrate of FIG. 2.
도 5는 도 4의 제조방법을 나타내는 흐름도.5 is a flow chart showing the manufacturing method of FIG.
도 6은 본 발명의 다른 측면에 따른 리드프레임을 나타내는 평면도.Figure 6 is a plan view showing a lead frame according to another aspect of the present invention.
도 7은 도 6의 리드프레임을 나타내는 단면도.FIG. 7 is a cross-sectional view illustrating the lead frame of FIG. 6. FIG.
도 8은 도 6의 리드프레임을 제조하는 방법을 나타내는 순서도.8 is a flowchart illustrating a method of manufacturing the leadframe of FIG. 6.
도 9는 도 8의 제조방법을 나타내는 흐름도.9 is a flow chart showing the manufacturing method of FIG.
도 10은 본 발명의 또 다른 측면에 따른 반도체 패키지의 제1 실시예를 나타내는 단면도.10 is a cross-sectional view showing a first embodiment of a semiconductor package according to another aspect of the present invention.
도 11은 도 10의 반도체 패키지에 도전볼이 결합된 모습을 나타내는 단면도.FIG. 11 is a cross-sectional view illustrating a conductive ball coupled to a semiconductor package of FIG. 10. FIG.
도 12는 도 11의 반도체 패키지를 제조하는 방법을 나타내는 순서도.12 is a flowchart illustrating a method of manufacturing the semiconductor package of FIG. 11.
도 13은 도 12의 제조방법을 나타내는 흐름도.13 is a flow chart showing the manufacturing method of FIG.
도 14는 본 발명의 또 다른 측면에 따른 반도체 패키지의 제2 실시예를 나타내는 단면도.14 is a sectional view showing a second embodiment of a semiconductor package according to another aspect of the present invention.
도 15는 도 14의 반도체 패키지에 도전볼이 결합된 모습을 나타내는 단면도.15 is a cross-sectional view illustrating a conductive ball coupled to a semiconductor package of FIG. 14.
도 16은 도 15의 반도체 패키지를 제조하는 방법을 나타내는 순서도.FIG. 16 is a flowchart illustrating a method of manufacturing the semiconductor package of FIG. 15.
도 17은 도 16의 제조방법을 나타내는 흐름도.17 is a flow chart showing the manufacturing method of FIG.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10: 메탈기판 10': 금속판10: metal substrate 10 ': metal plate
11: 단자 12: 산화부11: terminal 12: oxidation part
14: 개구부 16: 절연층14: opening 16: insulating layer
17: 비아 20: 레이업 층17: Via 20: Layup layer
21: BVH(blind via hole) 22, 23: 패턴21: blind via hole (BVH) 22, 23: pattern
30: 다이패드 30': 금속판30: die pad 30 ': metal plate
32, 42: 산화부 34, 44: 개구부32, 42:
40: 리드40: lead
50, 50': 반도체 칩 55: 접착층50, 50 ': semiconductor chip 55: adhesive layer
55': 언더필부 60: 와이어55 ': underfill portion 60: wire
70: 몰딩부 80: 도전볼70: molding part 80: challenge ball
본 발명은 메탈기판, 리드프레임, 반도체 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a metal substrate, a lead frame, a semiconductor package and a method of manufacturing the same.
MP3 플레이어, 휴대폰, 노트북 등과 같은 최근의 전자기기는, 메인보드에 많은 수의 반도체 칩들이 패키징 되어 최소의 면적으로 다기능을 수행할 수 있도록 설계되는 동시에, 초소형화와 열 방출이 용이한 구조로 되어 가는 추세에 있다. 이에 따라 반도체칩이 고집적화 됨은 물론, 이를 패키징한 반도체 패키지의 크기도 축소되고 있으며, 고밀도화되어 가고 있다.Modern electronic devices such as MP3 players, mobile phones, laptops, etc. are designed to be multi-functional in a minimal area by packaging a large number of semiconductor chips on the main board, and have a structure that is extremely small and easily dissipates heat. The trend is going. As a result, semiconductor chips are not only highly integrated, but also the size of semiconductor packages packaged therein is being reduced and densified.
이러한 추세에 따라, 최근에는 반도체 칩의 전기적 신호를 기판을 통해 메인보드로 전달해 줌은 물론, 외부환경으로부터 반도체 칩과 전기적 신호를 보호하고 반도체 칩으로부터 발생되는 고열을 방출할 수 있는 방법이 요구되고 있다.Recently, there is a need for a method capable of transmitting electrical signals of a semiconductor chip to a main board through a substrate, protecting the semiconductor chip and electrical signals from an external environment, and releasing high heat generated from the semiconductor chip. have.
한편, 리드프레임(Lead Frame)이란 반도체 칩의 입/출력 패드와 메인 보드에 형성된 전기 회로를 연결시켜 주는 전선(Lead) 역할과 반도체 패키지를 메인 보드에 고정시켜 주는 버팀대(Frame)의 역할을 동시에 수행하는 재료를 말하며, 반도체 패키지는 각종 전자 회로 및 배선이 형성된 반도체 칩을 각종 외부 환경으로부터 보호하고 반도체 칩의 성능을 최적화, 극대화 시키기 위해 상술한 리드프레임 등을 이용해 메인 보드로의 신호 인출 단자를 형성하고 몰딩재료 등을 이용하여 몰딩한 것을 말한다. On the other hand, a lead frame is a lead that connects an input / output pad of a semiconductor chip with an electric circuit formed on the main board and a frame that fixes the semiconductor package to the main board at the same time. The semiconductor package refers to a signal extracting terminal to the main board using the above-described lead frame to protect the semiconductor chip on which various electronic circuits and wiring are formed from various external environments and to optimize and maximize the performance of the semiconductor chip. Formed and molded using a molding material or the like.
도 1은 종래기술에 따른 리드프레임을 나타내는 평면도이다. 도 1에 도시된 바와 같이, 종래의 리드프레임은 구리(Cu) 또는 구리합금 재질로서 반도체 칩이 탑재되는 사각 모양의 다이패드(1)와, 다이패드(1)를 지지 및 고정시키는 다수 개의 타이바(Tie-Bar, 2)와, 반도체 칩(1)의 외부 단자인 각 입/출력 패드로부터 전도성 와이어에 의해 연결되는 다수의 내부리드(3)와, 내부리드(3)로부터 연장되는 외부리드(4)와, 내부리드(3)와 외부리드(4)를 경계 짓는 댐바(5)로 구성된다.1 is a plan view showing a lead frame according to the prior art. As shown in FIG. 1, a conventional lead frame includes a
이러한 종래기술에 따르는 경우, 타이바(2)와 댐바(5)에 의해 다이패드(1)와 리드가 견고히 지지될 수 없어 패키징 공정 상에서 핸들링이 용이치 않은 문제점이 있으며, 또한, 타이바(2)와 댐바(5)를 제거하는 공정을 추가로 수행하여야 하므로 공정의 효율이 저하되는 문제점 또한 존재한다.According to this prior art, there is a problem that the
본 발명은 높은 열 방출효과를 나타낼 수 있으며, 공정 상에서 핸들링이 용이한 메탈기판을 제공하는 것이다.The present invention can exhibit a high heat dissipation effect, to provide a metal substrate easy to handle in the process.
또한, 본 발명은 타이바와 댐바 없이도 다이패드와 리드를 견고히 지지하여 제조공정의 효율을 증대시킬 수 있는 리드프레임과 반도체 패키지 및 그 제조방법을 제공하는 것이다.The present invention also provides a lead frame, a semiconductor package, and a method of manufacturing the same, which can firmly support a die pad and a lead without a tie bar and a dam bar, thereby increasing the efficiency of the manufacturing process.
본 발명의 일 측면에 따르면, 복수의 금속 단자; 복수의 금속 단자가 서로 지지되며 전기적으로 분리되도록 복수의 금속 단자 사이에 개재되는 산화부를 포함하되, 산화부의 두께는 금속 단자의 두께보다 작은 것을 특징으로 하는 메탈기판을 제공할 수 있다.According to one aspect of the invention, a plurality of metal terminals; A plurality of metal terminals may be provided between the plurality of metal terminals such that the plurality of metal terminals are supported and electrically separated from each other, and the thickness of the oxide portion may be provided with a metal substrate, which is smaller than the thickness of the metal terminals.
또한, 본 발명의 다른 측면에 따르면, 절연부에 의해 전기적으로 분리되는 복수의 단자가 형성되는 메탈기판을 제조하는 방법으로서, 금속판을 제공하는 단계; 절연부에 상응하도록 금속판의 일면을 선택적으로 산화시키는 단계; 및 절연부의 위치에 상응하는 금속판의 타면을 선택적으로 식각하는 단계를 포함하는 메탈기판 제조방법을 제공할 수 있다.In addition, according to another aspect of the invention, a method of manufacturing a metal substrate is formed a plurality of terminals are electrically separated by an insulating portion, comprising the steps of: providing a metal plate; Selectively oxidizing one surface of the metal plate to correspond to the insulating portion; And selectively etching the other surface of the metal plate corresponding to the position of the insulation part.
금속 단자는 알루미늄(Al)을 포함하는 재질로 이루어질 수 있다.The metal terminal may be made of a material including aluminum (Al).
한편, 본 발명의 또 다른 측면에 따르면, 반도체 칩이 안착되는 다이패드; 다이패드의 가장자리로부터 소정 거리 이격되어 형성되는 복수의 리드; 및 다이패드와 리드 사이에 개재되어 리드를 지지하는 제1 산화부를 포함하되, 제1 산화부의 두께는 다이패드의 두께보다 작은 것을 특징으로 하는 리드프레임을 제공할 수 있다.On the other hand, according to another aspect of the invention, the die pad is a semiconductor chip is seated; A plurality of leads formed at a predetermined distance from an edge of the die pad; And a first oxidation part interposed between the die pad and the lead to support the lead, wherein the thickness of the first oxidation part is smaller than the thickness of the die pad.
복수의 리드 사이에 개재되어, 복수의 리드를 전기적으로 분리하는 제2 산화부를 더 구비할 수도 있으며, 이 때, 제2 산화부의 두께는 리드의 두께보다 작을 수 있다. 리드프레임 및 리드는 알루미늄을 주된 재질로 하여 이루어질 수 있다.A second oxidation part interposed between the plurality of leads and electrically separating the plurality of leads may be further provided, wherein the thickness of the second oxidation part may be smaller than the thickness of the lead. The lead frame and the lead may be made of aluminum as the main material.
본 발명의 또 다른 측면에 따르면, 반도체 칩이 안착되는 다이패드와, 다이패드의 가장자리로부터 소정 거리 이격되어 형성되는 복수의 리드 및 다이패드와 리드 사이에 개재되어 리드를 지지하는 제1 산화부를 포함하는 리드프레임을 제조 하는 방법으로서, 금속판을 제공하는 단계; 제1 산화부에 상응하도록 금속판의 일면을 선택적으로 산화시키는 단계; 제1 산화부의 위치에 상응하는 금속판의 타면을 선택적으로 식각하는 단계를 포함하는 리드프레임 제조방법을 제공할 수 있다.According to another aspect of the present invention, a semiconductor device includes a die pad on which a semiconductor chip is seated, a plurality of leads formed at a predetermined distance from an edge of the die pad, and a first oxide part interposed between the die pad and the leads to support the leads. A method of manufacturing a lead frame comprising the steps of: providing a metal plate; Selectively oxidizing one surface of the metal plate to correspond to the first oxidation portion; It is possible to provide a lead frame manufacturing method comprising selectively etching the other surface of the metal plate corresponding to the position of the first oxidation portion.
금속판은 알루미늄을 주된 재질로 하여 이루어질 수 있다.The metal plate may be made of aluminum as the main material.
또한, 리드와 리드 사이의 영역에 상응하도록 금속판의 일면을 선택적으로 산화시키는 단계; 및 리드와 리드 사이의 영역에 상응하도록 금속판의 타면을 선택적으로 식각하는 단계를 더 수행할 수 있다.In addition, the step of selectively oxidizing one surface of the metal plate to correspond to the region between the lead and the lead; And selectively etching the other surface of the metal plate to correspond to the region between the lead and the lead.
본 발명의 또 다른 측면에 따르면, 다이패드; 다이패드에 안착되는 반도체 칩; 다이패드의 가장자리로부터 소정 거리 이격되어 형성되는 복수의 리드; 및 다이패드와 리드 사이에 개재되어 리드를 지지하는 제1 산화부를 포함하되, 제1 산화부의 두께는 다이패드의 두께보다 작은 것을 특징으로 하는 반도체 패키지를 제공할 수 있다.According to another aspect of the invention, the die pad; A semiconductor chip seated on a die pad; A plurality of leads formed at a predetermined distance from an edge of the die pad; And a first oxidation part interposed between the die pad and the lead to support the lead, wherein the thickness of the first oxidation part is smaller than the thickness of the die pad.
리드프레임 및 리드는 알루미늄을 주된 재질로 하여 이루어질 수 있으며, 복수의 리드 사이에 개재되어, 복수의 리드를 전기적으로 분리하는 제2 산화부를 더 구비할 수도 있다. 이 때, 제2 산화부의 두께는 리드의 두께보다 작을 수 있다.The lead frame and the lead may be made of aluminum as a main material, and may further include a second oxidation part interposed between the plurality of leads to electrically separate the plurality of leads. At this time, the thickness of the second oxidation portion may be smaller than the thickness of the lead.
또한, 리드의 저면에는 도전볼이 결합될 수 있으며, 반도체 칩은 리드와 플립칩 연결될 수 있다.In addition, a conductive ball may be coupled to the bottom of the lead, and the semiconductor chip may be connected to the lead and a flip chip.
본 발명의 또 다른 측면에 따르면, 다이패드와, 다이패드에 안착되는 반도체 칩과, 다이패드의 가장자리로부터 소정 거리 이격되어 형성되는 복수의 리드 및 다이패드와 리드 사이에 개재되어 리드를 지지하는 제1 산화부를 포함하는 반도체 패 키지를 제조하는 방법으로서, 금속판을 제공하는 단계; 제1 산화부에 상응하도록 금속판의 일면을 선택적으로 산화시키는 단계; 제1 산화부의 위치에 상응하는 금속판의 타면을 선택적으로 식각하는 단계; 및 다이패드에 반도체 칩을 안착시키는 단계를 포함하는 반도체 패키지 제조방법을 제공할 수 있다.According to still another aspect of the present invention, a die pad, a semiconductor chip seated on the die pad, a plurality of leads formed at a predetermined distance apart from an edge of the die pad, and interposed between the die pad and the lead to support the
금속판은 알루미늄을 주된 재질로 하여 이루어질 수 있다.The metal plate may be made of aluminum as the main material.
리드와 리드 사이의 영역에 상응하도록 금속판의 일면을 선택적으로 산화시키는 단계; 및 리드와 리드 사이의 영역에 상응하도록 금속판의 타면을 선택적으로 식각하는 단계를 더 수행할 수 있으며, 리드의 저면에 도전볼을 결합하는 단계를 더 수행할 수도 있다.Selectively oxidizing one surface of the metal plate to correspond to a region between the lead and the lead; And selectively etching the other surface of the metal plate to correspond to the region between the lead and the lead, and further coupling the conductive ball to the bottom of the lead.
한편, 반도체 칩은 리드와 플립칩 연결될 수 있다.Meanwhile, the semiconductor chip may be connected to the lead and the flip chip.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.Other aspects, features, and advantages other than those described above will become apparent from the following drawings, claims, and detailed description of the invention.
이하, 본 발명에 따른 메탈기판, 리드프레임, 반도체 패키지 및 그 제조방법 의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, preferred embodiments of a metal substrate, a lead frame, a semiconductor package, and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings. The same reference numerals will be given and redundant description thereof will be omitted.
도 2는 본 발명의 일 측면에 따른 메탈기판을 나타내는 단면도이고, 도 3은 도 2의 메탈기판에 레이업 층이 적층된 모습을 나타내는 단면도이다. 도 2 및 도 3 을 참조하면, 메탈기판(10), 단자(11), 산화부(12), 개구부(14), 절연층(16), 비아(17), 레이업 층(20), BVH(blind via hole, 21), 패턴(22,23)이 도시되어 있다.2 is a cross-sectional view illustrating a metal substrate according to an aspect of the present invention, and FIG. 3 is a cross-sectional view illustrating a layup layer laminated on the metal substrate of FIG. 2. 2 and 3, the
본 실시예에 따른 메탈기판(10)은 전기적으로 분리되는 복수의 단자(11)를 구비하되, 각 단자(11) 사이의 일부는 산화되고 일부는 식각되는 구조를 갖는 것에 특징이 있다.The
이러한 구조를 통하여, 각 단자(11)들이 서로 지지되는 효과를 나타낼 수 있게 되어 핸들링이 용이해질 수 있다. 이로써 단자(11)를 더욱 미세화 할 수 있어, 한정된 면적에 대해 더 많은 단자(11)를 형성할 수 있게 된다.Through this structure, the
또한, 산화에 소요되는 시간을 고려하여, 각 단자(11)들이 서로 지지될 수 있을 정도의 깊이만큼만 산화부(12)를 형성하고, 나머지 부분을 식각하여 개구부(14)를 형성함으로써, 구조 및 제조공정의 최적화를 꾀할 수 있게 되는 것이다.In addition, in consideration of the time required for oxidation, the
도 3에 본 실시예에 따른 메탈기판(10)이 적용된 인쇄회로기판이 도시되어 있다. 도 3에 도시된 바와 같이, 메탈기판(10)의 상하 면에는 절연층(16)이 적층되고, 다시 레이업 층(20)이 적층될 수 있다. 레이업 층(20)의 상하 면에는 각각 소정의 패턴(22,23)이 형성될 수 있으며, 레이업 층(20)의 상하면은 BVH(21) 등에 의해 연결될 수 있다. 메탈기판(10)과 레이업 층(20)은 절연층(16)을 관통하는 비아(17)를 통하여 서로 전기적으로 연결될 수 있다.3 shows a printed circuit board to which the
이처럼 본 실시예에 따른 메탈기판(10)이 인쇄회로기판에 삽입되는 경우, 상술한 효과뿐만 아니라, 인쇄회로기판 내부에서 발생하는 열을 효율적으로 분산시키는 방열판으로서의 기능도 수행할 수 있게 된다. As such, when the
효율적인 방열기능 및 경제성을 고려하여, 본 실시예에 따른 메탈기판은 알루미늄을 주된 재질로 하여 이루어질 수 있다. 즉, 알루미늄 판의 일부를 산화시키고, 나머지 일부를 식각하여 각 단자를 형성할 수 있는 것이다. 이를 통하여 알루미늄 재질의 단자를 형성할 수 있게 되고, 각 단자들은 방열기능 또한 효율적으로 수행할 수 있게 된다.In consideration of efficient heat dissipation and economic feasibility, the metal substrate according to the present embodiment may be made of aluminum as a main material. That is, a part of the aluminum plate can be oxidized and the remaining part can be etched to form each terminal. Through this, it is possible to form a terminal made of aluminum, each terminal can be efficiently performed a heat radiation function.
이처럼, 본 실시예에 따른 메탈기판(10)은, 많은 수의 단자(11)를 형성할 수 있음은 물론, 방열기능 또한 효율적으로 수행할 수 있으며, 인쇄회로기판의 강성을 증가시키는 기능 또한 수행할 수 있어, 인쇄회로기판의 고밀도화에 효율적으로 대처할 수 있는 수단이 될 수 있다.As such, the
상술한 구조를 갖는 메탈기판을 제조하는 방법이 도 4 및 도 5에 도시되어 있다. 도 4는 도 2의 메탈기판을 제조하는 방법을 나타내는 순서도이고, 도 5는 도 4의 제조방법을 나타내는 흐름도이다. 도 5를 참조하면, 메탈기판(10), 금속판(10'), 단자(11), 산화부(12), 개구부(14)가 도시되어 있다.4 and 5 illustrate a method of manufacturing a metal substrate having the above-described structure. 4 is a flowchart illustrating a method of manufacturing the metal substrate of FIG. 2, and FIG. 5 is a flowchart illustrating the manufacturing method of FIG. 4. Referring to FIG. 5, a
먼저, 금속판을 제공한다(S110). 금속판은 메탈기판(10)을 이루는 주된 구성요소로서, 앞서 설명한 바와 같이 금속판(10')으로는 알루미늄 판을 이용할 수 있다. 이러한 금속판이 도 5의 (a)에 도시되어 있다.First, a metal plate is provided (S110). The metal plate is a main component constituting the
다음으로, 절연부에 상응하도록 금속판(10')의 일면을 선택적으로 산화시킨다(S120). 여기서 절연부란, 각 단자(11) 사이를 전기적으로 분리시키는 부분을 말하며, 도 2에 도시된 산화부(12) 및 개구부(14)가 절연부에 해당할 수 해당할 수 있다.Next, one surface of the
이를 위하여, 산화부(12)가 형성될 위치가 노출되도록 금속판(10')에 레지스트(13a)를 적층하고(도 5의 (b)), 선택된 부분만을 산화시키는 방법을 이용할 수 있다(도 5의 (c)). 금속판(10')을 선택적으로 산화시킨 다음 레지스트(13a)를 제거함으로써, 산화부(12)를 형성할 수 있게 된다.To this end, it is possible to use a method of laminating a resist 13a on the metal plate 10 '(FIG. 5B) so that the position where the
산화부(12)를 형성하는 방법으로는, 산소 분위기에서 녹는점 가까이 가열하는 열산화(thermal oxidation) 방식, 마이크로 웨이브를 이용한 산소 플라즈마 처리, 이온 스캐터링(ion scattering)을 이용하는 방식, 양극산화(anodized oxidation) 방식 등을 이용할 수 있다. 이 밖에도, CVD(chemical vapor deposition) 방식, PECVD(plasma-enhanced chemical vapor deposition) 방식, MOCVD(metal organic chemical vapor deposition) 방식, ALD(atomic layer deposition) 방식 등과 같은 증착방법을 이용할 수도 있다.As the method of forming the oxidizing
다음으로, 절연부의 위치에 상응하도록 금속판(10')의 타면을 선택적으로 식각한다(S130). 즉, 산화부(12)가 형성된 위치에 맞추어 반대쪽 면을 식각하는 것이다. 이를 위하여, 도 5의 (d)에 도시된 바와 같이 레지스트(13b)를 적층하고, 에칭액을 도포하는 방법 등을 이용하여 개구부(14)를 형성할 수 있다.Next, the other surface of the
이 후, 적층되었던 레지스트(13b)를 제거함으로써 메탈기판(10)의 제조를 완료할 수 있다. (도 5의 (e))After that, the manufacture of the
한편, 본 실시예에서는 산화부(12)를 먼저 형성하고 나중에 개구부(14)를 형성하는 방법을 제시하였으나, 개구부(14)를 먼저 형성하고 산화부(12)를 나중에 형 성할 수도 있음은 물론이다.Meanwhile, in the present embodiment, the method of forming the
다음으로 본 발명의 다른 측면에 따른 리드프레임에 대해 설명하도록 한다. 도 6은 본 발명의 다른 측면에 따른 리드프레임을 나타내는 평면도이고, 도 7은 도 6의 리드프레임을 나타내는 단면도이다. 도 6 및 도 7을 참조하면, 다이패드(30), 산화부(32,42), 개구부(34), 리드(40)가 도시되어 있다.Next, a lead frame according to another aspect of the present invention will be described. 6 is a plan view illustrating a lead frame according to another aspect of the present invention, and FIG. 7 is a cross-sectional view illustrating the lead frame of FIG. 6. 6 and 7, the
다이패드(30)는 반도체 칩이 안착되어 지지되는 수단이다. 다이패드(30)는 구리 또는 알루미늄과 같은 금속으로 이루어질 수 있으며, 그라운드로서의 기능을 수행할 수도 있다. 본 실시예에서는 경제성 및 산화 공정 등을 고려하여 알루미늄 재질의 다이패드(30)를 제시하도록 한다. 다이패드(30)가 알루미늄 이외의 재질로도 이루어질 수 있음은 물론이다.The
리드(40)는 다이패드(30)의 가장자리로부터 소정 거리 이격되어 형성되는 것으로, 상술한 다이패드(30)에 안착되는 반도체 칩의 단자들과 전기적으로 연결될 수 있다. 이렇게 반도체 칩의 단자들과 전기적으로 연결되는 리드(40)가 인쇄회로기판의 회로패턴 등과 연결됨으로써, 반도체 칩이 인쇄회로기판의 회로패턴 등과 전기적으로 연결될 수 있게 된다.The
리드(40)와 반도체 칩의 단자는 도전성 와이어를 통하여 연결될 수도 있고, 플립칩 방식으로 연결될 수도 있다.The
이러한 리드(40) 역시 다이패드(30)와 마찬가지로 구리, 알루미늄 등의 재질로 이루어질 수 있다. 본 실시예에 따른 리드프레임에 있어서는, 산화를 통하여 다 이패드(30)와 리드(40)가 구분되는 구조를 가지므로, 리드(40) 역시 다이패드(30)와 같은 재질로 이루어질 수 있다. 즉, 상술한 바와 같이, 리드(40) 역시 다이패드(30)와 같은 알루미늄 재질로 이루어질 수 있다.Like the
다이패드(30)와 리드(40) 사이에 개재되는 산화부(32)와 개구부(34)는 다이패드(30)와 리드(40) 사이를 구분하고, 이들을 절연시키는 수단이다. 즉, 다이패드(30)의 두께보다 작은 두께의 산화부(32)를 통하여 다이패드(30)와 리드(40)가 서로 구분되는 것이다.The
이 때, 산화부(32)에 의하여 다이패드(30)와 리드(40)는 물리적으로 연결되어 서로 지지될 수 있다. 이러한 구조를 통하여 핸들링이 용이해질 수 있으며, 리드(40)를 더욱 미세화 할 수 있어, 한정된 면적에 대해 더 많은 리드(40)를 형성할 수 있게 된다.At this time, the
산화에 소요되는 시간을 고려하여, 각 다이패드(30)와 리드(40)가 서로 지지될 수 있을 정도의 깊이만큼만 산화부(32)를 형성하고, 나머지 부분을 식각하여 개구부(34)를 형성함으로써, 제조공정 및 구조의 최적화를 꾀할 수 있게 되는 것이다.In consideration of the time required for oxidation, the oxidizing
한편, 리드(40)와 리드(40) 사이 역시 산화부(42) 및 개구부(도 9의 44)에 의해 구분되어 절연될 수 있다. 즉, 다이패드(30)와 리드(40)의 경우와 마찬가지로, 리드(40)의 두께보다 작은 두께를 갖는 산화부(42)에 의해 리드(40)와 리드(40)가 서로 구분되는 것이다.Meanwhile, the
이 때, 물론 산화부(42)에 의해 리드(40)와 리드(40)는 서로 지지될 수 있으 며, 이러한 구조를 통하여 핸들링이 용이해질 수 있고, 리드(40)를 더욱 미세화 할 수 있어, 한정된 면적에 대해 더 많은 리드(40)를 형성할 수 있음은 앞서 설명한 바와 같다.At this time, of course, the
상술한 구조를 통하여 본 실시예에 따른 리드프레임은, 반도체 패키지를 구현하는 공정에 있어 핸들링에 유리한 장점을 갖게 된다. 뿐만 아니라, 본 실시예에 따른 리드프레임을 이용하는 경우, 종래기술에서와 같이 타이바, 댐바 등을 제거하는 공정을 수행할 필요가 없게 되어, 공정의 효율을 높일 수도 있게 된다. 또한, 리드가 견고히 지지될 수 있어, 입출력 경로의 증가(high I/O)에도 유리한 효과를 나타낼 수 있다.Through the above-described structure, the lead frame according to the present embodiment has an advantage in handling in the process of implementing the semiconductor package. In addition, when using the lead frame according to the present embodiment, it is not necessary to perform the process of removing the tie bar, the dam bar, etc. as in the prior art, thereby increasing the efficiency of the process. In addition, the lead can be firmly supported, which can have an advantageous effect on the increase in the input / output path (high I / O).
상술한 구조를 갖는 리드프레임을 제조하는 방법이 도 8 및 도 9에 도시되어 있다. 도 8은 도 6의 리드프레임을 제조하는 방법을 나타내는 순서도이고, 도 9는 도 8의 제조방법을 나타내는 흐름도이다. 도 9를 참조하면, 금속판(30'), 산화부(32,42), 개구부(34,44), 리드(40)가 도시되어 있다. 여기서, 도 9의 (a) 내지 (c)는 정단면도이고, (d) 및 (e)는 측면도이다.8 and 9 illustrate a method of manufacturing a leadframe having the above-described structure. 8 is a flowchart illustrating a method of manufacturing the lead frame of FIG. 6, and FIG. 9 is a flowchart illustrating the manufacturing method of FIG. 8. 9, a
우선, 금속판을 제공한다(S210, 도 9의 (a)). 본 실시예에서는 금속판에 대한 산화 공정을 수행하게 되므로, 이러한 산화 공정에 대한 적합성 및 경제성 등을 고려하여 금속판의 재질을 선택할 수 있다. 본 실시예에서는 이러한 금속판의 재질로서 알루미늄을 제시하도록 한다.First, a metal plate is provided (S210, Fig. 9A). In this embodiment, since the oxidation process for the metal plate is performed, the material of the metal plate may be selected in consideration of the suitability and economical efficiency of the metal plate. In this embodiment, aluminum is presented as the material of the metal plate.
다음으로, 다이패드와 리드 사이에 해당하는 금속판의 일면을 선택적으로 산 화시키고(S220, 도 9의 (b)), 다이패드와 리드 사이에 해당하는 금속판의 타면을 선택적으로 식각한다(S230, 도 9의 (c)). 다이패드(30)로서의 기능을 수행할 부분이 전기적으로 고립될 수 있도록, 해당 부분을 포위하는 형상으로 산화부(32)와 개구부(34)를 형성하는 것이다.Next, one surface of the metal plate corresponding to the die pad and the lead is selectively oxidized (S220, FIG. 9B), and the other surface of the metal plate corresponding to the die pad and the lead is selectively etched (S230, (C) of FIG. 9). The
이로써, 다이패드(30)를 형성할 수 있음과 동시에, 종래기술에서의 타이바와 같이 다이패드(30)를 지지하는 별도의 수단 없이도 다이패드(30)가 견고히 지지될 수 있어, 이후에 계속 될 패키징 공정에서 핸들링이 용이해질 수 있다.As a result, the
이 후, 다시 리드와 리드 사이에 해당하는 금속판의 일면을 선택적으로 산화시키고(S240, 도 9의 (d)), 리드와 리드 사이에 해당하는 금속판의 타면을 선택적으로 식각한다(S250, 도 9의 (e)).Thereafter, one surface of the metal plate corresponding to the lead and the lead is selectively oxidized again (S240, FIG. 9 (d)), and the other surface of the metal plate corresponding to the lead and the lead is selectively etched (S250, FIG. 9). (E)).
이로써, 전기적으로 서로 분리되는 복수의 리드(40)를 형성할 수 있음과 동시에, 종래기술에서의 댐바와 같이 리드(40)를 지지하는 별도의 수단 없이도 리드(40)가 견고히 지지될 수 있어, 이후에 계속될 패키징 공정에서 핸들링이 용이해질 수 있으며, 입출력 단자의 수를 증가시키는 데에도 유리한 효과를 나타낼 수 있게 된다.As a result, it is possible to form a plurality of
다음으로 본 발명의 또 다른 측면에 따른 반도체 패키지에 대해 설명하도록 한다. 도 10은 본 발명의 또 다른 측면에 따른 반도체 패키지의 제1 실시예를 나타내는 단면도이고, 도 11은 도 10의 반도체 패키지에 도전볼이 결합된 모습을 나타내는 단면도이다. 도 10 및 도 11을 참조하면, 다이패드(30), 산화부(32), 개구 부(34), 리드(40), 반도체 칩(50), 접착층(55), 와이어(60), 몰딩부(70), 도전볼(80)이 도시되어 있다.Next, a semiconductor package according to another aspect of the present invention will be described. 10 is a cross-sectional view showing a first embodiment of a semiconductor package according to another aspect of the present invention, and FIG. 11 is a cross-sectional view showing a conductive ball coupled to the semiconductor package of FIG. 10. 10 and 11, the
다이패드(30)와 산화부(32) 및 리드(40)에 대한 설명은 상술한 리드프레임에서의 설명과 동일하므로, 이에 대한 구체적인 설명은 생략하도록 한다.Since the description of the
반도체 칩(50)은 다이패드(30)에 안착되어 지지될 수 있다. 본 실시예에서는 접착층(55)을 이용하여 반도체 칩(50)이 안착되는 구조를 제시하도록 한다. 이 밖의 다양한 방법을 이용하여 반도체 칩(50)을 다이패드(30)에 안착시킬 수 있음은 물론이다.The
다이패드(30)에 안착된 반도체 칩(50)은 도전성 와이어(60)를 통하여 리드(40)와 전기적으로 연결될 수 있으며, 다이패드(30)와도 전기적으로 연결될 수 있다. 반도체 칩(50)과 전기적으로 연결되는 다이패드(30)는 그라운드로서의 기능을 수행할 수도 있다.The
다이패드(30)와 반도체 칩(50) 및 리드(40)의 상면은 몰딩부(70)에 의해 커버될 수 있다. 몰딩부(70)에 의해 반도체 칩(50)은 물론, 반도체 칩(50)과 리드(40) 사이의 전기적 연결 등이 외부로부터 보호될 수 있게 된다. 이러한 몰딩부(70)는, 다이패드(30)와 반도체 칩(50) 및 리드(40)의 상면에 대해 EMC(Epoxy Molding Compound)를 이용한 몰딩을 수행함으로써 형성될 수 있다. 몰딩에 의해 개구부(34)에도 EMC 등이 충전될 수 있다.Top surfaces of the
한편, 본 실시예에서는 몰딩부(70)가 다이패드(30) 및 리드(40)의 상면을 실질적으로 전부 커버하는 구조를 제시하도록 한다. 즉, 리드(40)가 측면으로 연장되 는 것을 최소화 하고, 리드(40)의 저면을 이용하여 전기적인 연결을 구현함으로써, 반도체 패키지의 소형화를 효율적으로 구현하는 것이다.Meanwhile, in the present embodiment, the
상술한 바와 같이, 본 실시예에 따른 반도체 패키지는 다이패드(30)와 리드(40), 리드(40)와 리드(40)가 산화부(32)에 의해 물리적으로 연결되고 서로 지지되는 구조를 가지므로, 리드(40) 사이즈의 최소화를 용이하게 구현할 수 있게 되어, 상술한 바와 같은 패키지의 소형화에 유리할 수 있다.As described above, the semiconductor package according to the present exemplary embodiment has a structure in which the
리드(40)의 저면을 이용한 전기적인 연결을 구현하기 위하여, 리드(40)의 저면에는 도전볼(80)이 결합될 수 있다. 이러한 구조를 통하여 본 실시예에 따른 반도체 패키지는 볼 그리드 어레이(Ball Grid Array, BGA)를 구현할 수 있게 된다.In order to implement electrical connection using the bottom of the
상술한 구조를 갖는 반도체 패키지를 제조하는 방법이 도 12 및 도 13에 도시되어 있다. 도 12는 도 11의 반도체 패키지를 제조하는 방법을 나타내는 순서도이고, 도 13은 도 12의 제조방법을 나타내는 흐름도이다. 도 13을 참조하면, 다이패드(30), 산화부(32), 개구부(34), 리드(40), 반도체 칩(50), 접착층(55), 와이어(60), 몰딩부(70), 도전볼(80)이 도시되어 있다.A method of manufacturing a semiconductor package having the above-described structure is shown in FIGS. 12 and 13. 12 is a flowchart illustrating a method of manufacturing the semiconductor package of FIG. 11, and FIG. 13 is a flowchart illustrating the manufacturing method of FIG. 12. Referring to FIG. 13, the
우선, 금속판을 제공한 후(S310), 다이패드와 리드 사이에 해당하는 금속판의 일면을 선택적으로 산화시키고(S320), 다이패드와 리드 사이에 해당하는 금속판의 타면을 선택적으로 식각한다(S330).First, after providing a metal plate (S310), one surface of the metal plate corresponding to the die pad and the lead is selectively oxidized (S320), and the other surface of the metal plate corresponding to the die pad and the lead is selectively etched (S330). .
이 후, 다시 리드와 리드 사이에 해당하는 금속판의 일면을 선택적으로 산화시키고(S340), 리드와 리드 사이에 해당하는 금속판의 타면을 선택적으로 식각한 다(S350). 이로써, 도 13의 (a)에 도시된 것과 같은 리드프레임이 형성될 수 있다.Thereafter, one surface of the metal plate corresponding to the lead and the lead is selectively oxidized again (S340), and the other surface of the metal plate corresponding to the lead and the lead is selectively etched (S350). As a result, a lead frame as shown in FIG. 13A may be formed.
이상의 단계는 앞서 설명한 도 8의 단계 S210 내지 S250과 동일하므로, 이에 대한 구체적인 설명은 생략하도록 한다.Since the above steps are the same as the steps S210 to S250 of FIG. 8 described above, detailed description thereof will be omitted.
다음으로, 다이패드(30)에 반도체 칩(50)을 안착시킨다(S360). 이를 위하여, 먼저 도 13의 (b)에 도시된 바와 같이, 접착제(55)를 이용하여 다이패드(30)에 반도체 칩(50)을 본딩하고(S361), 도 13의 (c)에 도시된 바와 같이 반도체 칩(50)과 리드(30)를 와이어 연결한 다음(S362), 도 13의 (d)에 도시된 바와 같이 반도체 칩(50)과 다이패드(30) 및 리드(40)의 상면을 커버하도록 몰딩을 수행하는 방법을 이용할 수 있다(S363).Next, the
이렇게 반도체 칩(50)을 다이패드(30)에 안착시킨 다음, 도 13의 (e)에 도시된 바와 같이 리드(40)의 저면에 도전볼(80)을 결합함으로써(S370), 볼 그리드 어레이(BGA)를 구현할 수 있게 된다.Thus, the
도 14는 본 발명의 또 다른 측면에 따른 반도체 패키지의 제2 실시예를 나타내는 단면도이고, 도 15는 도 14의 반도체 패키지에 도전볼이 결합된 모습을 나타내는 단면도이다. 도 14 및 도 15를 참조하면, 다이패드(30), 산화부(32), 개구부(34), 리드(40), 반도체 칩(50'), 언더필부(55'), 패드(60'), 도전볼(80)이 도시되어 있다.14 is a cross-sectional view illustrating a second embodiment of a semiconductor package according to another aspect of the present invention, and FIG. 15 is a cross-sectional view illustrating a conductive ball coupled to the semiconductor package of FIG. 14. Referring to FIGS. 14 and 15, the
본 실시예는 앞서 설명한 제1 실시예와 비교하여 반도체 칩(50')이 리드(40)와 플립칩 연결되는 것에 차이가 있다. 즉, 반도체 칩(50')과 리드(40) 사이의 전 기적인 연결을 위하여 와이어(60)를 사용하지 않고, 플립칩 방식을 이용하여 직접 연결되는 구조를 갖는 것이다. 플립칩 방식으로 리드(40)와 연결되는 반도체 칩(50')은 언더필부(55')에 의해 다이패드(30)에 견고히 안착되어 지지될 수 있다.This embodiment has a difference in that the
반도체 칩(50')은 다이패드(30)와도 직접 연결될 수 있음은 물론이며, 이 때 다이패드(30)가 그라운드로서의 기능을 수행할 수 있음은 앞서 설명한 바와 같다.The
본 실시예에서와 같이 반도체 칩(50')과 리드(40)가 플립칩 연결됨으로써 몰딩 공정을 생략할 수 있게 되어 공정의 간략화 및 반도체 패키지의 소형화를 효율적으로 구현할 수 있게 된다.As in the exemplary embodiment, since the
한편, 다이패드(30)와 리드(40), 리드(40)와 리드(40)가 산화부(32)에 의해 서로 지지되어 핸들링이 용이하므로, 본 실시예에서와 같은 플립칩을 효율적으로 구현할 수 있게 된다.On the other hand, since the
상술한 구조를 갖는 반도체 패키지를 제조하는 방법이 도 16 및 도 17에 도시되어 있다. 도 16은 도 15의 반도체 패키지를 제조하는 방법을 나타내는 순서도이고, 도 17은 도 16의 제조방법을 나타내는 흐름도이다. 도 17을 참조하면, 다이패드(30), 산화부(32), 개구부(34), 리드(40), 반도체 칩(50'), 언더필부(55'), 패드(60'), 도전볼(80)이 도시되어 있다.A method of manufacturing a semiconductor package having the above-described structure is shown in FIGS. 16 and 17. FIG. 16 is a flowchart illustrating a method of manufacturing the semiconductor package of FIG. 15, and FIG. 17 is a flowchart illustrating the manufacturing method of FIG. 16. Referring to FIG. 17, the
본 실시예에 다른 반도체 패키지 제조방법은 앞서 설명한 실시예와 비교하여 플립칩 방식으로 다이패드(30)에 반도체 칩(50')을 안착시키는 것에 차이기 있다.The semiconductor package manufacturing method according to the present embodiment is different from that of mounting the
먼저, 금속판을 제공한 후(S410), 다이패드와 리드 사이에 해당하는 금속판 의 일면을 선택적으로 산화시키고(S420), 다이패드와 리드 사이에 해당하는 금속판의 타면을 선택적으로 식각한다(S430).First, after providing a metal plate (S410), one surface of the metal plate corresponding to the die pad and the lead is selectively oxidized (S420), and the other surface of the metal plate corresponding to the die pad and the lead is selectively etched (S430). .
이 후, 다시 리드와 리드 사이에 해당하는 금속판의 일면을 선택적으로 산화시키고(S440), 리드와 리드 사이에 해당하는 금속판의 타면을 선택적으로 식각함으로써(S450), 리드프레임을 형성한다. 이상의 공정은 앞서 설명한 도 12의 단계 S310 내지 S350과 동일하므로, 이에 대한 구체적인 설명은 생략하도록 한다.Thereafter, one surface of the metal plate corresponding to the lead and the lead is selectively oxidized again (S440), and the other surface of the metal plate corresponding to the lead and the lead is selectively etched (S450) to form a lead frame. Since the above process is the same as the steps S310 to S350 of FIG. 12 described above, a detailed description thereof will be omitted.
다음으로, 도 17의 (b)에 도시된 바와 같이 플립칩 방식을 이용하여 다이패드(30)에 반도체 칩(50')을 안착시킨다(S460). 즉, 반도체 칩(50')과 리드(40) 사이의 전기적인 연결을 위하여, 플립칩 방식을 이용하여 직접 연결하는 방법을 이용하는 것이다. 플립칩 방식으로 반도체 칩과(50') 리드(40)를 연결함과 아울러 언더필을 수행하여 반도체 칩(50')이 견고히 안착되어 지지되도록 할 수 있다.Next, as shown in FIG. 17B, the
반도체 칩(50')이 다이패드(30)와 직접 연결될 수도 있음은 물론이며, 이 때 다이패드(30)가 그라운드로서의 기능을 수행할 수 있음은 앞서 설명한 바와 같다.As described above, the
다음으로, 도 17의 (c)에 도시된 바와 같이 리드(40)의 저면에 도전볼(80)을 결합한다(S470). 리드(40)의 저면을 이용한 전기적인 연결을 구현하기 위하여, 리드(40)의 저면에 도전볼(80)이 결합하는 것이다. 이러한 구조를 통하여 볼 그리드 어레이(Ball Grid Array, BGA)를 구현할 수 있게 된다.Next, as shown in FIG. 17C, the
이상 본 발명의 여러 측면에 따른 메탈기판, 리드프레임, 반도체 패키지 및 이들의 제조방법의 실시예에 대하여 설명하였으며, 전술한 실시예 외의 많은 실시 예들이 본 발명의 특허청구범위 내에 존재한다.The embodiments of the metal substrate, the lead frame, the semiconductor package, and the manufacturing method thereof according to various aspects of the present invention have been described above, and many embodiments other than the above-described embodiments exist within the claims of the present invention.
상술한 바와 같이 본 발명의 바람직한 실시예에 따르면, 높은 열 방출효과를 나타낼 수 있으며, 공정 상에서 핸들링이 용이한 효과를 제공할 수 있다.According to the preferred embodiment of the present invention as described above, it can exhibit a high heat dissipation effect, it can provide an effect of easy handling in the process.
또한, 본 발명은 타이바와 댐바 없이도 다이패드와 리드를 견고히 지지하여 제조공정의 효율을 증대시킬 수 있다.In addition, the present invention can increase the efficiency of the manufacturing process by firmly supporting the die pad and the lead without the tie bar and the dam bar.
Claims (22)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
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KR1020070057176A KR20080109171A (en) | 2007-06-12 | 2007-06-12 | Metal substrate, lead frame, semiconductor package and method for manufacturing thereof |
Publications (1)
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KR1020070057176A KR20080109171A (en) | 2007-06-12 | 2007-06-12 | Metal substrate, lead frame, semiconductor package and method for manufacturing thereof |
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2007
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