KR20080099623A - Semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit Download PDF

Info

Publication number
KR20080099623A
KR20080099623A KR1020070045410A KR20070045410A KR20080099623A KR 20080099623 A KR20080099623 A KR 20080099623A KR 1020070045410 A KR1020070045410 A KR 1020070045410A KR 20070045410 A KR20070045410 A KR 20070045410A KR 20080099623 A KR20080099623 A KR 20080099623A
Authority
KR
South Korea
Prior art keywords
signal
power
internal
power supply
down mode
Prior art date
Application number
KR1020070045410A
Other languages
Korean (ko)
Inventor
최민석
박기덕
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070045410A priority Critical patent/KR20080099623A/en
Publication of KR20080099623A publication Critical patent/KR20080099623A/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes

Abstract

A semiconductor integrated circuit is provided to reduce power consumption by preventing external power from being supplied to internal power circuit in unnecessary. In a semiconductor integrated circuit, an internal power circuit controller interrupts supply of the external power to the semiconductor IC delivers if the semiconductor integrated circuit enters the initialize mode(RESET) or the deep power-down mode(DPD)(100). An inside power circuit(200) receives external power from the internal power circuit controller and supplies voltage to the internal circuit. An internal power circuit controller interrupts a transmission path of the external power supply in response to one or more activated initialization signal and the deep power-down mode signal.

Description

반도체 집적 회로{Semiconductor Integrated Circuit}Semiconductor Integrated Circuits

도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 블록도,1 is a block diagram of a semiconductor integrated circuit according to an embodiment of the present invention;

도 2는 도 1에 따른 반도체 집적 회로의 회로도,2 is a circuit diagram of a semiconductor integrated circuit according to FIG. 1;

도 3은 딥파워다운 모드의 타이밍도,3 is a timing diagram of a deep power down mode;

도 4는 본 발명의 일 실시예에 따른 초기화 신호 발생부의 개략적인 블록도, 및4 is a schematic block diagram of an initialization signal generator according to an embodiment of the present invention; and

도 5는 본 발명의 다른 실시예에 따른 반도체 집적 회로의 회로도이다.5 is a circuit diagram of a semiconductor integrated circuit according to another embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100, 300 : 내부 전원 회로 제어부100, 300: internal power circuit control unit

110, 310 : 제어 신호 생성부 120, 320 : 전원 전압 전달부110, 310: control signal generation unit 120, 320: power supply voltage transmission unit

200 : 내부 전원 회로부 210 : 내부 전원 회로부200: internal power circuit unit 210: internal power circuit unit

본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 외부 전원을 제공하는 반도체 집적 회로에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuits, and more particularly, to semiconductor integrated circuits for providing an external power source.

일반적으로 반도체 집적 회로는 액티브 모드(active mode)에서 내부 회로들 을 동작시키면서 데이터를 저장하거나 저장된 데이터를 외부로 출력시킨다. 그러나, 반도체 집적 회로가 동작하지 않는 대기 상태에서는 전력 소모를 감소시키도록 내부의 불필요한 회로들을 비활성화시킨다. 특히 노트북 또는 휴대폰 등과 같은 휴대용 기기들에 반도체 집적 회로가 사용됨에 따라, 소비 전력량은 매우 민감하게 취급된다.In general, a semiconductor integrated circuit stores data or outputs stored data to the outside while operating internal circuits in an active mode. However, in the standby state in which the semiconductor integrated circuit does not operate, the internal unnecessary circuits are deactivated to reduce power consumption. In particular, as semiconductor integrated circuits are used in portable devices such as notebooks or cellular phones, the amount of power consumption is very sensitive.

따라서, 휴대폰과 같은 모바일 제품의 경우 신호를 송수신하지 않는 상태에서는 반도체 집적 회로의 내부 전원을 생성하는 회로부를 동작시키지 않음으로써 소비 전력을 최소화하도록 하는 것이 중요하게 대두된다.Therefore, in the case of a mobile product such as a mobile phone, it is important to minimize power consumption by not operating a circuit unit that generates an internal power supply of a semiconductor integrated circuit without transmitting or receiving a signal.

본 발명의 기술적 과제는 전력 소모를 줄이는 반도체 집적 회로를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention provides a semiconductor integrated circuit which reduces power consumption.

상기한 본 발명의 일 실시예에 따른 기술적 과제를 달성하기 위하여 본 발명의 반도체 집적 회로는 외부 전원을 인가받아 전달하되, 초기화 모드 또는 딥파워다운 모드로 진입하면 외부 전원의 전달 경로를 차단하는 내부 전원 회로 제어부, 내부 전원 회로 제어부로부터 상기 외부 전원을 인가받으면 내부 회로용 전압을 제공하는 내부 전원 회로부를 포함한다. In order to achieve the technical problem according to the exemplary embodiment of the present invention, the semiconductor integrated circuit of the present invention receives and transmits external power, and enters an initialization mode or a deep power down mode to block the transmission path of the external power. And a power supply circuit control unit and an internal power supply circuit unit for supplying an internal circuit voltage when the external power is applied from the internal power supply circuit control unit.

내부 전원 회로 제어부는 초기화 모드 및 딥파워다운 모드로 진입하는 적어도 하나의 활성화된 초기화 신호 및 딥파워다운 모드 신호에 응답하여 외부 전원의 전달 경로를 차단한다. 여기서 초기화 신호 및 딥파워다운 모드 신호는 시스템에서 제공하는 외부 명령어를 수신하여 발생하는 신호이다. The internal power circuit controller blocks the transmission path of the external power in response to the at least one activated initialization signal and the deep power down mode signal entering the initialization mode and the deep power down mode. Here, the initialization signal and the deep power down mode signal are signals generated by receiving an external command provided by the system.

내부 전원 회로부는 외부 전원을 이용하여 감압 또는 승압함으로써 내부 전압을 생성시키는 적어도 하나의 내부 전원 회로부를 포함한다. The internal power supply circuit unit includes at least one internal power supply circuit unit that generates an internal voltage by reducing or boosting the voltage using an external power source.

상기한 본 발명의 다른 실시예에 따른 기술적 과제를 달성하기 위하여 본 발명의 반도체 집적 회로는 초기화 신호 및 딥파워다운 모드 신호를 수신하여 제어 신호를 제공하는 제어 신호 생성부, 제어 신호로 스위칭 여부가 제어되며, 외부 전원을 인가받아 전달하는 전원 전압 전달부, 전원 전압 전달부로부터 외부 전원을 인가받아 내부 회로용 전압으로 제공하는 내부 전원 회로부를 포함한다.In order to achieve the technical problem according to another exemplary embodiment of the present invention, the semiconductor integrated circuit may include a control signal generator that receives an initialization signal and a deep power down mode signal and provides a control signal. The control unit includes a power supply voltage transfer unit configured to receive and transmit external power, and an internal power supply circuit unit receiving external power from the power supply voltage transfer unit and providing the external power as an internal circuit voltage.

제어 신호 생성부는 적어도 하나의 활성화된 상기 초기화 신호 및 딥파워다운 모드 신호에 응답하여 활성화된 제어 신호를 제공한다. 여기서, 초기화 신호는 내부 회로를 초기화 시키는 신호이며, 딥파워다운 모드 신호는 딥파워다운 모드로 진입을 알리는 신호이다. 이러한 초기화 신호 및 딥파워다운 모드 신호는 시스템에서 제공하는 외부 명령어를 수신하여 발생한다.The control signal generator provides an activated control signal in response to the at least one activated initialization signal and the deep power down mode signal. Here, the initialization signal is a signal for initializing the internal circuit, the deep power down mode signal is a signal for entering the deep power down mode. The initialization signal and the deep power down mode signal are generated by receiving an external command provided by the system.

제어 신호 생성부는 적어도 하나의 활성화된 초기화 신호 및 딥파워다운 모드 신호에 응답하도록 조합하는 조합부를 포함한다.The control signal generator includes a combination unit for combining to respond to the at least one activated initialization signal and the deep power down mode signal.

전원 전압 전달부는 활성화된 제어 신호를 수신하면 상기 외부 전원의 전달 경로를 차단한다. 즉, 전원 전압 전달부는 딥파워다운 모드로 진입하면 상기 외부 전원을 차단한다. 또한, 전원 전압 전달부는 초기화 모드로 진입하면 상기 외부 전원을 차단한다. 이러한 전원 전압 전달부는 스위칭부를 포함한다. 스위칭부는 NMOS 또는 PMOS 트랜지스터를 포함할 수 있다. 만약, 스위칭부가 NMOS 트랜지스터이면 제어 신호 생성부는 NMOS 트랜지스터를 턴온시키도록 외부 VPP 전원을 인가받는 레벨 쉬프터를 포함한다.The power supply voltage transmission unit blocks the transmission path of the external power when receiving the activated control signal. That is, the power supply voltage transmission unit cuts off the external power when entering the deep power down mode. In addition, the power supply voltage transmission unit cuts off the external power when entering the initialization mode. The power supply voltage transfer unit includes a switching unit. The switching unit may include an NMOS or PMOS transistor. If the switching unit is an NMOS transistor, the control signal generation unit includes a level shifter receiving an external VPP power source to turn on the NMOS transistor.

내부 전원 회로부는 외부 전원을 이용하여 감압 또는 승압함으로써 내부 전압을 생성시키는 적어도 하나의 내부 전원 회로부를 포함한다.The internal power supply circuit unit includes at least one internal power supply circuit unit that generates an internal voltage by reducing or boosting the voltage using an external power source.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

본 발명의 일 실시예에 따르면 반도체 집적 회로의 동작이 불필요한 경우에 외부 전원이 내부 전원 회로부에 공급되는 것을 차단한다. 즉, 딥파워다운 모드 또는 초기화 모드시에는 외부 전원을 차단함으로써 전력 소모를 감소시킬 수 있다. 초기화 모드로 진입하는 신호 또는 딥파워다운 모드로 진입하는 신호를 조합하여 제어 신호를 제공하는 내부 전원 회로 제어부를 구비한다. 간단한 제어 방식을 이용하여, 필요한 경우에 외부 전원을 차단함으로써 전력 소모를 감소시킬 수 있다.According to an embodiment of the present invention, when the operation of the semiconductor integrated circuit is unnecessary, the external power is blocked from being supplied to the internal power circuit. That is, power consumption may be reduced by shutting off the external power in the deep power down mode or the initialization mode. And an internal power supply circuit control unit providing a control signal by combining the signal entering the initialization mode or the signal entering the deep power down mode. Using a simple control scheme, power consumption can be reduced by shutting down the external power supply if necessary.

이와 같은 반도체 집적 회로에 대해 보다 구체적으로 설명한다. Such a semiconductor integrated circuit will be described in more detail.

도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 블록도이다. 도 1을 참조하면, 일 실시예에 따른 반도체 집적 회로는 내부 전원 회로 제어부(100) 및 내부 전원 회로부(200)를 포함한다.1 is a block diagram of a semiconductor integrated circuit according to an embodiment of the present invention. Referring to FIG. 1, a semiconductor integrated circuit according to an exemplary embodiment includes an internal power supply circuit controller 100 and an internal power supply circuit unit 200.

본 발명의 일 실시예에 따른 내부 전원 회로 제어부(100)는 외부 전원 패드(VDD)와 내부 전원 회로부(200) 사이에 구비되어, 외부 전원(VDD)을 내부 전원 회로부(200)에 제공한다. The internal power circuit control unit 100 according to an embodiment of the present invention is provided between the external power pad VDD and the internal power circuit unit 200 to provide the external power supply VDD to the internal power circuit unit 200.

보다 구체적으로 설명하면, 내부 전원 회로 제어부(100)는 외부 전원(VDD)을 인가받아 전달하되, 초기화 모드(reset mode) 또는 딥파워다운 모드(deep power down mode)로 진입하면 외부 전원(VDD)의 전달 경로를 차단한다. 즉, 내부 전원 회로 제어부(100)는 초기화 모드 및 딥파워다운 모드로 진입하는 적어도 하나의 활성화된 초기화 신호 및 딥파워다운 모드 신호에 응답하여 외부 전원(VDD)의 전달 경로를 차단할 수 있다.More specifically, the internal power circuit controller 100 receives and transmits the external power VDD, but enters the reset mode or the deep power down mode when the external power supply VDD is input. To block the delivery path. That is, the internal power circuit controller 100 may block a transmission path of the external power supply VDD in response to at least one activated initialization signal and a deep power down mode signal entering the initialization mode and the deep power down mode.

내부 전원 회로부(200)는 다수의 내부 전원 전압부(210)를 포함한다. 그리하여, 내부 전원 회로부(200)는 내부 전원 회로 제어부(100)로부터 외부 전원(VDD)을 인가받으면 내부 회로용 전압을 제공한다. The internal power supply circuit unit 200 includes a plurality of internal power supply voltage units 210. Thus, when the external power supply circuit unit 200 receives the external power supply VDD from the internal power supply circuit control unit 100, the internal power supply circuit unit 200 provides a voltage for the internal circuit.

다수의 내부 전원 전압부(210)는 내부 전압으로 사용되는 VCORE 회로부, VBB 회로부, VBLP 회로부, VPP 회로부등일 수 있으나 이에 제한되지 않음은 물론이다. 여기서, VCORE는 메모리 셀에 인가되는 전압을 의미하고, VBB는 반도체 기판의 벌크에 인가되는 벌크 바이어스 전압을 의미한다. 또한, VBLP는 비트 라인의 프리차지 전압이며, VPP는 워드 라인에 공급될 승압된 전압을 의미한다. 이러한 내부 전원 전압부(210)는 외부 전원(VDD)을 인가받아 각각 소정의 전압 레벨의 내부 회로용 전압으로 생성하는 회로부이면 가능하다. The plurality of internal power supply voltage units 210 may be a VCORE circuit unit, a VBB circuit unit, a VBLP circuit unit, a VPP circuit unit used as an internal voltage, but is not limited thereto. Here, VCORE means a voltage applied to the memory cell, and VBB means a bulk bias voltage applied to the bulk of the semiconductor substrate. In addition, VBLP is a precharge voltage of a bit line, and VPP means a boosted voltage to be supplied to a word line. The internal power supply voltage unit 210 may be a circuit unit that generates an internal circuit voltage having a predetermined voltage level by receiving an external power supply VDD.

다음의 도 2를 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로에 대하여 자세히 설명하기로 한다. 도 2는 도 1에 따른 반도체 집적 회로의 회로도이다. Next, a semiconductor integrated circuit according to an exemplary embodiment of the present invention will be described in detail with reference to FIG. 2. 2 is a circuit diagram of the semiconductor integrated circuit according to FIG. 1.

도 2를 참조하면, 내부 전원 회로 제어부(100)는 제어 신호 생성부(110) 및 전원 전압 전달부(120)를 포함한다.2, the internal power circuit controller 100 includes a control signal generator 110 and a power voltage transmitter 120.

제어 신호 생성부(110)는 딥파워다운 모드 신호(DPD) 및 초기화 신호(RESET)를 수신하여 제어 신호(off)를 제공한다. 보다 상세히 설명하면, 제어 신호 생성부(110)는 제 1 인버터(INV1) 및 제 1 오어 게이트(OR1)를 포함한다. 이러한 제어 신호 생성부(110)는 딥파워다운 모드 신호(DPD) 및 반전된 초기화 신호(RESET)를 이용하여 오어 게이트(OR1)의 논리합 연산에 의해 제어 신호(off)를 제공한다. 여기서, 초기화 신호(RESET) 및 딥파워다운 모드 신호(DPD)는 시스템에서 제공하는 외부 명령어를 수신하여 발생하는 신호이다. 본 발명의 일 실시예에 따른 딥파워다운 모드 신호(DPD)는 하이 레벨에서 활성화되는 신호이며 초기화 신호(RESET)는 로우 레벨에서 활성화되는 신호로 예시하기로 한다. 그리하여, 제어 신호 생성부(110)는 적어도 하나의 활성화된 초기화 신호(RESET) 및 딥파워다운 모드 신호(DPD)에 응답하여 활성화된 제어 신호(off)를 제공한다. 그러나, 제어 신호 생성부(110)가 비활성화된 초기화 신호(RESET) 및 딥파워다운 모드 신호(DPD)를 수신하면, 비활성화된 제어 신호(off)를 제공한다. 이로써, 제어 신호(off)의 전압 레벨에 따라 전원 전압 전달부(120)의 활성화 여부를 제어할 수 있다.The control signal generator 110 receives a deep power down mode signal DPD and an initialization signal RESET to provide a control signal off. In more detail, the control signal generator 110 includes a first inverter INV1 and a first or gate OR1. The control signal generator 110 provides a control signal off by performing an OR operation of the OR gate OR1 using the deep power down mode signal DPD and the inverted initialization signal RESET. Here, the initialization signal RESET and the deep power down mode signal DPD are signals generated by receiving an external command provided by the system. The deep power down mode signal DPD according to an embodiment of the present invention is a signal activated at a high level and the initialization signal RESET will be exemplified as a signal activated at a low level. Thus, the control signal generator 110 provides the activated control signal off in response to the at least one activated initialization signal RESET and the deep power down mode signal DPD. However, when the control signal generator 110 receives the deactivated initialization signal RESET and the deep power down mode signal DPD, the control signal generator 110 provides the deactivated control signal off. As a result, the activation of the power supply voltage transmitter 120 may be controlled according to the voltage level of the control signal off.

전술한 바와 같이 전원 전압 전달부(120)는 제어 신호(off)로 스위칭 여부가 제어되어 외부 전원(도 1의 VDD 참조, 이하 ‘Vext’로 도시함)을 내부 전원 회로부(200)에 전달하거나 차단한다. 전원 전압 전달부(120)는 제어 신호(off)에 의해 턴온 되거나 턴오프 될 수 있도록 스위칭부를 포함하며, 스위칭부는 PMOS(PM)일 수 있다. 그리하여, 활성화된 제어 신호(off)가 PMOS(PM)의 게이트에 수신되면 턴오프되어 외부 전원(Vext)의 전달 경로를 차단함으로써 내부 전원 회로부(200)에 외부 전원(Vext)을 전달하지 않는다. 즉, 딥파워다운 모드로 진입하거나 초기화 모드로 진입하면 전원 전압 전달부(120)는 외부 전원(Vext)을 차단할 수 있다. 그러나, 정상 모드로 동작하면 비활성화된 제어 신호(off)를 수신하여 PMOS(PM)가 턴온됨으로써 외부 전원(Vext)을 전달할 수 있다.As described above, the power supply voltage transmitting unit 120 is controlled to switch with a control signal (off) to transfer an external power supply (refer to VDD of FIG. 1, hereinafter referred to as 'Vext') to the internal power supply circuit unit 200. Block it. The power supply voltage transmitting unit 120 may include a switching unit to be turned on or off by a control signal off, and the switching unit may be a PMOS (PM). Thus, when the activated control signal off is received at the gate of the PMOS PM, the control signal off is turned off to block the transfer path of the external power source Vext, thereby not transmitting the external power source Vext to the internal power circuit unit 200. That is, when entering the deep power down mode or entering the initialization mode, the power supply voltage transmitter 120 may block the external power supply Vext. However, when operating in the normal mode, the PMOS PM is turned on to receive the deactivated control signal off, thereby delivering the external power Vext.

내부 전원 회로부(200)는 도 1의 내부 전원 회로부(200)의 설명과 중복되므로 간략히 설명하기로 한다. 즉, 내부 전원 회로부(200)는 내부 전원 레벨로 동작한다. 이러한 내부 전원 회로부(200)는 외부 전원(Vext)을 공급받아 내부 회로용 전압으로 감압하거나 승압하며 소정의 전압 레벨을 구현하여 제공할 수 있다.Since the internal power circuit unit 200 overlaps with the description of the internal power circuit unit 200 of FIG. 1, it will be briefly described. That is, the internal power supply circuit 200 operates at the internal power level. The internal power supply circuit unit 200 may be supplied with an external power supply Vext to reduce or boost the voltage to an internal circuit voltage and implement a predetermined voltage level.

도 3 내지 도 4를 참조하여 전술한 딥파워다운 모드 및 초기화 신호(RESET)에 대하여 자세히 설명하기로 한다. 도 3은 딥파워다운 모드의 타이밍도, 도 4는 본 발명의 일 실시예에 따른 초기화 신호 발생부의 개략적인 블록도이다. The deep power down mode and the initialization signal RESET described above with reference to FIGS. 3 to 4 will be described in detail. 3 is a timing diagram of a deep power down mode, and FIG. 4 is a schematic block diagram of an initialization signal generator according to an exemplary embodiment of the present invention.

도 3에 도시된 딥파워워다운 모드는 외부 명령어에 의해 제어된다. 다시 말하면, 외부 신호 핀을 통해 입력된 반도체 집적 회로 장치의 제어 신호(control signal)들의 상태에 따라 딥파워다운 모드로 진입(ENTER)하고 종료(EXIT)된다. 제어 신호들은 칩 선택신호(CS), 로우 어드레스 스트로브(/RAS), 컬럼 어드레스 스트로브(/CAS), 라이트 인에이블 신호(WE) 및 클럭 인에이블 신호(CKE)등일 수 있다. The deep power down mode shown in FIG. 3 is controlled by an external command. In other words, the device enters into the deep power down mode and exits according to the state of control signals of the semiconductor integrated circuit device input through the external signal pin. The control signals may be a chip select signal CS, a row address strobe (/ RAS), a column address strobe (/ CAS), a write enable signal WE, a clock enable signal CKE, and the like.

t0-t1 구간을 설명하면, 클럭 인에이블 신호(CKE) 및 칩 선택신호(CS)가 로우 레벨, 로우 어드레스 스트로브(/RAS) 및 컬럼 어드레스 스트로브(/CAS)가 하이 레벨, 라이트 인에이블 신호(WE)가 로우 레벨인 경우, 클럭 신호(CLOCK)에 응답하여 딥파워다운 모드로 진입(DPD ENTER)한다. 그리고, 도시하지 않았으나 칩 선택신 호(CS), 로우 어드레스 스트로브(/RAS), 컬럼 어드레스 스트로브(/CAS) 및 라이트 인에이블 신호(WE)의 논리 레벨에 무관하게(don’t care) 클럭 인에이블 신호(CKE)가 하이 레벨로 천이될 때, 딥파워다운 모드는 종료(DPD EXIT)된다.In the t0-t1 section, the clock enable signal CKE and the chip select signal CS are at the low level, the row address strobe (/ RAS), and the column address strobe (/ CAS) are at the high level, and the write enable signal ( When WE) is at the low level, the device enters the deep power down mode in response to the clock signal CLOCK (DPD ENTER). Although not shown, clock in is performed regardless of the logic level of the chip select signal CS, the row address strobe (/ RAS), the column address strobe (/ CAS), and the write enable signal WE. When the enable signal CKE transitions to the high level, the deep power down mode ends (DPD EXIT).

즉, 딥파워다운 모드란 일정 시간 동안 메모리를 사용하지 않는 상태이면, 반도체 집적 회로의 내부에서 사용되는 모든 내부 전원 전압을 생성하는 회로부에 전원을 공급하지 않는 모드이다. 이로써, 딥파워다운 모드로 진입하면 반도체 메모리내의 내부 전원 회로부(도 2의 200 참조)를 동작시키지 않음으로써 소비전력을 최소화할 수 있다. 이러한 딥파워다운 모드로 진입을 알리는 딥파워다운 모드 신호(DPD)는 예를 들어, 로우 레벨에서 하이 레벨로 천이하여 활성화되는 신호일 수 있다.That is, the deep power down mode is a mode in which power is not supplied to a circuit unit that generates all internal power supply voltages used in the semiconductor integrated circuit when the memory is not used for a predetermined time. As a result, when entering the deep power down mode, power consumption may be minimized by not operating the internal power supply circuit unit 200 (see FIG. 2) in the semiconductor memory. The deep power down mode signal DPD indicating the entry into the deep power down mode may be, for example, a signal that is activated by transitioning from a low level to a high level.

한편, 초기화 신호(RESET)는 내부 회로를 초기화 시키는 신호이다. 이러한 초기화 신호(RESET)가 활성화되는 경우를 도 4를 참조하여 설명하기로 한다. 도 4를 참조하면, 초기화 신호 발생부(10)가 시스템에서 제공하는 외부 초기화 명령어를 수신하면 초기화 신호(RESET)를 생성한다. 예를 들어 외부 시스템에서 초기화 명령어를 제공하면, 초기화 신호(RESET)가 하이 레벨에서 로우 레벨로 천이하여 활성화된다. 활성화된 초기화 신호(RESET)는 내부 회로의 동작 및 셋팅된 값들을 초기화시킨다. 그리고, 초기화 신호(RESET)가 비활성화인 하이 레벨로 천이되면, 초기화 모드가 종료되어 반도체 집적 회로는 파워업되며 동작 준비를 할 수 있다. 다시 말하면, 초기화 신호(RESET)가 활성화되는 구간동안은 데이터를 외부로 출력하거나, 외부로부터 들어오는 데이터를 저장하지 않는 아이들(idle) 상태이다. 종래 의 반도체 집적 회로는 이 경우에도 계속 내부 전압을 공급한다. On the other hand, the initialization signal RESET is a signal for initializing the internal circuit. A case in which the initialization signal RESET is activated will be described with reference to FIG. 4. Referring to FIG. 4, when the initialization signal generator 10 receives an external initialization command provided by the system, the initialization signal generator 10 generates an initialization signal RESET. For example, when an external system provides an initialization command, the initialization signal RESET transitions from a high level to a low level to be activated. The activated initialization signal RESET initializes the operation and set values of the internal circuit. When the initialization signal RESET transitions to the inactive high level, the initialization mode ends and the semiconductor integrated circuit may be powered up and ready for operation. In other words, during the period in which the initialization signal RESET is activated, data is output to the outside or is in an idle state that does not store data from the outside. Conventional semiconductor integrated circuits continue to supply internal voltage even in this case.

하지만, 본 발명의 일 실시예에 따르면 초기화 신호(RESET)가 활성화되는 구간동안에 외부 전원(Vext)이 공급되는 것을 차단한다. 이로써 내부 전원 회로부(200)가 비활성화됨으로써 전류 소모를 감소시킬 수 있다.However, according to an exemplary embodiment of the present invention, the external power Vext is blocked from being supplied during the period in which the initialization signal RESET is activated. As a result, the internal power circuit 200 may be deactivated, thereby reducing current consumption.

다시 도 2를 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로의 동작을 설명하기로 한다.Referring to FIG. 2 again, the operation of the semiconductor integrated circuit according to the exemplary embodiment will be described.

제어 신호 생성부(110)가 활성화된 하이 레벨의 딥파워다운 모드 신호(DPD)를 수신하면 활성화된 하이 레벨의 제어 신호(off)를 제공한다. 이로써, 전원 전압 전달부(120)의 PMOS(PM)의 게이트는 하이 레벨의 제어 신호(off)를 수신함으로써 턴오프되어 외부 전원(Vext)의 전달 경로를 차단한다. 또는 제어 신호 생성부(110)에 활성화된 로우 레벨의 초기화 신호(RESET) 신호를 수신하면 인버터(INV1)에 의해 반전된 하이 레벨의 신호가 오어 게이트(OR1)에 의해 논리합되어 하이 레벨의 제어 신호(off)를 제공한다. 역시 활성화된 하이 레벨의 제어 신호(off)를 수신한 전원 전압 전달부(120)의 PMOS(PM)의 게이트는 턴오프되어 외부 전원(Vext)의 전달 경로를 차단한다. When the control signal generator 110 receives the activated high level deep power down mode signal DPD, the control signal generator 110 provides the activated high level control signal off. As a result, the gate of the PMOS PM of the power supply voltage transmitter 120 is turned off by receiving the high level control signal off to block the transmission path of the external power supply Vext. Alternatively, when the low level initialization signal RESET signal activated by the control signal generator 110 is received, the high level signal inverted by the inverter INV1 is ORed by the OR gate OR1 to control the high level control signal. gives (off) Also, the gate of the PMOS PM of the power supply voltage transmitter 120 that receives the activated high level control signal off is turned off to block the transmission path of the external power supply Vext.

한편, 정상 모드(normal mode)에서는 제어 신호 생성부(110)가 비활성화된 딥파워다운 모드 신호(DPD) 및 초기화 신호(RESET)를 수신한다. 이로써, 제어 신호 생성부(110)는 비활성화된 로우 레벨의 제어 신호(off)를 제공한다. 로우 레벨의 제어 신호(off)를 수신한 PMOS(PM)의 게이트가 턴온됨으로써, 전원 전압 전달부(120)는 외부 전원(Vext)을 내부 전원 회로부(200)에 전달할 수 있다.In the normal mode, the control signal generator 110 receives the deactivated deep power down mode signal DPD and the initialization signal RESET. As a result, the control signal generator 110 provides an inactivated low level control signal off. As the gate of the PMOS PM receiving the low level control signal off is turned on, the power supply voltage transmitter 120 may transfer the external power supply Vext to the internal power supply circuit unit 200.

즉, 본 발명의 일 실시예에 따른 내부 전원 회로 제어부(100)를 구비하면, 초기화 모드로 진입하거나 딥파워다운 모드로 진입하는 경우에 내부 전원 회로부(200)에 외부 전원(Vext)이 전달되는 것을 차단할 수 있다. 따라서, 초기화 모드로 진입하거나 딥파워다운 모드로 진입시 내부 전원 회로부(200)가 비활성화됨으로써 전류 소모를 감소시킬 수 있다.That is, when the internal power circuit controller 100 according to an embodiment of the present invention is provided, an external power source Vext is transmitted to the internal power circuit unit 200 when entering the initialization mode or the deep power down mode. Can be blocked. Therefore, when entering the initialization mode or the deep power down mode, the internal power supply circuit 200 may be deactivated to reduce current consumption.

도 5는 본 발명의 다른 실시예에 따른 반도체 집적 회로의 회로도이다. 5 is a circuit diagram of a semiconductor integrated circuit according to another embodiment of the present invention.

다른 실시예에 따른 전원 전압 전달부(320)의 스위칭부는 NMOS(NM)를 포함한다. The switching unit of the power supply voltage transmitting unit 320 according to another embodiment includes an NMOS (NM).

이에 따른 제어 신호 생성부(310)는 도 2와 마찬가지로 적어도 하나의 활성화된 딥파워다운 모드 신호(DPD) 및 초기화 신호(RESET)를 수신하면 활성화된 제어 신호(off)를 제공한다. 다른 실시예에 따른 제어 신호 생성부(310)는 제 2 인버터(INV2), 제 2 오어 게이트(OR2), 제 3 인버터(INV3) 및 레벨 쉬프터(315)를 포함한다. 일 실시예와 마찬가지로 적어도 하나의 활성화된 딥파워다운 모드 신호(DPD) 및 초기화 신호(RESET)에 응답하도록 제 2 인버터(INV2) 및 제 2 오어 게이트(OR2)가 구비된다. 일 실시예와 다른 점은 전원 전압 전달부(320)의 스위칭부는 NMOS(NM)이다. 그리하여, 적어도 하나의 활성화된 딥파워다운 모드 신호(DPD) 및 초기화 신호(RESET)에 응답하여 로우 레벨의 활성화된 제어 신호(off)를 제공하도록 제 3 인버터(INV3)가 구비된다. Accordingly, as shown in FIG. 2, the control signal generator 310 provides an activated control signal off when receiving at least one activated deep power down mode signal DPD and an initialization signal RESET. The control signal generator 310 according to another embodiment includes a second inverter INV2, a second or gate OR2, a third inverter INV3, and a level shifter 315. As in an exemplary embodiment, the second inverter INV2 and the second or gate OR2 are provided to respond to the at least one activated deep power down mode signal DPD and the initialization signal RESET. Unlike the exemplary embodiment, the switching unit of the power supply voltage transmitting unit 320 is an NMOS (NM). Thus, a third inverter INV3 is provided to provide a low level activated control signal off in response to the at least one activated deep power down mode signal DPD and the initialization signal RESET.

한편, 정상 모드로 동작시 제어 신호 생성부(310)는 비활성화된 하이 레벨의 제어 신호(off)를 제공하여야 한다. 따라서, 전원 전압 전달 제어부(310)가 비활 성화된 제어 신호(off)를 제공하여 NMOS(NM)를 턴온시키려면, NMOS(NM)를 턴온시키는데 걸리는 최소한의 전압, 즉 문턱 전압과 외부 전원(Vext)의 합(VDD+Vth)보다 큰 하이 레벨의 제어 신호(off)를 제공해야 한다. 그리하여, 제 3 인버터(INV3)와 전원 전압 전달부(300) 사이에 외부 VPP 전원(Vext_vpp)을 인가받는 레벨 쉬프터(315)를 구비한다. 외부 VPP 전원(EP)은 외부 전원(Vext)과 문턱 전압의 합(VDD+Vth)보다 큰 전압이다. 따라서, 정상 모드시 제어 신호 생성부(310)는 외부 VPP레벨의 제어 신호(off)를 제공할 수 있다. 그리하여, NMOS(NM)이 턴온되어 외부 전원(Vext)을 내부 전원 회로부(200)에 안정적으로 공급할 수 있다.Meanwhile, when operating in the normal mode, the control signal generator 310 should provide a deactivated high level control signal (off). Accordingly, in order for the power supply voltage transfer control unit 310 to turn on the NMOS NM by providing an inactive control signal off, the minimum voltage required to turn on the NMOS NM, that is, the threshold voltage and the external power supply Vext. It is necessary to provide a high level control signal (off) that is greater than the sum of VDD + Vth. Thus, a level shifter 315 is applied between the third inverter INV3 and the power supply voltage transmitter 300 to receive the external VPP power Vext_vpp. The external VPP power supply EP is a voltage larger than the sum of the external power supply Vext and the threshold voltage VDD + Vth. Therefore, in the normal mode, the control signal generator 310 may provide a control signal off of the external VPP level. Thus, the NMOS NM is turned on so that the external power supply Vext can be stably supplied to the internal power supply circuit unit 200.

본 발명의 실시예들에 따르면, 딥파워다운 모드 및 초기화 모드시 주변 회로에 전압을 공급하지 않도록 내부 전원 회로부에 외부 전원이 공급되는 경로를 차단한다. 이로써, 반도체 집적 회로가 동작하지 않는 상태에서의 전류 소모를 줄일 수 있으므로 전력 소모가 감소된 반도체 집적 회로를 구현할 수 있다.According to the exemplary embodiments of the present invention, a path in which external power is supplied to the internal power circuit unit is blocked so as not to supply a voltage to the peripheral circuit in the deep power down mode and the initialization mode. As a result, the current consumption in a state in which the semiconductor integrated circuit is not operating can be reduced, thereby realizing a semiconductor integrated circuit with reduced power consumption.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다. Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention. Do.

이상에서 자세히 설명한 바와 같이, 본 발명의 일 실시예에 따르면 반도체 집적 회로의 동작이 불필요한 경우에 외부 전원이 내부 전원 회로부에 공급되는 것을 차단한다. 즉, 딥파워다운 모드 또는 초기화 모드시에는 외부 전원을 차단함으로써 전력 소모를 감소시킬 수 있다. 초기화 모드로 진입하는 신호 또는 딥파워다 운 모드로 진입하는 신호를 조합하여 제어 신호를 제공하는 내부 전원 회로 제어부를 구비한다. 간단한 제어 방식을 이용하여, 필요한 경우에 외부 전원을 차단함으로써 전력 소모를 감소시킬 수 있다.As described above in detail, according to an embodiment of the present invention, when the operation of the semiconductor integrated circuit is unnecessary, the external power is blocked from being supplied to the internal power circuit. That is, power consumption may be reduced by shutting off the external power in the deep power down mode or the initialization mode. An internal power supply circuit control unit is configured to provide a control signal by combining the signal entering the initialization mode or the signal entering the deep power down mode. Using a simple control scheme, power consumption can be reduced by shutting down the external power supply if necessary.

Claims (16)

외부 전원을 인가받아 전달하되, 초기화 모드 또는 딥파워다운 모드로 진입하면 외부 전원의 전달 경로를 차단하는 내부 전원 회로 제어부; 및An internal power circuit controller to receive and transmit external power, and to block a transmission path of external power when entering an initialization mode or a deep power down mode; And 상기 내부 전원 회로 제어부로부터 상기 외부 전원을 인가받으면 내부 회로용 전압을 제공하는 내부 전원 회로부를 포함하는 반도체 집적 회로. And an internal power circuit unit configured to provide an internal circuit voltage when the external power is applied from the internal power circuit controller. 제 1항에 있어서, The method of claim 1, 상기 내부 전원 회로 제어부는,The internal power circuit control unit, 상기 초기화 모드 및 딥파워다운 모드로 진입하는 적어도 하나의 활성화된 초기화 신호 및 딥파워다운 모드 신호에 응답하여 상기 외부 전원의 전달 경로를 차단하는 반도체 집적 회로.And cut off a transmission path of the external power in response to at least one activated initialization signal and a deep power down mode signal entering the initialization mode and the deep power down mode. 제 2항에 있어서, The method of claim 2, 상기 초기화 신호 및 딥파워다운 모드 신호는 외부 명령어를 수신하여 발생하는 반도체 집적 회로.And the initialization signal and the deep power down mode signal are generated by receiving an external command. 제 1항에 있어서, The method of claim 1, 상기 내부 전원 회로부는 상기 외부 전원을 이용하여 감압 또는 승압함으로써 내부 전압을 생성시키는 적어도 하나의 내부 전원 회로부를 포함하는 반도체 집 적 회로.The internal power supply circuit unit includes at least one internal power supply circuit unit for generating an internal voltage by reducing or boosting the voltage using the external power source. 초기화 신호 및 딥파워다운 모드 신호를 수신하여 제어 신호를 제공하는 제어 신호 생성부;A control signal generator for receiving an initialization signal and a deep power down mode signal to provide a control signal; 상기 제어 신호로 스위칭 여부가 제어되며, 외부 전원을 인가받아 전달하는 전원 전압 전달부; 및A power supply voltage transmission unit which controls whether to switch by the control signal and receives and transmits external power; And 상기 전원 전압 전달부로부터 상기 외부 전원을 인가받아 내부 회로용 전압으로 제공하는 내부 전원 회로부를 포함하는 반도체 집적 회로.And an internal power supply circuit unit receiving the external power from the power supply voltage transmitting unit and providing the external power as an internal circuit voltage. 제 5항에 있어서, The method of claim 5, 상기 제어 신호 생성부는 적어도 하나의 활성화된 상기 초기화 신호 및 상기 딥파워다운 모드 신호에 응답하여 활성화된 상기 제어 신호를 제공하는 반도체 집적 회로.And the control signal generator provides the control signal activated in response to at least one activated initialization signal and the deep power down mode signal. 제 5항에 있어서, The method of claim 5, 상기 초기화 신호는 내부 회로를 초기화 시키는 신호이며, 상기 딥파워다운 모드 신호는 딥파워다운 모드로 진입을 알리는 신호인 반도체 집적 회로.The initialization signal is a signal for initializing an internal circuit, and the deep power down mode signal is a signal for entering the deep power down mode. 제 5항에 있어서, The method of claim 5, 상기 초기화 신호 및 딥파워다운 모드 신호는 외부 명령어를 수신하여 발생 하는 반도체 집적 회로.The initialization signal and the deep power down mode signal is a semiconductor integrated circuit generated by receiving an external command. 제 5항에 있어서, The method of claim 5, 상기 제어 신호 생성부는 적어도 하나의 활성화된 상기 초기화 신호 및 상기 딥파워다운 모드 신호에 응답하도록 조합하는 조합부를 포함하는 반도체 집적 회로.And the control signal generator includes a combination unit configured to combine the at least one activated initialization signal and the deep power down mode signal in response to the activated signal. 제 5항에 있어서, The method of claim 5, 상기 전원 전압 전달부는 상기 활성화된 제어 신호를 수신하면 상기 외부 전원의 전달 경로를 차단하는 반도체 집적 회로.The power supply voltage transmitting unit cuts off a transmission path of the external power when receiving the activated control signal. 제 9항 또는 10항에 있어서, The method of claim 9 or 10, 상기 전원 전압 전달부는 딥파워다운 모드로 진입하면 상기 외부 전원을 차단하는 반도체 집적 회로.The power supply voltage transmitting unit cuts off the external power when entering the deep power down mode. 제 9항 또는 10항에 있어서, The method of claim 9 or 10, 상기 전원 전압 전달부는 초기화 모드로 진입하면 상기 외부 전원을 차단하는 반도체 집적 회로.The power supply voltage transfer unit cuts off the external power when entering the initialization mode. 제 5항에 있어서, The method of claim 5, 상기 전원 전압 전달부는 스위칭부를 포함하는 반도체 집적 회로.The power supply voltage transmitting unit includes a switching unit. 제 13항에 있어서, The method of claim 13, 상기 스위칭부는 NMOS 또는 PMOS 트랜지스터를 포함하는 반도체 집적 회로.The switching unit includes an NMOS or PMOS transistor. 제 14항에 있어서, The method of claim 14, 상기 스위칭부가 NMOS 트랜지스터이면, 상기 제어 신호 생성부는 상기 NMOS 트랜지스터를 턴온시키도록 외부 VPP 전원을 인가받는 레벨 쉬프터를 포함하는 반도체 집적 회로.And if the switching unit is an NMOS transistor, the control signal generation unit includes a level shifter receiving an external VPP power source to turn on the NMOS transistor. 제 5항에 있어서, The method of claim 5, 상기 내부 전원 회로부는 상기 외부 전원을 이용하여 감압 또는 승압함으로써 내부 전압을 생성시키는 적어도 하나의 내부 전원 회로부를 포함하는 반도체 집적 회로.The internal power supply circuit unit includes at least one internal power supply circuit unit for generating an internal voltage by reducing or boosting the voltage using the external power source.
KR1020070045410A 2007-05-10 2007-05-10 Semiconductor integrated circuit KR20080099623A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070045410A KR20080099623A (en) 2007-05-10 2007-05-10 Semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070045410A KR20080099623A (en) 2007-05-10 2007-05-10 Semiconductor integrated circuit

Publications (1)

Publication Number Publication Date
KR20080099623A true KR20080099623A (en) 2008-11-13

Family

ID=40286568

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070045410A KR20080099623A (en) 2007-05-10 2007-05-10 Semiconductor integrated circuit

Country Status (1)

Country Link
KR (1) KR20080099623A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10530341B2 (en) 2017-11-28 2020-01-07 SK Hynix Inc. Semiconductor device and operating method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10530341B2 (en) 2017-11-28 2020-01-07 SK Hynix Inc. Semiconductor device and operating method thereof

Similar Documents

Publication Publication Date Title
KR100468513B1 (en) Semiconductor memory device operating with low power consumption
KR100471185B1 (en) Internal voltage converter scheme for controlling the power-up slope of internal supply voltage
KR100426443B1 (en) Deep power down control circuit
US6996023B2 (en) Semiconductor memory device capable of reducing current consumption in active mode
KR20020008078A (en) Dynamic random access memory with low power consumption
KR100812936B1 (en) Internal power supply voltage generating circuit having reduced leakage current in standby mode
KR100790444B1 (en) Memory device
US20050225379A1 (en) Internal voltage generation circuit of semiconductor memory device
KR100886628B1 (en) Internal voltage generation circuit in semiconductor device
US7773402B2 (en) Semiconductor memory apparatus
KR20080099623A (en) Semiconductor integrated circuit
CN110853684B (en) Apparatus for supplying power supply voltage to semiconductor chip
KR100816729B1 (en) Vcore generator and semiconductor memory device include the same
KR101143396B1 (en) Internal Voltage Generator of Semiconductor Memory Device
US7978536B2 (en) Semiconductor memory device and method of operating the same
KR100728555B1 (en) Apparatus for Supplying Power-up Signal in Semiconductor Integrated Circuit
KR100893770B1 (en) Operation method of semiconductor memory device, semiconductor memory device and portable media system comprising the same
KR20080004219A (en) Device for controlling voltage
KR20240026158A (en) Memory device including data
KR100861192B1 (en) Internal voltage generator sequentially controlled by external voltage
KR100979353B1 (en) Device for generating power-up signal of semiconductor memory device
KR20000027643A (en) Apparatus and method for controlling inner power supply voltage
JP2004199868A (en) Low power consumption type semiconductor integrated circuit device

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination