KR20080099170A - Nonvolatile memory device and method of manufacturing the same - Google Patents

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KR20080099170A
KR20080099170A KR1020080042008A KR20082008004A KR20080099170A KR 20080099170 A KR20080099170 A KR 20080099170A KR 1020080042008 A KR1020080042008 A KR 1020080042008A KR 20082008004 A KR20082008004 A KR 20082008004A KR 20080099170 A KR20080099170 A KR 20080099170A
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유현승
이명식
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주식회사 하이닉스반도체
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Abstract

The step of the process can be decreased. The process can be facilitated. The degree of integration of the memory device formed in the single per square cell region can be enhanced. The nonvolatile memory device comprises the memory cell array including the word line(104) and bit line which are formed in the semiconductor substrate, the insulating layer formed in on semiconductor substrate including memory cell array. The conductive layer pattern formed on the insulating layer, the conductive layer pattern, the peripheral circuit for producing the operating voltage and delivering to the memory cell array, and the metal wiring for connecting the peripheral circuit, the word line and bit line.

Description

비휘발성 메모리 소자 및 그의 제조 방법{Nonvolatile memory device and method of manufacturing the same}Nonvolatile memory device and method of manufacturing the same

본 발명은 비휘발성 메모리 소자 및 그의 제조 방법에 관한 것으로, 특히 다층 구조로 형성되는 비휘발성 메모리 소자 및 그의 제조 방법에 관한 것이다.The present invention relates to a nonvolatile memory device and a method for manufacturing the same, and more particularly, to a nonvolatile memory device and a method for manufacturing the same having a multi-layer structure.

반도체 메모리 소자가 점차 고집적화되고 초소형화됨에 따라 반도체 메모리 소자를 제조하는 기술은 크게 두 가지 방향으로 개발되고 있다. 하나는 새로운 물질이나 공정 기술을 도입하여 반도체 메모리 소자의 물리적인 크기를 축소하여 형성하는 방법이고, 다른 하나는 반도체 메모리 소자를 구동하는 회로 구성 요소를 재배치하거나 반도체 메모리 소자의 하이라키(hierarchy)를 재구성하여 반도체 메모리 소자의 아키텍처(architecture)를 변화시키는 방법이다. 종래에는, 주로 새로운 물질이나 공정 기술을 도입하여 반도체 메모리 소자의 물리적인 크기를 축소함으로써 2차원의 단일 평면 안에서 많은 양의 반도체 메모리 소자를 집적하여 고용량으로 제작하면서 제조 단가를 낮추는 노력을 계속해왔다. As semiconductor memory devices are increasingly integrated and miniaturized, technologies for manufacturing semiconductor memory devices have been developed in two directions. One method is to reduce the physical size of a semiconductor memory device by introducing a new material or process technology, and the other is to rearrange circuit components that drive the semiconductor memory device, or to remove the hierarchy of the semiconductor memory device. It is a method of reconfiguring to change the architecture of a semiconductor memory device. In the past, efforts have been made to reduce manufacturing costs while mainly incorporating a large amount of semiconductor memory devices in a two-dimensional single plane by reducing the physical size of semiconductor memory devices by introducing new materials or process technologies.

하지만, 2차원 단일 평면 안에서 반도체 메모리 소자의 물리적인 크기를 축 소시켜 집적하는 것은 점차 공정의 단계가 복잡해지고 공정 난이도가 증가하는 문제점이 있다. 또한, 통상적인 반도체 메모리 소자의 아키텍처인 2차원 평면에서는 셀(cell) 영역과 주변 회로(peri) 영역이 동일 평면에 존재하는데, 셀 영역과 주변 회로 영역은 한정된 평면을 나누어서 형성되어야 한다. 이에 따라, 데이타 처리량(data throughtput)을 증가시키거나 설계상 유연성을 위해 주변 회로를 더욱 많이 구성하여 주변 회로 영역의 면적을 증가키면, 셀 영역이 줄어들어 셀 집적도가 떨어진다. 또한 셀 집적도를 증가시키기 위해 셀 영역을 증가시키면 주변 회로 영역 회로가 형성되는 주변 회로 영역이 줄어들어 데이타 처리량이 감소한다. However, shrinking and integrating the physical size of a semiconductor memory device in a two-dimensional single plane has a problem that the complexity of the process step is complicated and the process difficulty increases. In addition, in the two-dimensional plane, which is the architecture of a conventional semiconductor memory device, a cell region and a peripheral circuit region exist in the same plane, and the cell region and the peripheral circuit region should be formed by dividing a limited plane. Accordingly, increasing the data throughput or increasing the peripheral circuit area by configuring more peripheral circuits for design flexibility increases the area of the peripheral circuit area, thereby reducing cell density. In addition, increasing the cell area to increase cell density reduces the peripheral circuit area where the peripheral circuit area circuit is formed, thereby reducing data throughput.

따라서, 반도체 메모리 소자의 물리적인 크기를 축소시키되 새로운 아키텍처를 갖는 반도체 메모리 소자에 대한 기술 개발도 적절히 병행해야 하는 것이 검토되고 있다.Therefore, it is under consideration to reduce the physical size of the semiconductor memory device but also appropriately develop the technology for the semiconductor memory device having the new architecture.

본 발명에 따른 비휘발성 메모리 소자는, 반도체 기판에 형성되며 워드 라인 및 비트 라인을 포함하는 메모리 셀 어레이와, 상기 메모리 셀 어레이를 포함하는 상기 반도체 기판상에 형성된 절연층과, 상기 절연층 상에 형성된 도전막 패턴과, 상기 도전막 패턴에 형성되며 상기 메모리 셀 어레이로 동작 전압을 생성 및 전달하기 위한 주변 회로 및 상기 주변 회로와 상기 워드 라인 및 상기 비트 라인을 연결시키기 위한 금속 배선을 포함하는 것을 특징으로 한다.A nonvolatile memory device according to the present invention includes a memory cell array formed on a semiconductor substrate and including a word line and a bit line, an insulating layer formed on the semiconductor substrate including the memory cell array, and on the insulating layer. A conductive film pattern formed on the conductive film pattern, and a peripheral circuit formed on the conductive film pattern and configured to generate and transmit an operating voltage to the memory cell array, and a metal wire connecting the peripheral circuit, the word line, and the bit line. It features.

상기 주변 회로는 페이지 버퍼 및 데이터 IO부, 디코더 및 로직부를 포함할 수 있다. 상기 워드 라인은 상기 디코더 및 로직부와 연결될 수 있다. 상기 비트 라인은 상기 페이지 버퍼 및 데이터 IO부와 연결될 수 있다. 상기 워드 라인의 일단에는 상기 주변 회로 영역과 연결되는 콘택 플러그가 형성될 수 있다. 상기 비트 라인의 일단에는 상기 주변 회로 영역과 연결되는 콘택 플러그가 형성될 수 있다. 상기 워드 라인의 일단은 폭이 넓을 수 있다. 상기 비트 라인의 일단은 폭이 넓을 수 있다.The peripheral circuit may include a page buffer and a data IO unit, a decoder, and a logic unit. The word line may be connected to the decoder and the logic unit. The bit line may be connected to the page buffer and the data IO unit. One end of the word line may have a contact plug connected to the peripheral circuit region. One end of the bit line may have a contact plug connected to the peripheral circuit region. One end of the word line may be wide. One end of the bit line may be wide.

본 발명의 제1 실시예에 따른 비휘발성 메모리 소자 제조 방법은, 반도체 기판에 워드 라인을 형성하는 단계와, 상기 워드 라인 상에 제1 절연막을 형성하고 상기 제1 절연층을 식각하여 상기 반도체 기판의 접합 영역이 노출되는 콘택홀을 형성하는 단계와, 상기 콘택홀을 도전 물질로 채워서 소스 콘택 플러그 및 드레인 콘택 플러그를 형성하는 단계와, 상기 제1 절연층 상에 상기 드레인 콘택 플러그와 연결되는 비트 라인을 형성하는 단계와, 상기 비트 라인을 포함하는 상기 반도체 기판상에 제2 절연층을 형성하는 단계와, 상기 제2 절연층 상에 도전막 패턴을 형성하는 단계와, 동작 전압을 생성하여 상기 워드 라인 및 비트 라인으로 전달하기 위한 주변 회로를 상기 도전막 패턴에 형성하는 단계 및 상기 주변 회로와 상기 워드 라인 및 상기 비트 라인을 연결시키기 위한 금속 배선을 형성하는 단계를 포함할 수 있다. A method of manufacturing a nonvolatile memory device according to a first embodiment of the present invention includes forming a word line on a semiconductor substrate, forming a first insulating film on the word line, and etching the first insulating layer. Forming a contact hole through which the junction region of the semiconductor substrate is exposed; forming a source contact plug and a drain contact plug by filling the contact hole with a conductive material; and a bit connected to the drain contact plug on the first insulating layer. Forming a line, forming a second insulating layer on the semiconductor substrate including the bit line, forming a conductive film pattern on the second insulating layer, generating an operating voltage, and Forming a peripheral circuit in the conductive film pattern for transferring to a word line and a bit line; and the peripheral circuit and the word line and the bit line. Forming a metal wiring for connecting the phosphorus may be included.

본 발명의 제2 실시예에 따른 비휘발성 메모리 소자 제조 방법은, 기판의 후면에 이온주입층을 형성하고, 상기 기판의 전면에 터널링층을 형성하는 단계; 상기 터널링층 위에 하드마스크막 패턴을 형성하는 단계; 상기 하드마스크막 패턴을 식각마스크로 상기 터널링층의 노출 부분을 식각하여 상기 기판을 선택적으로 노출시키는 터널링층 패턴을 형성하는 단계; 상기 기판의 노출된 부분에 다이렉트 밴드갭을 갖는 다공성 실리콘층을 형성하는 단계; 상기 다공성 실리콘층을 매립하는 투명 전극층을 형성하는 단계; 상기 투명 전극층, 하드마스크막 패턴 및 터널링층 패턴을 패터닝하여 하드마스크막 패턴 및 터널링층 패턴 사이에 배치된 다공성 실리콘층을 매립하는 투명 전극 패턴을 포함하는 발광 영역을 형성하는 단계; 상기 투명 전극 패턴, 하드마스크막 패턴 및 터널링층 패턴을 층간절연막으로 매립하는 단계; 상기 층간절연막 내에 상기 기판과 상기 투명 전극 패턴에 각각 연결되는 컨택플러그를 형성하는 단계; 상기 층간절연막 위에 절연층을 형성하는 단계; 및 상기 절연층 상에 셀 영역 및 주변회로영역을 형성하는 단계를 포함하는 것을 특징으로 한다. A method of manufacturing a nonvolatile memory device according to a second embodiment of the present invention may include forming an ion implantation layer on a rear surface of a substrate and forming a tunneling layer on the front surface of the substrate; Forming a hard mask layer pattern on the tunneling layer; Forming a tunneling layer pattern to selectively expose the substrate by etching the exposed portion of the tunneling layer using the hard mask layer pattern as an etch mask; Forming a porous silicon layer having a direct bandgap in the exposed portion of the substrate; Forming a transparent electrode layer filling the porous silicon layer; Patterning the transparent electrode layer, the hard mask layer pattern, and the tunneling layer pattern to form a light emitting region including a transparent electrode pattern filling a porous silicon layer disposed between the hard mask layer pattern and the tunneling layer pattern; Filling the transparent electrode pattern, the hard mask layer pattern, and the tunneling layer pattern with an interlayer dielectric layer; Forming a contact plug in the interlayer insulating layer, the contact plugs respectively connected to the substrate and the transparent electrode pattern; Forming an insulating layer on the interlayer insulating film; And forming a cell region and a peripheral circuit region on the insulating layer.

본 발명의 제3 실시예에 따른 비휘발성 메모리 소자 제조 방법은, 절연 기판 위에 반도체층을 형성하는 단계; 상기 반도체층 위에 전하 저장층을 형성하는 단계; 상기 전하 저장층 위에 하드마스크막 패턴을 형성하는 단계; 상기 하드마스크막 패턴을 마스크로 한 식각 공정으로 전하 저장층 패턴을 형성하면서 상기 반도체층의 노출 부분을 식각하여 상기 절연 기판의 일 방향으로 뻗어나가는 비트라인을 형성하는 단계; 상기 전하 저장층 패턴 및 상기 비트라인을 분리하는 제1 층간절연막을 형성하는 단계; 상기 하드마스크막 패턴을 제거하는 단계; 상기 전하 저장층 패턴 위에 상기 비트라인과 수직하는 방향으로 가로지르는 컨트롤게이트전극 패턴을 형성하여, 전하 저장층 패턴 및 컨트롤게이트전극 패턴을 포함하는 워드 라인을 형성하는 단계; 상기 비트라인 상에 불순물 영역을 형성하는 단계; 상기 워드 라인 및 비트라인을 매립하는 제2 층간절연막을 형성하는 단계; 상기 제2 층간절연막 내에 상기 불순물 영역과 연결되는 컨택플러그를 형성하는 단계; 및 상기 제2 층간절연막 위에 주변 회로 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 한다. A nonvolatile memory device manufacturing method according to a third embodiment of the present invention includes forming a semiconductor layer on an insulating substrate; Forming a charge storage layer on the semiconductor layer; Forming a hard mask layer pattern on the charge storage layer; Forming a bit line extending in one direction of the insulating substrate by etching an exposed portion of the semiconductor layer while forming a charge storage layer pattern by an etching process using the hard mask layer pattern as a mask; Forming a first interlayer insulating layer separating the charge storage layer pattern and the bit line; Removing the hard mask layer pattern; Forming a word line including a charge storage layer pattern and a control gate electrode pattern on the charge storage layer pattern, the control gate electrode pattern crossing in a direction perpendicular to the bit line; Forming an impurity region on the bit line; Forming a second interlayer insulating film filling the word line and the bit line; Forming a contact plug connected to the impurity region in the second interlayer insulating film; And forming a peripheral circuit transistor on the second interlayer insulating film.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 1a 내지 도 1d는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 레이아웃도이다. 도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여, 각각의 도 1a 내지 도 1d의 선 A-A'를 따라 절단한 소자를 도시한 단면도이다.1A to 1D are layout views illustrating a method of manufacturing a nonvolatile memory device according to a first embodiment of the present invention. 2A to 2D are cross-sectional views illustrating devices cut along the line A-A 'of FIGS. 1A to 1D to explain a method of manufacturing a nonvolatile memory device according to the first embodiment of the present invention. .

한편, 하기에서 셀 영역이란 워드 라인과 비트 라인을 포함하는 메모리 어레이 셀이 형성되어 데이터를 프로그램(program), 소거(erase) 및 독출(read)할 수 있는 영역을 말하고, 주변 회로 영역이란 셀 영역에 형성된 메모리 셀 어레이로동작 전압을 생성 및 전달하기 위한 주변 회로가 형성된 영역을 말한다.Meanwhile, the cell region is a region in which a memory array cell including a word line and a bit line is formed to program, erase, and read data, and the peripheral circuit region is a cell region. A region in which peripheral circuits for generating and transferring an operating voltage to a memory cell array formed thereon is formed.

도 1a 및 도 2a를 참조하면, 먼저 반도체 기판(100) 상에 스크린 산화막(screen oxide; 도시하지 않음)이 형성된다. 그리고, 반도체 기판(100)에 웰 영역을 형성하기 위해 웰(well) 이온 주입 공정을 실시한다. 이때, 스크린 산화막은 웰 이온 주입 공정시 반도체 기판(100)의 계면(surface)이 손상되는 것을 방지한다. 이로써, 반도체 기판(100)에는 웰 영역(도시하지 않음)이 형성되며, 특히 웰 영역은 트리플(triple) 구조로 형성될 수 있다. 한편, 이때 주변 회로 영역에 형성되는 주변 회로 트랜지스터의 문턱 전압을 조절하기 위한 이온 주입 공정은 생략될 수 있다.1A and 2A, a screen oxide (not shown) is first formed on a semiconductor substrate 100. In addition, a well ion implantation process is performed to form a well region in the semiconductor substrate 100. In this case, the screen oxide layer may prevent the surface of the semiconductor substrate 100 from being damaged during the well ion implantation process. As a result, a well region (not shown) is formed in the semiconductor substrate 100, and in particular, the well region may be formed in a triple structure. In this case, the ion implantation process for adjusting the threshold voltage of the peripheral circuit transistor formed in the peripheral circuit region may be omitted.

그리고, 반도체 기판(100) 상의 스크린 산화막을 제거한 후, 반도체 기 판(100) 상에 게이트 절연막, 전하 저장층, 유전체막 및 콘트롤 게이트 등의 게이트 적층막(도시하지 않음)을 형성한다. 그리고 반도체 기판(100)의 소자 분리 영역에는 소자 분리막(도시하지 않음)이 형성되는데, 플로팅 게이트(floating gate)형 플래시 메모리 소자는 게이트 절연막인 터널 산화막(tunnel oxide)와 전하 저장층인 폴리 실리콘을 형성한 후 소자 분리막이 형성된다. 한편, 소노스(SONOS)형 플래시 메모리 소자는 게이트 절연막인 터널 산화막과 전하 저장층인 질화막을 형성한 후 소자 분리막(도시하지 않음)이 형성된다. 한편, 소자 분리막이 형성됨으로써 반도체 기판(100)에는 액티브 영역(102)이 한정된다. 상기 소자 분리막과 액티브 영역(102)은 교대로 평행하게 형성된다. After the screen oxide film on the semiconductor substrate 100 is removed, a gate stacked film (not shown) such as a gate insulating film, a charge storage layer, a dielectric film, and a control gate is formed on the semiconductor substrate 100. An isolation layer (not shown) is formed in the isolation region of the semiconductor substrate 100. A floating gate type flash memory device includes a tunnel oxide, which is a gate insulating layer, and polysilicon, which is a charge storage layer. After forming, an isolation layer is formed. On the other hand, in a SONOS type flash memory device, after forming a tunnel oxide film as a gate insulating film and a nitride film as a charge storage layer, a device isolation film (not shown) is formed. On the other hand, the active region 102 is limited to the semiconductor substrate 100 by forming the device isolation film. The device isolation layer and the active region 102 are alternately formed in parallel.

이어서, 반도체 기판(100)의 전체 구조 상부에, 플로팅 게이트형 플래시 메모리 소자의 경우 금속층(metal)을 형성하고, 소노스형 플래시 메모리 소자의 경우 차단 산화막(blocking oxide)과 금속층을 형성한다. 그리고, 상기 적층막을 패터닝하여 액티브 영역(102)과 교차하며 서로 평행하게 형성되는 다수의 워드 라인(104)을 형성한다. 이때 각각의 워드 라인(104)의 일단은 넓은 폭으로 형성한다. 워드 라인(104)의 일단에는 후속하는 공정에서 주변 회로 영역과 연결되는 콘택 플러그(contact plug; 도시하지 않음)가 형성되기 때문에, 워드 라인(104)의 일단을 넓게 형성함으로써 콘택 플러그를 형성하는 공정의 마진을 충분히 확보할 수 있고 콘택 플러그의 저항이 증가하는 것을 방지할 수 있다. Subsequently, a metal layer is formed in the case of a floating gate type flash memory device, and a blocking oxide and a metal layer are formed in the case of a sonos type flash memory device, on the entire structure of the semiconductor substrate 100. The stacked layer is patterned to form a plurality of word lines 104 that cross the active region 102 and are formed to be parallel to each other. At this time, one end of each word line 104 is formed in a wide width. Since one end of the word line 104 is formed with a contact plug (not shown) that is connected to the peripheral circuit region in a subsequent process, the process of forming a contact plug by forming one end of the word line 104 in a wide range. It is possible to secure enough margin and to prevent the resistance of the contact plug from increasing.

한편, 워드 라인(104)을 형성하는 공정 시 공통 소스 라인(112)도 함께 형성되며, 공통 소스 라인(112)의 양단은 넓은 폭으로 형성한다. 공통 소스 라인(112) 의 양단에는 주변 회로 영역과 연결되는 콘택 플러그(도시하지 않음)가 후속하는 공정에서 형성되기 때문에, 공통 소스 라인(112)의 양단을 넓은 폭으로 형성함으로써 콘택 플러그를 형성하는 공정 마진을 확보하고 콘택 플러그의 저항이 증가하는 것을 방지할 수 있다.Meanwhile, in the process of forming the word line 104, the common source line 112 is also formed, and both ends of the common source line 112 are formed to have a wide width. Since the contact plugs (not shown) connected to the peripheral circuit region are formed at the both ends of the common source line 112 in a subsequent process, the contact plugs are formed by forming both ends of the common source line 112 at a wide width. Process margins can be secured and the resistance of the contact plug can be prevented from increasing.

도 1b 및 도 2b를 참조하면, 노출된 반도체 기판(102)에 접합 영역(도시하지 않음)을 형성하기 위하여 반도체 기판(100)에 대해 이온 주입 공정을 실시한다. 그리고, 워드 라인(104)을 포함한 반도체 기판(100) 상에 스페이서(spacer; 106), 질화막(108) 및 제1 절연막(110)을 형성한다. 질화막(108)은 후속하는 콘택홀 형성시 워드 라인(104)이 손상되는 것을 방지한다. 이어서, 제1 절연막(110), 질화막(108) 및 스페이서(106)를 식각하여 반도체 기판(100)에 형성된 접합 영역인 드레인과 소스를 노출시키는 콘택홀을 형성한다. 이어서, 콘택홀을 도전 물질로 매립한다. 이로써, 반도체 기판(100)에 형성된 소스와 전기적으로 연결되는 소스 콘택 플러그(112a) 및 반도체 기판(100)에 형성된 드레인과 전기적으로 연결되는 드레인 콘택 플러그(drain contact plug; 114)를 형성한다. 1B and 2B, an ion implantation process is performed on the semiconductor substrate 100 to form a junction region (not shown) in the exposed semiconductor substrate 102. A spacer 106, a nitride film 108, and a first insulating film 110 are formed on the semiconductor substrate 100 including the word line 104. The nitride film 108 prevents the word line 104 from being damaged during subsequent contact hole formation. Subsequently, the first insulating layer 110, the nitride layer 108, and the spacer 106 are etched to form a contact hole exposing a drain and a source, which are a junction region formed in the semiconductor substrate 100. Subsequently, the contact hole is filled with a conductive material. As a result, a source contact plug 112a electrically connected to a source formed on the semiconductor substrate 100 and a drain contact plug 114 electrically connected to the drain formed on the semiconductor substrate 100 are formed.

도 1c 및 도 2c를 참조하면, 제1 절연막(110) 상부에 금속 등의 절연 물질을 이용하여 비트 라인(116)을 형성한다. 비트 라인(116)은 하부에 형성된 드레인 콘택 플러그(114)과 전기적으로 연결된다. 인접한 비트 라인(116)의 한 쌍은 하나의 그룹을 이루며, 비트 라인(116)의 일단은 폭이 넓게 형성된다. 비트 라인(116)의 일단에는 후속하는 공정에서 콘택 플러그(도시하지 않음)가 형성되어 주변 회로 영역의 페이지 버퍼(page buffer) 및 데이터 IO부와 연결된다. 따라서, 비트 라 인(116)의 일단의 폭을 넓게 형성하여 콘택 플러그를 형성할 때 공정 마진을 충분히 확보하고 콘택 플러그의 저항을 감소시킬 수 있다.1C and 2C, the bit line 116 is formed on the first insulating layer 110 by using an insulating material such as metal. The bit line 116 is electrically connected to the drain contact plug 114 formed below. One pair of adjacent bit lines 116 form a group, and one end of the bit lines 116 is formed to have a wide width. A contact plug (not shown) is formed at one end of the bit line 116 to be connected to a page buffer and a data IO unit of a peripheral circuit area. Therefore, when forming the contact plug by widening the width of one end of the bit line 116, the process margin can be sufficiently secured and the resistance of the contact plug can be reduced.

이로써, 반도체 기판(100)의 단일한 평면에 셀 영역의 형성이 완료된다. 이하에서는, 전술한 공정으로 셀 영역의 형성이 완료된 평면을 제1 평면이라 정의한다. 이어서, 제1 평면상에 절연막을 형성하여 절연한 후, 절연막 상에 주변 회로 영역이 형성된 제2 평면을 형성하는 공정을 실시한다. 또한 제1 평면과 제2 평면에 형성된 셀 영역과 주변회로 영역을 콘택 플러그로 연결하는 공정도 실시한다. 이를 아래에서 상세하게 설명한다. As a result, the formation of the cell region on the single plane of the semiconductor substrate 100 is completed. Hereinafter, the plane in which formation of the cell region is completed by the above process is defined as a first plane. Subsequently, an insulating film is formed and insulated on the first plane, and then a step of forming a second plane having a peripheral circuit region formed thereon is performed on the insulating film. In addition, a process of connecting the cell region and the peripheral circuit region formed in the first plane and the second plane with a contact plug is also performed. This will be described in detail below.

도 1d에서 B영역은 전술한 공정에서 형성된 셀 영역이 형성된 제1 평면을 도시한 것이며, 도 1d에서 C영역은 후속하는 공정에서 주변 회로 영역이 형성되는 제2 평면을 도시한 것이다.In FIG. 1D, region B illustrates a first plane on which a cell region formed in the above-described process is formed, and in FIG. 1D, region C illustrates a second plane in which a peripheral circuit region is formed in a subsequent process.

도 1d 및 도 2d를 참조하면, 비트 라인(116)을 포함하는 제1 평면상에 제2 절연막(118)을 형성한다. 그리고 제2 절연막(118) 상에 도전막 패턴(120)을 형성한다. 도전막 패턴(120)은 실리콘으로 형성할 수 있으며, 후속하는 공정에서 셀 영역과 주변 회로 영역을 연결하기 위하여 형성되는 다수의 콘택 플러그와 단락되지 않도록 형성한다. 이어서, 도전막 패턴(120)에 주변 회로 영역의 액티브 영역(도시하지 않음)을 형성하고, 주변 회로 트랜지스터의 문턱 전압 형성을 위한 이온 주입 공정을 실시한다. 그리고, 게이트를 형성하고 패터닝하여 주변 회로 트랜지스터(122)를 형성한다. 이로써 페이지 버퍼 및 데이타 IO, 디코더 및 로직 등이 구획 별로 형성된 주변 회로 영역을 포함하는 제2 평면이 형성된다. 이러한 제2 평면은 전술한 공정에서 형성된 제1 평면과 제2 절연막(118)을 통해 전기적으로 절연된다.1D and 2D, the second insulating layer 118 is formed on the first plane including the bit line 116. The conductive film pattern 120 is formed on the second insulating film 118. The conductive layer pattern 120 may be formed of silicon and may not be shorted with a plurality of contact plugs formed to connect the cell region and the peripheral circuit region in a subsequent process. Subsequently, an active region (not shown) of a peripheral circuit region is formed in the conductive film pattern 120, and an ion implantation process for forming a threshold voltage of the peripheral circuit transistor is performed. The peripheral circuit transistor 122 is formed by forming and patterning a gate. As a result, a second plane including a peripheral circuit area in which the page buffer and the data IO, the decoder, the logic, and the like are formed for each partition is formed. This second plane is electrically insulated through the first plane and the second insulating film 118 formed in the above-described process.

그리고, 제3 절연막(124)을 형성하고 제3 절연막(124)에 콘택홀을 형성한 후 도전 물질로 매립하여 소스/드레인 콘택 플러그(126)과 비트 라인 콘택 플러그(116a) 및 워드 라인 콘택 플러그(104a)를 형성한다. 그리고 소스/드레인 콘택 플러그(126), 비트 라인 콘택 플러그(116a) 등과 전기적으로 연결되는 금속 배선(130)을 형성한다. 이로써 주변 회로 영역에 형성된 주변 회로 트랜지스터(122)는 소스/드레인 콘택 플러그(126), 금속 배선(130), 비트 라인 콘택 플러그(116a), 비트 라인(116) 및 드레인 콘택 플러그(114)를 통해 셀 영역의 드레인 영역과 연결될 수 있다. 이후에, 전체 구조 상부에 제4 절연막(132)을 형성한다. In addition, a third insulating film 124 is formed, and a contact hole is formed in the third insulating film 124 and then filled with a conductive material to fill the source / drain contact plug 126, the bit line contact plug 116a, and the word line contact plug. Form 104a. The metal wire 130 is electrically connected to the source / drain contact plug 126 and the bit line contact plug 116a. As a result, the peripheral circuit transistor 122 formed in the peripheral circuit region is formed through the source / drain contact plug 126, the metal wire 130, the bit line contact plug 116a, the bit line 116, and the drain contact plug 114. It may be connected to the drain region of the cell region. Thereafter, a fourth insulating film 132 is formed on the entire structure.

한편, 비트 라인(116)의 일단에 형성되는 비트 라인 콘택 플러그(116a)는 비트 라인(116)과 주변 회로 영역의 페이지 버퍼 및 IO 영역에 형성된 회로를 전기적으로 연결한다. 특히, 비트 라인(116)의 일측에 형성된 비트 라인 콘택 플러그(116a)는 이븐(even) 페이지 버퍼와 연결되고, 비트 라인(116)의 타측에 ㅎ형성된 비트 라인 콘택 플러그(116a)는 오드(odd) 페이지 버퍼와 연결된다. 또한, 워드 라인(104)의 양단에 형성되는 워드 라인 콘택 플러그(104a)는 워드 라인(104)과 주변 회로 영역의 디코더 및 로직 영역을 전기적으로 연결한다. 이로써, 셀 영역이 형성되는 제1 평면과 주변 회로 영역이 형성된 제2 평면은 중간에 제2 절연층(118)이 개재되어 절연되지만, 소정 영역에 콘택 플러그가 형성되어 각각 대응하는 회로가 연결될 수 있다.Meanwhile, the bit line contact plug 116a formed at one end of the bit line 116 electrically connects the bit line 116 and a circuit formed in the page buffer and the IO area of the peripheral circuit area. In particular, the bit line contact plug 116a formed at one side of the bit line 116 is connected to an even page buffer, and the bit line contact plug 116a formed at the other side of the bit line 116 is odd. ) Is linked to the page buffer. In addition, the word line contact plug 104a formed at both ends of the word line 104 electrically connects the word line 104 to a decoder and a logic area of the peripheral circuit area. As a result, the first plane in which the cell region is formed and the second plane in which the peripheral circuit region is formed are insulated from each other with a second insulating layer 118 interposed therebetween. have.

이와 같이, 본 발명은 셀 영역과 주변 회로 영역을 별도의 평면에서 형성하 기 때문에 셀 영역과 주변 회로 영역을 동일 평면에서 형성할 때보다 공정의 단계가 줄어들고 공정이 용이해진다. 예를 들어, 셀 영역과 주변 회로 영역을 동일 평면에서 형성할 때보다 주변 회로 영역에 형성된 유전체막을 별도로 제거하는 공정이나, 셀 영역과 주변 회로 영역의 단차를 줄이기 위한 공정, 셀 영역과 주변 회로 영역을 구분하는 마스크 공정 등을 생략할 수 있다. 또한 주변 회로 영역을 형성하는 공정에 문제가 생길 경우 평탄화 공정을 통해 이미 형성된 주변 회로만을 제거한 후 새로운 주변 회로를 형성하는 공정도 가능할 수 있다. As described above, the present invention forms the cell region and the peripheral circuit region in separate planes, thereby reducing the steps of the process and making the process easier than forming the cell region and the peripheral circuit region in the same plane. For example, a process of separately removing the dielectric film formed in the peripheral circuit region, or a process for reducing the step difference between the cell region and the peripheral circuit region, rather than forming the cell region and the peripheral circuit region in the same plane, the cell region and the peripheral circuit region. The mask process for dividing the surface may be omitted. In addition, when a problem occurs in forming the peripheral circuit region, a process of forming a new peripheral circuit after removing only the peripheral circuit that is already formed through the planarization process may be possible.

또한, 셀 영역과 주변 회로 영역을 동일한 평면에서 형성하면 셀 영역과 주변 회로 영역을 연결하는 비트 라인의 길이가 증가하기 때문에, 비트 라인의 면 저항(bit line sheet resistance)을 디자인 룰(design rule)에 맞추는데 어려움이 있다. 하지만, 이에 비해 본 발명은 비트 라인의 길이가 감소되어 비트 라인의 면 저항을 디자인 룰에 맞추는데 용이하다.In addition, when the cell region and the peripheral circuit region are formed in the same plane, the length of the bit line connecting the cell region and the peripheral circuit region increases, so that the bit line sheet resistance of the bit line is designed. Difficult to fit in. However, in contrast, the present invention reduces the length of the bit line, making it easy to match the surface resistance of the bit line to the design rule.

그리고, 본 발명에서는 동일한 면적에서 셀 영역에 형성되는 메모리 소자의 집적도를 높이거나, 단위 면적당 셀 영역에서 형성되는 메모리 소자를 동일하게 하면 셀 영역의 크기를 줄일 수 있다. 또한, 크기가 줄어든 메모리 소자의 여분의 영역에 각각의 셀 영역에 대해 페이지 버퍼와 IO 회로 등을 추가로 형성하면, 메모리 소자의 크기 증가 없이 데이타 처리량을 향상시킬 수 있다.In the present invention, the size of the cell region may be reduced by increasing the degree of integration of the memory device formed in the cell area in the same area or by making the memory device formed in the cell area per unit area the same. In addition, by additionally forming a page buffer and an IO circuit for each cell area in the spare area of the reduced memory device, it is possible to improve data throughput without increasing the size of the memory device.

한편, 소노스형 비휘발성 메모리 소자는 절연체에 전하를 저장하고 있다. 전하를 저장하는 층을 전하 저장층(charge trap layer)이라 한다. 전하 저장층을 엔 지니어링하는 정도에 따라 소노스형 비휘발성 메모리 소자의 데이터 보유(data retention) 특성과 데이터 소거(data erase) 특성이 결정되고 있다. 보통 전하 저장층의 트랩 레벨을 깊게 형성하면 데이터 보유 특성은 향상되지만 데이터 소거 특성은 저하된다. 데이터 소거 특성을 향상시키기 위해 전하 저장층의 트랩 레벨을 얕게 형성하면, 데이터 소거 특성은 향상되지만 보유 특성이 저하되는 문제가 발생하게 된다. 비휘발성 메모리 소자는 적어도 10년간 데이터를 보존할 수 있을 정도의 보유 특성이 요구되므로 전하 저장층의 트랩 레벨은 깊게 형성해야 한다. 따라서 데이터 소거 특성을 개선시킬 방법이 요구된다.On the other hand, a sonos type nonvolatile memory device stores electric charges in an insulator. The layer that stores the charge is called a charge trap layer. According to the degree of engineering the charge storage layer, data retention and data erase characteristics of the non-volatile nonvolatile memory device are determined. In general, deepening the trap level of the charge storage layer improves the data retention characteristics but decreases the data erase characteristics. If the trap level of the charge storage layer is made shallow in order to improve the data erasing characteristic, a problem arises in that the data erasing characteristic is improved but the retention characteristic is lowered. Since the nonvolatile memory device needs a retention characteristic enough to retain data for at least 10 years, the trap level of the charge storage layer must be deeply formed. Therefore, there is a need for a method of improving data erase characteristics.

소노스형 비휘발성 메모리 소자의 데이터 소거 특성을 향상시키는 방법 가운데 하나로 이레이즈 바이어스(erase bias)를 증가시키는 방법이 있다. 그러나 이레이즈 바이어스를 증가시키면 유전체막의 신뢰성이 저하되는 문제가 있다. 데이터 소거 특성을 향상시키는 또 다른 방법으로는 전하 저장층 또는 터널링층을 구성하는 물질을 조절하는 방법이 있다. 그러나 이 방법은 트랩 레벨 및 에너지 장벽 높이를 조절하는 것으로 물질이 한정되어 있고, 공정을 진행하는데 어려움이 있다. One of the methods for improving the data erase characteristic of a sonotype nonvolatile memory device is to increase the erase bias. However, there is a problem that increasing the erase bias lowers the reliability of the dielectric film. Another method of improving the data erasing property is to adjust the materials constituting the charge storage layer or the tunneling layer. However, this method is limited in material by adjusting the trap level and energy barrier height, and it is difficult to proceed with the process.

도 3는 비휘발성 메모리 소자의 일반적인 소거 방식을 설명하기 위해 나타내보인 도면이다. 3 is a diagram illustrating a general erase method of a nonvolatile memory device.

도 3을 참조하면, 일반적으로 비휘발성 메모리 소자의 데이터를 소거하는 방식은 게이트에 전압을 걸어 전하 트랩층에 포획된 전자를 방출하거나 채널에서 양(+)의 전하를 띄는 홀(h; hole)을 터널링시켜 진행하고 있다. 그런데 홀(h)이 터널링되기 위한 에너지 장벽의 높이가 높아 소거에 걸리는 시간이 길어진다는 문제 가 있다. 이에 따라 에너지 장벽을 터널링시키기 위해 터널링 전류를 증가시키는 방법이 연구되고 있다. 터널링 전류는 일정한 두께의 터널링층을 사용하는 경우, 전기장, 에너지 장벽 높이 및 터널링에 참여하는 캐리어 개수에 의해 영향을 받는다. 이에 따라 본 발명의 실시예에서는 소거 동작에 관여하는 캐리어의 개수를 증가시켜 터널링 전류를 증가시킴으로써 비휘발성 메모리 소자의 데이터 소거 시간을 감소시키고자 한다.Referring to FIG. 3, a method of erasing data of a nonvolatile memory device generally includes applying a voltage to a gate to release electrons trapped in a charge trap layer or a positive charge in a channel. Tunneling to proceed. However, the height of the energy barrier for tunneling the hole (h) has a problem that the time taken to erase is long. Accordingly, a method of increasing the tunneling current to tunnel the energy barrier has been studied. The tunneling current is affected by the electric field, the energy barrier height and the number of carriers participating in tunneling when using a tunneling layer of constant thickness. Accordingly, in the embodiment of the present invention, the number of carriers involved in the erase operation is increased to increase the tunneling current, thereby reducing the data erase time of the nonvolatile memory device.

도 4 내지 도 16은 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위해 나타내보인 도면들이다.4 to 16 illustrate a method of manufacturing a nonvolatile memory device in accordance with a second embodiment of the present invention.

도 4를 참조하면, 기판(500) 상에 불순물을 주입하는 이온주입공정을 진행한다. 기판(500)은 실리콘 기판으로 이루어지나 이에 한정되는 것은 아니다. 예를 들어 기판(500)은 적색광을 만드는 사파이어 절연 기판에 GaAs 에피층을 코팅한 웨이퍼를 이용할 수도 있다. 이온주입공정은 기판(500)을 이온주입장치에 배치한 다음 기판(500)의 도핑 타입에 따라 불순물을 조절하여 공급하면서 진행한다. 예를 들어 p타입의 기판인 경우에는, 보론(B) 이온을 주입하고, n타입의 기판인 경우에는, 포스포러스(P) 이온을 주입한다. Referring to FIG. 4, an ion implantation process for implanting impurities onto the substrate 500 is performed. The substrate 500 is made of a silicon substrate, but is not limited thereto. For example, the substrate 500 may use a wafer coated with a GaAs epilayer on a sapphire insulating substrate that produces red light. The ion implantation process is performed by placing the substrate 500 in the ion implantation apparatus and then controlling and supplying impurities according to the doping type of the substrate 500. For example, in the case of a p type substrate, boron (B) ions are implanted, and in the case of an n type substrate, phosphorus (P) ions are implanted.

도 5를 참조하면, 기판(500) 상에 고온에서 어닐링(annealing)을 진행한다. 그러면 기판(500) 상에 주입된 불순물이 활성화되면서 이온주입층(505)이 형성된다. 이온주입층(505)은 이후 전극으로 이용된다. 다음에 기판(500)의 후면에 터널링층(510)을 형성한다. 터널링층(510)은 산화막으로 형성할 수 있다. 여기서 터널링층(510)은 불순물을 활성화시키기 위해 진행하는 어닐링 공정에서 기판(500)이 산화되어 형성될 수도 있다. Referring to FIG. 5, annealing is performed on the substrate 500 at a high temperature. Then, the ion implanted layer 505 is formed while the impurities implanted on the substrate 500 are activated. The ion implantation layer 505 is then used as an electrode. Next, the tunneling layer 510 is formed on the rear surface of the substrate 500. The tunneling layer 510 may be formed of an oxide film. The tunneling layer 510 may be formed by oxidizing the substrate 500 in an annealing process for activating impurities.

도 6을 참조하면, 기판(500)을 선택적으로 노출시켜 투광 영역을 정의하는 예비 하드마스크막 패턴(515)을 형성한다. 구체적으로, 기판(500)의 후면에 형성된 터널링층(510)이 전면에 위치하게 기판(500)의 위치를 바꾼다. 이에 따라 기판(500)의 전면에는 터널링층(510)이 배치되고, 기판(500)의 후면에는 이온주입층(505)이 배치된다. 다음에 터널링층(510) 위에 하드마스크막을 형성한 다음, 패터닝 공정을 진행하여 터널링층(510)을 선택적으로 노출시키는 예비 하드마스크막 패턴(515)을 형성한다. 예비 하드마스크막 패턴(515)은 실리콘나이트라이드(Si3N4)막으로 형성할 수 있다. 계속해서 예비 하드마스크막 패턴(515)을 식각마스크로 터널링층(510)의 노출 부분을 식각하여 예비 터널링층 패턴(520)을 형성한다. 그러면 예비 터널링층 패턴(520) 및 예비 하드마스크막 패턴(515)에 의해 기판(500)의 표면이 선택적으로 노출된다. 여기서 기판(500)의 표면이 노출된 부분은 이후 빛이 조사되 투광 영역이 형성될 영역이다. Referring to FIG. 6, the substrate 500 is selectively exposed to form a preliminary hard mask layer pattern 515 defining a light transmitting region. Specifically, the position of the substrate 500 is changed so that the tunneling layer 510 formed on the rear surface of the substrate 500 is located at the front surface. Accordingly, the tunneling layer 510 is disposed on the front surface of the substrate 500, and the ion implantation layer 505 is disposed on the rear surface of the substrate 500. Next, after forming a hard mask film on the tunneling layer 510, a patterning process is performed to form a preliminary hard mask film pattern 515 that selectively exposes the tunneling layer 510. The preliminary hard mask layer pattern 515 may be formed of a silicon nitride (Si 3 N 4 ) layer. Subsequently, the exposed portion of the tunneling layer 510 is etched using the preliminary hard mask layer pattern 515 as an etch mask to form the preliminary tunneling layer pattern 520. Then, the surface of the substrate 500 is selectively exposed by the preliminary tunneling layer pattern 520 and the preliminary hard mask layer pattern 515. The exposed portion of the surface of the substrate 500 is a region where light is subsequently irradiated to form a transmissive region.

도 7을 참조하면, 기판(500)의 표면이 노출된 부분에 양극 산화 공정(anodization process)을 진행하여 다공성 실리콘층(porous silicon layer, 525)을 형성한다. 구체적으로, 기판(500)을 식각 장비의 척(chuck, 527)에 배치한다. 여기서 척(527)은 기판(500)의 후면에 배치된 이온주입층(505)과 접촉하게 배치한다. 그러면 척(527)과 기판(500) 사이에 전기적인 접촉이 이루어진다. 다음에 기판(500)을 식각 전해질(etch electrolyte)에 담그고 수분 동안 전류를 흘려주면서 식각을 진행하면, 기판(500)의 노출된 표면 내에 다공성 실리콘층(525)이 형성된다. 실리콘으로 이루어진 기판(500)은 인다이렉트 밴드갭(indirect bandgap)을 가지고 있어 빛을 발생시킬 수 없는 반면, 다공성 실리콘층(525)은 다이렉트 밴드갭(direct bandgap)을 가지고 있어 빛을 발생시킬 수 있다. 일반적으로 빛을 발생시킬 수 있는 물질은 전자가 홀과 직접적으로 결합하여 빛을 방출하는 다이렉트 밴드갭을 가지며, 빛을 발생시키기 어려운 물질은 전자가 홀과 간접적으로 결합하는 인다이렉트 밴드갭을 가진다. 또한 실리콘 기판, 즉, 결정질 실리콘의 에너지 밴드갭은 1.12eV인 반면, 다공성 실리콘의 에너지 밴드갭은 2.0eV로 실리콘보다 에너지 밴드갭이 크다. Referring to FIG. 7, a porous silicon layer 525 is formed by performing an anodization process on an exposed portion of the substrate 500. Specifically, the substrate 500 is disposed on the chuck 527 of the etching equipment. The chuck 527 is disposed in contact with the ion implantation layer 505 disposed on the rear surface of the substrate 500. Then electrical contact is made between the chuck 527 and the substrate 500. Next, when the substrate 500 is immersed in an etch electrolyte and etched while flowing a current for several minutes, a porous silicon layer 525 is formed in the exposed surface of the substrate 500. Since the substrate 500 made of silicon has an indirect bandgap and cannot generate light, the porous silicon layer 525 has a direct bandgap and can generate light. . In general, a material capable of generating light has a direct bandgap in which electrons are directly coupled to a hole to emit light, and a material in which light is difficult to have an indirect bandgap in which electrons are indirectly bonded to a hole. In addition, the energy bandgap of a silicon substrate, ie, crystalline silicon, is 1.12 eV, whereas the energy bandgap of porous silicon is 2.0 eV, which is larger than that of silicon.

빛이 발생하는 원리를 나타내보인 도 8에 도시한 바와 같이, 컨덕션 밴드(conduction band)의 전자(e)와 밸런스 밴드(valence band)의 홀(h)이 만나면 그 물질의 에너지 밴드갭 만큼의 에너지를 가진 빛(photon)이 발생한다. 즉, 다공성 실리콘층(525)에 전기를 공급하면 전자(e)는 밸런스 밴드로 떨어지면서 에너지를 방사하게 되고, 이 에너지는 빛(photon)의 형태로 방사되는 것이다. 이에 따라 도 7에서 제시한 바와 같이, 기판(500) 내에 다공성 실리콘층(525)을 형성하고, 전기를 인가하면 다공성 실리콘층(525)의 에너지 밴드갭인 2.0eV 만큼의 에너지를 가진 빛, 예컨대 노란색 빛이 생성된다. As shown in FIG. 8 illustrating the principle of light generation, when electrons (e) in the conduction band and holes (h) in the balance band meet, the energy band gap of the material Light with energy is generated. That is, when electricity is supplied to the porous silicon layer 525, the electrons (e) fall into the balance band to emit energy, and the energy is emitted in the form of photon. Accordingly, as shown in FIG. 7, when the porous silicon layer 525 is formed in the substrate 500, and electricity is applied, light having energy of about 2.0 eV, which is an energy band gap of the porous silicon layer 525, for example, Yellow light is generated.

도 9를 참조하면, 다공성 실리콘층(525)이 형성된 기판(500) 상에 투명 전극층(530)을 증착한다. 다음에 평탄화 공정, 예를 들어 화학적기계적연마(CMP; Chemical Mechanical Polishing) 공정을 진행하여 투명 전극층(530)의 표면을 연마 한다. 투명 전극층(530)은 투명 금속 산화물, 예를 들어 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)를 포함한다. 이러한 투명 전극층(530)은 후속 공정에서 다공성 실리콘층(525)으로부터 발생된 빛을 기판(500)에서 발산시키는 역할을 한다. 9, the transparent electrode layer 530 is deposited on the substrate 500 on which the porous silicon layer 525 is formed. Next, a planarization process such as a chemical mechanical polishing (CMP) process is performed to polish the surface of the transparent electrode layer 530. The transparent electrode layer 530 includes a transparent metal oxide, for example, indium tin oxide (ITO) or indium zinc oxide (IZO). The transparent electrode layer 530 serves to emit light generated from the porous silicon layer 525 in the substrate 500 in a subsequent process.

도 10을 참조하면, 투명 전극층(530)을 패터닝하여 투명 전극 패턴(535)을 형성한다. 구체적으로, 투명 전극층(530) 위에 레지스트막 패턴(미도시함)을 형성한다. 레지스트막 패턴은 다공성 실리콘층(525)이 형성된 영역을 차단하면서 그 이외의 영역은 노출시킨다. 다음에 레지스트막 패턴을 식각마스크로 투명 전극층(530)을 식각하여 투명 전극 패턴(535)을 형성한다. 계속해서 레지스트막 패턴을 식각마스크로 예비 하드마스크막 패턴(515) 및 예비 터널링층 패턴(520)을 식각하여 다공성 실리콘층(525)과 대응되는 영역에 배치된 하드마스크막 패턴(540) 및 터널링층 패턴(545)을 형성한다. 여기서 하드마스크막 패턴(540) 및 터널링층 패턴(545)은 다공성 실리콘층(525)의 양 측면에 배치되고, 다공성 실리콘층(525)은 투명 전극 패턴(535)에 의해 매립된다. Referring to FIG. 10, the transparent electrode layer 530 is patterned to form a transparent electrode pattern 535. Specifically, a resist film pattern (not shown) is formed on the transparent electrode layer 530. The resist film pattern blocks an area where the porous silicon layer 525 is formed and exposes other areas. Next, the transparent electrode layer 530 is etched using the resist layer pattern as an etching mask to form the transparent electrode pattern 535. Subsequently, the preliminary hard mask layer pattern 515 and the preliminary tunneling layer pattern 520 are etched using the resist layer pattern as an etch mask, and the hard mask layer pattern 540 and tunneling disposed in a region corresponding to the porous silicon layer 525. The layer pattern 545 is formed. The hard mask layer pattern 540 and the tunneling layer pattern 545 are disposed on both sides of the porous silicon layer 525, and the porous silicon layer 525 is buried by the transparent electrode pattern 535.

도 11을 참조하면, 기판(500) 상에 투명 전극 패턴(535), 하드마스크막 패턴(540) 및 터널링층 패턴(545)을 매립하는 층간절연막(550)을 형성하여 발광 영역을 형성한다. 다음에 평탄화 공정, 예를 들어 화학적기계적연마(CMP) 공정을 진행하여 층간절연막(550)의 표면을 연마한다. 층간절연막(550)은 산화막으로 형성할 수 있다. 여기서 발광 영역은 도 12에 도시한 바와 같이, 빛이 발생하는 영역을 크게 만들어 전체 칩과 대등한 크기로 형성하거나(a), 빛이 나오는 영역을 수 블록 내지 수백 블록으로 한정시켜 배열하거나(b) 또는 플레인도 구분되게 형성할 수 있다(c). Referring to FIG. 11, an emission region is formed by forming an interlayer insulating layer 550 filling the transparent electrode pattern 535, the hard mask layer pattern 540, and the tunneling layer pattern 545 on the substrate 500. Next, a planarization process, for example, a chemical mechanical polishing (CMP) process, is performed to polish the surface of the interlayer insulating film 550. The interlayer insulating film 550 may be formed of an oxide film. In this case, as shown in FIG. 12, the light emitting area is formed to have a size where the light is generated to be the same as that of the entire chip (a), or the light emitting area is arranged to be limited to several blocks or hundreds of blocks (b). Or planes may be formed separately (c).

도 13을 참조하면, 층간절연막(550) 내에 기판(500)과 투명 전극 패턴(535)에 각각 연결되는 컨택플러그(565)를 형성한다. 구체적으로 층간절연막(550) 내에 컨택홀을 형성한다. 컨택홀은 기판(500)의 표면을 일부 노출시키는 컨택홀 및 하드마스크막 패턴(540)의 표면을 일부 노출시키는 컨택홀을 포함하여 이루어진다. 다음에 컨택홀을 도전성막, 예를 들어 폴리실리콘으로 매립한 다음 연마하여 제1 컨택플러그(555) 및 제2 컨택플러그(560)를 형성한다. 다공성 실리콘층(525)이 형성된 영역에서 빛이 발생하려면 다공성 실리콘층(525)이 형성된 영역에 전하를 주입해야 하므로, 컨택플러그(565)는 기판(500)과 연결되는 제1 컨택플러그(555)와 투명 전극 패턴(535)에 연결되는 제2 컨택플러그(560)를 각각 형성한다. Referring to FIG. 13, a contact plug 565 connected to the substrate 500 and the transparent electrode pattern 535 is formed in the interlayer insulating layer 550. Specifically, contact holes are formed in the interlayer insulating film 550. The contact hole includes a contact hole partially exposing the surface of the substrate 500 and a contact hole partially exposing the surface of the hard mask layer pattern 540. Next, the contact hole is filled with a conductive film, for example, polysilicon, and then polished to form a first contact plug 555 and a second contact plug 560. In order to generate light in the region in which the porous silicon layer 525 is formed, a charge must be injected into the region in which the porous silicon layer 525 is formed, so that the contact plug 565 is connected to the first contact plug 555 connected to the substrate 500. And second contact plugs 560 connected to the transparent electrode patterns 535, respectively.

도 14를 참조하면, 컨택플러그(565)가 형성된 층간절연막(550) 위에 절연층(insulator, 570)을 형성한다. 절연층(570)은 실리콘옥사이드(SiO2)막으로 형성한다. 다음에 도 1a 내지 도 2d에서 상술한 공정을 진행하여 셀 영역이 형성된 제1 평면 및 주변회로영역이 형성된 제2 평면을 형성한다. 이를 간략하게 설명하면, 절연층(570) 위에 반도체 기판(100)을 형성하고, 반도체 기판(100) 상에 워드 라인(104)을 형성한다. 다음에 워드 라인(104) 상에 스페이서(106) 및 질화막(108)을 형성하고, 소스 콘택 플러그(112a) 및 드레인 콘택 플러그(114)를 포함하는 제1 절연막(110)을 형성한다. 다음에 제1 절연막(110) 상부에 드레인 콘택 플러그(114)와 연결되는 비트 라인(116)을 형성하여 셀 영역이 형성된 제1 평면을 형성한다. 다음에 비트 라인(116)을 포함하는 제1 평면상에 제2 절연막(118)을 형성하고, 제2 절연막(118) 상에 도전막 패턴(120)을 형성한다. 계속해서 도전막 패턴(120)에 주변 회로 영역의 액티브 영역을 형성하고, 주변 회로 트랜지스터(122)를 형성한다. 이에 따라 주변 회로 영역을 포함하는 제2 평면이 형성된다. 제2 평면은 제1 평면과 제2 절연막(118)을 통해 전기적으로 절연된다. 다음에 제3 절연막(124)을 형성하고, 소스/드레인 콘택 플러그(126)를 형성한 다음 금속 배선(130)을 형성한다. 이후에, 제4 절연막(132)을 형성한다. Referring to FIG. 14, an insulating layer 570 is formed on the interlayer insulating layer 550 on which the contact plug 565 is formed. The insulating layer 570 is formed of a silicon oxide (SiO 2 ) film. Next, the process described above with reference to FIGS. 1A through 2D is performed to form a first plane having a cell region and a second plane having a peripheral circuit region. In brief, the semiconductor substrate 100 is formed on the insulating layer 570, and the word line 104 is formed on the semiconductor substrate 100. Next, the spacer 106 and the nitride film 108 are formed on the word line 104, and the first insulating film 110 including the source contact plug 112a and the drain contact plug 114 is formed. Next, a bit line 116 connected to the drain contact plug 114 is formed on the first insulating layer 110 to form a first plane on which a cell region is formed. Next, a second insulating film 118 is formed on the first plane including the bit line 116, and a conductive film pattern 120 is formed on the second insulating film 118. Subsequently, the active region of the peripheral circuit region is formed in the conductive film pattern 120, and the peripheral circuit transistor 122 is formed. As a result, a second plane including a peripheral circuit region is formed. The second plane is electrically insulated through the first plane and the second insulating film 118. Next, a third insulating film 124 is formed, a source / drain contact plug 126 is formed, and then a metal wiring 130 is formed. Thereafter, a fourth insulating film 132 is formed.

이와 같이 기판(500) 상에 발광 영역을 형성한 다음 발광 영역에 전기를 인가하면 캐리어의 개수를 증가함으로써 터널링 전류를 증가시킬 수 있다. 구체적으로, 절연체는 에너지 밴드 갭이 4.0eV 이상을 갖는 물질이고, 반도체는 에너지 밴드 갭이 4.0eV 미만의 값을 갖는 물질이다. 일반적으로 반도체 제조 공정에서 사용하는 절연체는 실리콘옥사이드(SiO2)인데 이들의 에너지 갭은 9.0eV정도로 다공성 실리콘층에서 발생된 빛의 에너지인 2.0eV보다 값이 크다. 그런데 빛의 흡수 원리를 개략적으로 나타내보인 도 16을 참조하면, 물질이 빛을 흡수하려면, 빛의 에너지보다 작은 에너지 밴드 갭을 가져야 한다. 예를 들어 다공성 실리콘층에서 발생된 2.0eV 에너지를 가진 빛은 2.0eV 이하의 에너지 밴드 갭을 가진 결정질 실리콘(1.12eV)에서는 흡수가 된다. 그러나 반도체 제조 공정에서 절연체로 사용되고 있는 실리콘옥사이드(SiO2)와 같이 9.0eV의 에너지 갭을 가진 물질에서 빛은 흡수되 지 않고 통과하게 된다. 이에 따라 발광 영역에서 발생된 빛은 절연층(570)에 흡수되지 않고 투과되어 셀 영역에 조사된다. As such, when the light emitting region is formed on the substrate 500 and electricity is applied to the light emitting region, the tunneling current may be increased by increasing the number of carriers. Specifically, the insulator is a material having an energy band gap of 4.0 eV or more, and the semiconductor is a material having an energy band gap of less than 4.0 eV. In general, insulators used in semiconductor manufacturing processes are silicon oxide (SiO 2 ), and their energy gap is about 9.0 eV, which is greater than 2.0 eV, which is the energy of light generated in the porous silicon layer. However, referring to FIG. 16, which schematically illustrates the principle of light absorption, in order for a material to absorb light, it must have an energy band gap smaller than the energy of light. For example, light with 2.0 eV energy generated in a porous silicon layer is absorbed in crystalline silicon (1.12 eV) with an energy band gap of 2.0 eV or less. However, light is not absorbed in a material with an energy gap of 9.0 eV, such as silicon oxide (SiO 2 ), which is used as an insulator in semiconductor manufacturing processes. As a result, the light generated in the light emitting region is transmitted to the cell region without being absorbed by the insulating layer 570.

따라서 다공성 실리콘층(525)에 전기를 인가하여 발생된 빛은 발광 영역 상부에 형성된 셀 영역으로 조사되어 터널링에 참여하는 캐리어 개수를 증가시켜 터널링 전류를 증가시킴으로써 비휘발성 메모리 소자의 소거 특성을 향상시킬 수 있다. 본 발명의 실시예에 따른 비휘발성 메모리 소자의 소거 동작을 나타내보인 도 17을 참조하면, 게이트 전극에 전압을 걸어주면서 이와 함께 채널 물질을 활성화시켜 캐리어 개수를 증가시킴으로써 터널링 전류가 증가함에 따라 전기장 또는 에너지 장벽 높이에 영향을 받지 않고 소거 시간을 감소시킬 수 있다. 채널을 형성하는 반도체 물질에 빛을 조사하면 캐리어 개수(또는 농도)가 증가한다. 그러나 캐리어 개수는 빛을 조사하는 반도체 표면으로부터 얕은 깊이까지만 증가하고, 그 깊이 이상에서는 증가하지 않는다. 여기서 캐리어 개수가 증가하는 깊이는 반도체의 캐리어 재결합 시간 및 빛이 투과될 수 있는 거리를 나타내는 표면 거리와 연관된다. 이에 따라 본 발명에서는 반도체가 필름형태로 형성되는, 즉, 빛에 의해 생성된 캐리어가 소거 동작에 참여할 수 있을 정도의 두께를 가진 반도체층을 갖는 비휘발성 메모리 소자에 적용하는 것이 바람직하다.Therefore, the light generated by applying electricity to the porous silicon layer 525 is irradiated to the cell region formed on the light emitting region to increase the number of carriers participating in the tunneling to increase the tunneling current to improve the erase characteristics of the nonvolatile memory device. Can be. Referring to FIG. 17, which illustrates an erase operation of a nonvolatile memory device according to an exemplary embodiment of the present invention, an electric field or an electric field increases as the tunneling current increases by applying a voltage to the gate electrode and activating a channel material to increase the number of carriers. It is possible to reduce the erase time without being affected by the energy barrier height. When the semiconductor material forming the channel is irradiated with light, the number of carriers (or concentration) increases. However, the number of carriers increases only to a shallow depth from the surface of the semiconductor to which light is irradiated, and does not increase above that depth. The depth at which the number of carriers is increased is related to the carrier recombination time of the semiconductor and the surface distance indicating the distance through which light can be transmitted. Accordingly, in the present invention, it is preferable to apply to a nonvolatile memory device having a semiconductor layer in which a semiconductor is formed in a film form, that is, a carrier generated by light can participate in an erase operation.

도 17a 내지 도 26b는 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위해 나타내보인 도면들이다. 17A to 26B are diagrams illustrating a method of manufacturing a nonvolatile memory device according to the third embodiment of the present invention.

도 17a 및 도 17b를 참조하면, 절연 기판(600) 위에 반도체층(605)을 형성한 다. 절연 기판(600)은 실리콘옥사이드(SiO2)막으로 이루어진다. 반도체층(605)은 폴리실리콘막으로 형성한다. 이 반도체층(605)은 이후 소자 동작시 비휘발성 메모리 소자의 메모리 셀에 저장된 정보를 읽어내는 채널 역할을 한다. 여기서 도 17b는 도 17a를 X-X'축 방향으로 잘라낸 일부분을 확대하여 나타내보인 도면이다. 이하 이에 대한 설명은 생략하기로 한다. 17A and 17B, a semiconductor layer 605 is formed on an insulating substrate 600. The insulating substrate 600 is made of a silicon oxide (SiO 2 ) film. The semiconductor layer 605 is formed of a polysilicon film. The semiconductor layer 605 serves as a channel for reading information stored in a memory cell of a nonvolatile memory device during the device operation. FIG. 17B is an enlarged view of a portion obtained by cutting FIG. 17A in the X-X 'axis direction. The description thereof will be omitted below.

도 18a 및 도 18b를 참조하면, 반도체층(605) 위에 터널링층(610), 전하 트랩층(615), 차폐층(617)을 증착한다. 다음에 차폐층(617) 위에 하드마스크막(620)을 형성한다. 터널링층(tunneling layer, 610)은 일정한 바이어스 하에서 전자 또는 홀(hole)과 같은 전하 캐리어들이 전하 트랩층(615) 내로 터널링하여 주입될 수 있도록 하는 역할을 한다. 이러한 터널링층(610)은 열산화(thermal oxidation) 방법 또는 라디칼 산화(radical oxidation) 방법을 이용하여 실리콘옥사이드(SiO2)막으로 형성할 수 있다. 다음에 전하 트랩층(charge trap layer, 615)은 터널링층(610)을 관통하여 주입된 전자 또는 홀들을 트랩(trap)하는 층으로, 에너지 레벨이 균일하고 트랩 사이트가 많을수록 전하의 트랩이 잘 이루어져 소자의 프로그램 및 소거 속도가 증가한다. 이 전하 트랩층(615)은 실리콘나이트라이드(Silicon nitride)막으로 형성할 수 있다. 다음에 전하 트랩층(615) 위에 형성된 차폐층(blocking layer, 617)은 이후 형성될 컨트롤게이트전극으로부터 전하를 저장하는 역할의 전하 트랩층(615)을 격리시켜 저장된 전하를 보존하는 역할을 한다. 그리고 하드마스크막(620)은 이후 게이트를 형성하기 위해 진행하는 패터닝 공정에서 식각 마스크 역할을 한다. 18A and 18B, a tunneling layer 610, a charge trap layer 615, and a shielding layer 617 are deposited on the semiconductor layer 605. Next, a hard mask film 620 is formed over the shielding layer 617. The tunneling layer 610 serves to allow charge carriers such as electrons or holes to be tunneled and injected into the charge trap layer 615 under a certain bias. The tunneling layer 610 may be formed of a silicon oxide (SiO 2 ) film using a thermal oxidation method or a radical oxidation method. Next, the charge trap layer 615 is a layer for trapping electrons or holes injected through the tunneling layer 610. The program and erase speed of the device is increased. The charge trap layer 615 may be formed of a silicon nitride film. Next, a blocking layer 617 formed on the charge trap layer 615 isolates the charge trap layer 615, which stores charge from the control gate electrode to be formed, thereby preserving stored charge. The hard mask layer 620 may serve as an etch mask in a patterning process that is subsequently performed to form a gate.

도 19a 및 도 19b를 참조하면, 하드마스크막(620)을 패터닝하여 하드마스크막 패턴(625)을 형성한다. 다음에 하드마스크막 패턴(625)을 식각 마스크로 차폐층(617), 전하 트랩층(615) 및 터널링층(610)을 식각하여 반도체층(605)의 표면을 선택적으로 노출시키는 차폐층 패턴(627), 전하 트랩층 패턴(630) 및 터널링층 패턴(635)을 형성한다. 계속해서 하드마스크막 패턴(625)을 식각 마스크로 반도체층(605)의 노출 부분을 식각하여 비트라인(640)을 형성한다. 여기서 인접하는 비트라인(640)은 절연 기판(600)에 의해 절연된다. 이러한 식각 공정을 진행하는 과정에서 절연 기판(600)내에 소정 깊이의 홈이 형성될 수도 있다. 반도체 기판 위에 비트라인을 형성하는 경우에는 비트라인 간을 절연시키기 위해 부가적인 이온주입공정이 요구되었다. 그러나 본 발명에서는 실리콘옥사이드막으로 이루어진 절연 기판(600) 위에 비트라인 물질인 반도체층(605)을 형성하므로, 패터닝 공정을 이용하여 비트라인(640)을 절연시킬 수 있다. 다음에 패터닝 공정에서 비트라인(640), 터널링층 패턴(635), 전하 트랩층 패턴(630) 및 차폐층 패턴(627) 상에 유발된 손상을 보상하는 트리트먼트 공정을 진행한다. 19A and 19B, the hard mask layer 620 is patterned to form a hard mask layer pattern 625. Next, the mask layer 617, the charge trap layer 615, and the tunneling layer 610 are etched using the hard mask layer pattern 625 as an etching mask to selectively expose the surface of the semiconductor layer 605 ( 627, a charge trap layer pattern 630, and a tunneling layer pattern 635 are formed. Subsequently, the bit line 640 is formed by etching the exposed portion of the semiconductor layer 605 using the hard mask layer pattern 625 as an etching mask. Adjacent bit lines 640 are insulated by the insulating substrate 600. In the process of performing the etching process, a groove having a predetermined depth may be formed in the insulating substrate 600. In the case of forming the bit lines on the semiconductor substrate, an additional ion implantation process is required to insulate the bit lines. However, in the present invention, since the semiconductor layer 605, which is a bit line material, is formed on the insulating substrate 600 made of a silicon oxide film, the bit line 640 may be insulated by using a patterning process. Next, in the patterning process, a treatment process is performed to compensate for damage caused on the bit line 640, the tunneling layer pattern 635, the charge trap layer pattern 630, and the shielding layer pattern 627.

도 20a 및 도 20b를 참조하면, 비트라인(640), 터널링층 패턴(635), 전하 트랩층 패턴(630) 및 차폐층 패턴(627)을 매립하는 제1 층간절연막(645)을 형성한다. 다음에 제1 층간절연막(645) 상에 평탄화 공정, 예를 들어 화학적기계적연마(CMP) 공정을 진행하여 제1 층간절연막(645)의 표면을 연마하면, 도 21a 및 도 21b에 도시한 바와 같이, 비트라인(640), 터널링층 패턴(635), 전하 트랩층 패턴(630) 및 차폐층 패턴(627)이 분리된다.20A and 20B, a first interlayer insulating layer 645 may be formed to fill the bit line 640, the tunneling layer pattern 635, the charge trap layer pattern 630, and the shielding layer pattern 627. Next, a planarization process, for example, a chemical mechanical polishing (CMP) process, is performed on the first interlayer insulating film 645 to polish the surface of the first interlayer insulating film 645, as shown in FIGS. 21A and 21B. The bit line 640, the tunneling layer pattern 635, the charge trap layer pattern 630, and the shielding layer pattern 627 are separated.

도 22a 및 도 22b를 참조하면, 하드마스크막 패턴(625)을 스트립(strip) 공정을 진행하여 제거한다. 다음에 스트립 공정에서 이후 형성될 컨트롤게이트전극으로부터 전하를 저장하는 전하 트랩층 패턴(630)을 격리시켜 저장된 전하를 보존하는 차폐층 패턴(627)의 손상을 보상하는 후속 트리트먼트 공정을 진행한다.22A and 22B, the hard mask film pattern 625 may be removed by performing a strip process. Subsequently, in the strip process, a subsequent treatment process is performed to isolate the charge trap layer pattern 630 storing charge from the control gate electrode to be formed later to compensate for the damage of the shield layer pattern 627 that preserves the stored charge.

도 23a 및 도 23c를 참조하면, 차폐층 패턴(627) 위에 컨트롤게이트용 금속막(650)을 형성한다. 컨트롤게이트용 금속막(650)은 비록 도면에 도시하지는 않았지만, 비저항을 낮추기 위해 폴리실리콘막을 포함하는 저저항층을 더 포함하여 형성할 수도 있다. 이러한 컨트롤게이트용 금속막(650)은 비휘발성 메모리 소자의 특성에 영향을 주는 요소로 채널 역할을 하는 비트라인(640)과 컨트롤게이트용 금속막(650) 사이에 소정 거리만큼 이격되어 있다. 이 거리를 일반적으로 EFH(Effective Field Hight)라고 하는데, 본 발명의 실시예에서는 이 EFH의 높이를 하드마스크막 패턴(625)의 높이로 조절할 수 있다. 도 23c는 도 23a를 Y-Y' 방향을 따라 잘라낸 일부분을 확대하여 나타내보인 도면이다. 이하 Y-Y' 방향을 따라 잘라낸 도면으로 설명하기로 한다.23A and 23C, a control gate metal film 650 is formed on the shielding layer pattern 627. Although not shown in the drawings, the control gate metal film 650 may further include a low resistance layer including a polysilicon film in order to lower specific resistance. The control gate metal layer 650 is a factor that affects the characteristics of the nonvolatile memory device and is spaced apart by a predetermined distance between the bit line 640 serving as a channel and the control gate metal layer 650. This distance is generally referred to as an effective field height (EFH). In an embodiment of the present invention, the height of the EFH may be adjusted to the height of the hard mask film pattern 625. FIG. 23C is an enlarged view of a portion of FIG. 23A taken along the Y-Y 'direction. Hereinafter, the drawings are cut along the Y-Y 'direction.

도 24를 참조하면, 컨트롤게이트용 금속막(650) 상에 패터닝 공정을 진행하여 컨트롤게이트전극 패턴(655)을 형성한다. 컨트롤게이트전극 패턴(655)은, 채널영역인 비트라인(또는 반도체층, 640)으로부터 전자들이나 홀들이 전하 트랩층 패턴(630) 내의 트랩 사이트로 트랩되도록 일정한 크기의 바이어스를 인가하는 역할을 한다. 여기서 컨트롤게이트전극 패턴(655)은 비저항을 낮추기 위해 폴리실리콘 막을 포함하는 저저항층(미도시함)을 더 포함하여 형성할 수도 있다. 이에 따라 비트라인(640) 상에 컨트롤게이트전극 패턴(655), 차폐층 패턴(627), 전하 트랩층 패턴(630) 및 터널링층 패턴(635)으로 이루어진 워드 라인(660)이 형성된다. 한편, 컨트롤게이트전극 패턴(655)을 형성하는 과정에서 하부의 비트라인(640)이 노출된다. Referring to FIG. 24, a patterning process is performed on the control gate metal layer 650 to form a control gate electrode pattern 655. The control gate electrode pattern 655 applies a bias of a predetermined size so that electrons or holes are trapped from the bit line (or the semiconductor layer 640), which is a channel region, to the trap site in the charge trap layer pattern 630. The control gate electrode pattern 655 may further include a low resistance layer (not shown) including a polysilicon film in order to reduce the specific resistance. As a result, a word line 660 including the control gate electrode pattern 655, the shielding layer pattern 627, the charge trapping layer pattern 630, and the tunneling layer pattern 635 is formed on the bit line 640. In the process of forming the control gate electrode pattern 655, the lower bit line 640 is exposed.

도 25a 및 도 25b를 참조하면, 컨트롤게이트전극 패턴(655)을 형성하는 과정에서 노출된 비트라인(640) 상에 불순물을 주입하는 이온주입공정을 진행하여 소스 또는 드레인을 포함하는 불순물 영역(665)을 형성한다. 불순물 영역(665)은 비휘발성 메모리 소자의 전기적 연속성 및 후속 형성될 컨택플러그와 비트라인(640) 또는 워드 라인(660)간에 전기적으로 연결시키기는 역할을 한다. 비트라인(640) 및 워드 라인(660) 공정까지 끝난 소자를 상부에서 나타내보인 도 25a를 참조하면, 절연 기판(600)의 일 방향으로 비트라인(640)이 스트라이프(strip) 형상으로 형성되어 있다. 그리고 워드 라인(660)은 비트라인(640)과 수직하는 방향으로 가로질러 형성되어 있다. 여기서 서로 분리된 비트라인(640)이 어느 지점(665)에서 가로지르는 채널(crossing active strip)이 형성되어 있는 것을 확인할 수 있다. 이 지점(665)은 비휘발성 메모리 소자를 절연 기판(600) 상에 형성하였으므로 웰(well) 컨택플러그를 형성될 영역이다. 25A and 25B, an impurity region 665 including a source or a drain may be formed by performing an ion implantation process in which impurities are implanted on the exposed bit line 640 in the process of forming the control gate electrode pattern 655. ). The impurity region 665 serves to electrically connect the continuity of the nonvolatile memory device and the contact plug to be subsequently formed and the bit line 640 or the word line 660. Referring to FIG. 25A, which shows an element finished up to the process of the bit line 640 and the word line 660, the bit line 640 is formed in a stripe shape in one direction of the insulating substrate 600. . The word line 660 is formed to cross in a direction perpendicular to the bit line 640. Herein, it can be seen that the bit lines 640 separated from each other are formed at a certain point 665. This point 665 is a region where a well contact plug is to be formed since the nonvolatile memory device is formed on the insulating substrate 600.

도 26a 및 도 26b를 참조하면, 워드 라인(660) 및 비트라인(640)을 매립하는 제2 층간절연막(670)을 형성하고, 제2 층간절연막(670) 내에 컨택플러그(690)를 형성한다. 구체적으로 제2 층간절연막(670) 내에 컨택홀을 형성한 다음 도전 물질로 매립하여 비트라인(640)에 형성된 불순물 영역(665)의 소스와 전기적으로 연결되는 소스 컨택플러그(680), 비트라인(640)에 형성된 불순물 영역(665)의 드레인과 전기적으로 연결되는 드레인 컨택플러그(685) 및 웰 컨택플러그(695)를 형성한다. 여기서 도 26a에 도시한 바와 같이, 드레인 컨택플러그(685)는 분리된 비트라인(640) 위에 배치되고, 소스 컨택플러그(680)는 비트라인(640)을 가로지르는 채널 위에 형성된다. 그리고 웰 컨택플러그(695)는 웰 바이어스를 전달하는 역할을 한다. 이러한 공정에 의해 워드 라인(660) 및 비트 라인(640)을 포함하는 제1 평면이 형성된다. Referring to FIGS. 26A and 26B, a second interlayer insulating layer 670 filling the word line 660 and the bit line 640 is formed, and a contact plug 690 is formed in the second interlayer insulating layer 670. . In more detail, a contact hole is formed in the second interlayer insulating film 670, and the source contact plug 680 and the bit line are electrically connected to the source of the impurity region 665 formed in the bit line 640 by filling with a conductive material. A drain contact plug 685 and a well contact plug 695 are electrically connected to the drain of the impurity region 665 formed at 640. Here, as shown in FIG. 26A, the drain contact plug 685 is disposed over the separated bit line 640, and the source contact plug 680 is formed over the channel across the bit line 640. The well contact plug 695 serves to deliver a well bias. By this process, a first plane including a word line 660 and a bit line 640 is formed.

다음에 도 1d 및 도 2d에서 상술한 공정을 진행하여 주변회로영역이 형성된 제2 평면을 형성한다. 이를 간략하게 설명하면, 컨택플러그(690)가 형성된 제2 층간절연막(670) 상에 도전막 패턴(120)을 형성한다. 계속해서 도전막 패턴(120)에 주변 회로 영역의 액티브 영역을 형성하고, 주변 회로 트랜지스터(122)를 형성한다. 이에 따라 주변 회로 영역을 포함하는 제2 평면이 형성된다. 제2 평면은 제1 평면과 제2 층간절연막(670)을 통해 전기적으로 절연된다. 다음에 제3 절연막(124)을 형성하고, 소스/드레인 콘택 플러그(126)를 형성한 다음 금속 배선(130)을 형성한다. 이후에, 제4 절연막(132)을 형성한다. 이에 따라 하부에는 절연 기판위에 형성된 데이터를 저장시키는 셀 영역이 배치되고, 상부에는 셀 영역을 동작시키는 회로영역이 배치된다. Next, the process described above with reference to FIGS. 1D and 2D is performed to form a second plane on which a peripheral circuit region is formed. Briefly, the conductive film pattern 120 is formed on the second interlayer insulating film 670 on which the contact plug 690 is formed. Subsequently, the active region of the peripheral circuit region is formed in the conductive film pattern 120, and the peripheral circuit transistor 122 is formed. As a result, a second plane including a peripheral circuit region is formed. The second plane is electrically insulated from the first plane and the second interlayer insulating film 670. Next, a third insulating film 124 is formed, a source / drain contact plug 126 is formed, and then a metal wiring 130 is formed. Thereafter, a fourth insulating film 132 is formed. As a result, a cell region for storing data formed on the insulating substrate is disposed below, and a circuit region for operating the cell region is disposed above.

이와 같이, 본 발명에 따른 불휘발성 메모리 소자의 제조방법은 절연 기판 위에 비휘발성 메모리 소자를 형성함으로써 디스플레이, 마이크로 컨트롤러 및 메 모리를 따로 만들어 조립하는 방식 대신에 이들을 한꺼번에 형성시킬 수 있다. 또한 공정의 단계가 줄어들고 공정이 용이해지며 단일 면적당 셀 영역에 형성되는 메모리 소자의 집적도를 높일 수 있다. 또한 비트 라인의 면저항을 감소시킬 수 있고, 셀 영역의 데이타 처리를 위한 주변 회로를 추가로 형성하여 데이타 처리량을 증가시킬 수 있다. 아울러 비휘발성 메모리 소자의 소거 동작에 참여하는 캐리어 개수를 증가시켜 소거 특성을 향상시킬 수 있다. As such, in the method of manufacturing a nonvolatile memory device according to the present invention, by forming a nonvolatile memory device on an insulating substrate, the display, the microcontroller, and the memory may be formed instead of a method of separately making and assembling them. In addition, the steps of the process may be reduced, the process may be easier, and the degree of integration of memory devices formed in a cell area per single area may be increased. In addition, the sheet resistance of the bit line can be reduced, and a peripheral circuit for data processing in the cell region can be further formed to increase data throughput. In addition, the erase characteristics may be improved by increasing the number of carriers participating in the erase operation of the nonvolatile memory device.

도 1a 내지 도 1d는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 레이아웃도이다. 1A to 1D are layout views illustrating a method of manufacturing a nonvolatile memory device according to a first embodiment of the present invention.

도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여, 도 1a 내지 도 1d의 선 A-A'를 따라 절단한 소자를 도시한 단면도이다.2A to 2D are cross-sectional views illustrating a device cut along the line AA ′ of FIGS. 1A to 1D to explain a method of manufacturing the nonvolatile memory device according to the first embodiment of the present invention.

도 3은 비휘발성 메모리 소자의 일반적인 소거 방식을 설명하기 위해 나타내보인 도면이다. 3 is a diagram illustrating a general erase method of a nonvolatile memory device.

도 4 내지 도 16은 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위해 나타내보인 도면들이다.4 to 16 illustrate a method of manufacturing a nonvolatile memory device in accordance with a second embodiment of the present invention.

도 17a 내지 도 26b는 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위해 나타내보인 도면들이다. 17A to 26B are diagrams illustrating a method of manufacturing a nonvolatile memory device according to the third embodiment of the present invention.

Claims (33)

반도체 기판에 형성되며 워드 라인 및 비트 라인을 포함하는 메모리 셀 어레이;A memory cell array formed on the semiconductor substrate and including word lines and bit lines; 상기 메모리 셀 어레이를 포함하는 상기 반도체 기판상에 형성된 절연층;An insulating layer formed on the semiconductor substrate including the memory cell array; 상기 절연층 상에 형성된 도전막 패턴;A conductive film pattern formed on the insulating layer; 상기 도전막 패턴에 형성되며 상기 메모리 셀 어레이로 동작 전압을 생성 및 전달하기 위한 주변 회로; 및A peripheral circuit formed on the conductive layer pattern and configured to generate and transfer an operating voltage to the memory cell array; And 상기 주변 회로와 상기 워드 라인 및 상기 비트 라인을 연결시키기 위한 금속 배선을 포함하는 비휘발성 메모리 소자.And a metal wire for connecting the peripheral circuit, the word line, and the bit line. 제1항에 있어서,The method of claim 1, 상기 주변 회로는 페이지 버퍼 및 데이터 IO부, 디코더 및 로직부를 포함하는 비휘발성 메모리 소자.The peripheral circuitry includes a page buffer and a data IO unit, a decoder and a logic unit. 제2항에 있어서,The method of claim 2, 상기 워드 라인은 상기 디코더 및 로직부와 연결되는 비휘발성 메모리 소자.And the word line is connected to the decoder and the logic unit. 제2항에 있어서,The method of claim 2, 상기 비트 라인은 상기 페이지 버퍼 및 데이터 IO부와 연결되는 비휘발성 메 모리 소자.The bit line is connected to the page buffer and the data IO unit nonvolatile memory device. 제1항에 있어서,The method of claim 1, 상기 워드 라인의 일단에는 상기 주변 회로 영역과 연결되는 콘택 플러그가 형성되는 비휘발성 메모리 소자.And a contact plug connected to the peripheral circuit region at one end of the word line. 제1항에 있어서,The method of claim 1, 상기 비트 라인의 일단에는 상기 주변 회로 영역과 연결되는 콘택 플러그가 형성되는 비휘발성 메모리 소자.And a contact plug connected to the peripheral circuit region at one end of the bit line. 제1항에 있어서,The method of claim 1, 상기 워드 라인의 일단은 폭이 넓은 비휘발성 메모리 소자.One end of the word line is a wide nonvolatile memory device. 제1항에 있어서,The method of claim 1, 상기 비트 라인의 일단은 폭이 넓은 비휘발성 메모리 소자.One end of the bit line is a wide nonvolatile memory device. 제1항에 있어서,The method of claim 1, 상기 도전막 패턴은 실리콘으로 형성되는 비휘발성 메모리 소자.The conductive layer pattern is formed of silicon. 반도체 기판에 워드 라인을 형성하는 단계;Forming a word line on the semiconductor substrate; 상기 워드 라인 상에 제1 절연막을 형성하고 상기 제1 절연층을 식각하여 상기 반도체 기판의 접합 영역이 노출되는 콘택홀을 형성하는 단계;Forming a first insulating layer on the word line and etching the first insulating layer to form a contact hole exposing a junction region of the semiconductor substrate; 상기 콘택홀을 도전 물질로 채워서 소스 콘택 플러그 및 드레인 콘택 플러그를 형성하는 단계;Filling the contact hole with a conductive material to form a source contact plug and a drain contact plug; 상기 제1 절연층 상에 상기 드레인 콘택 플러그와 연결되는 비트 라인을 형성하는 단계;Forming a bit line connected to the drain contact plug on the first insulating layer; 상기 비트 라인을 포함하는 상기 반도체 기판상에 제2 절연층을 형성하는 단계;Forming a second insulating layer on the semiconductor substrate including the bit line; 상기 제2 절연층 상에 도전막 패턴을 형성하는 단계;Forming a conductive film pattern on the second insulating layer; 동작 전압을 생성하여 상기 워드 라인 및 비트 라인으로 전달하기 위한 주변 회로를 상기 도전막 패턴에 형성하는 단계; 및 Forming a peripheral circuit in the conductive layer pattern for generating an operating voltage and transferring the generated voltage to the word line and the bit line; And 상기 주변 회로와 상기 워드 라인 및 상기 비트 라인을 연결시키기 위한 금속 배선을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법.And forming a metal line for connecting the peripheral circuit with the word line and the bit line. 제10항에 있어서,The method of claim 10, 상기 주변 회로는 페이지 버퍼 및 데이터 IO부, 디코더 및 로직부를 포함하는 비휘발성 메모리 소자 제조 방법.The peripheral circuit includes a page buffer and a data IO unit, a decoder and a logic unit. 제11항에 있어서,The method of claim 11, 상기 워드 라인은 상기 디코더 및 로직부와 연결되는 비휘발성 메모리 소자 제조 방법.And the word line is connected to the decoder and the logic unit. 제11항에 있어서,The method of claim 11, 상기 비트 라인은 상기 페이지 버퍼 및 데이터 IO부와 연결되는 비휘발성 메모리 소자 제조 방법.And the bit line is connected to the page buffer and the data IO unit. 제10항에 있어서,The method of claim 10, 상기 워드 라인의 일단에는 상기 주변 회로 영역과 연결되는 콘택 플러그가 형성되는 비휘발성 메모리 소자 제조 방법.And a contact plug connected to the peripheral circuit region at one end of the word line. 제10항에 있어서,The method of claim 10, 상기 비트 라인의 일단에는 상기 주변 회로 영역과 연결되는 콘택 플러그가 형성되는 비휘발성 메모리 소자 제조 방법.And a contact plug connected to the peripheral circuit region at one end of the bit line. 제10항에 있어서,The method of claim 10, 상기 워드 라인의 일단은 폭이 넓게 형성되는 비휘발성 메모리 소자 제조 방법.One end of the word line is formed in a wide width non-volatile memory device manufacturing method. 제10항에 있어서,The method of claim 10, 상기 비트 라인의 일단은 폭이 넓게 형성되는 비휘발성 메모리 소자 제조 방 법.One end of the bit line is a wide width method for manufacturing a non-volatile memory device. 제10항에 있어서,The method of claim 10, 상기 도전막 패턴은 실리콘으로 형성되는 비휘발성 메모리 소자 제조 방법.And the conductive layer pattern is formed of silicon. 기판의 후면에 이온주입층을 형성하고, 상기 기판의 전면에 터널링층을 형성하는 단계;Forming an ion implantation layer on a rear surface of the substrate and forming a tunneling layer on the front surface of the substrate; 상기 터널링층 위에 하드마스크막 패턴을 형성하는 단계; Forming a hard mask layer pattern on the tunneling layer; 상기 하드마스크막 패턴을 식각마스크로 상기 터널링층의 노출 부분을 식각하여 상기 기판을 선택적으로 노출시키는 터널링층 패턴을 형성하는 단계;Forming a tunneling layer pattern to selectively expose the substrate by etching the exposed portion of the tunneling layer using the hard mask layer pattern as an etch mask; 상기 기판의 노출된 부분에 다이렉트 밴드갭을 갖는 다공성 실리콘층을 형성하는 단계;Forming a porous silicon layer having a direct bandgap in the exposed portion of the substrate; 상기 다공성 실리콘층을 매립하는 투명 전극층을 형성하는 단계;Forming a transparent electrode layer filling the porous silicon layer; 상기 투명 전극층, 하드마스크막 패턴 및 터널링층 패턴을 패터닝하여 하드마스크막 패턴 및 터널링층 패턴 사이에 배치된 다공성 실리콘층을 매립하는 투명 전극 패턴을 포함하는 발광 영역을 형성하는 단계;Patterning the transparent electrode layer, the hard mask layer pattern, and the tunneling layer pattern to form a light emitting region including a transparent electrode pattern filling a porous silicon layer disposed between the hard mask layer pattern and the tunneling layer pattern; 상기 투명 전극 패턴, 하드마스크막 패턴 및 터널링층 패턴을 층간절연막으로 매립하는 단계;Filling the transparent electrode pattern, the hard mask layer pattern, and the tunneling layer pattern with an interlayer dielectric layer; 상기 층간절연막 내에 상기 기판과 상기 투명 전극 패턴에 각각 연결되는 컨택플러그를 형성하는 단계; Forming a contact plug in the interlayer insulating layer, the contact plugs respectively connected to the substrate and the transparent electrode pattern; 상기 층간절연막 위에 절연층을 형성하는 단계; 및Forming an insulating layer on the interlayer insulating film; And 상기 절연층 상에 셀 영역 및 주변회로영역을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법.Forming a cell region and a peripheral circuit region on the insulating layer. 제19항에 있어서,The method of claim 19, 상기 기판은 실리콘 기판 또는 GaAs 에피층이 코팅된 사파이어 절연 기판인 비휘발성 메모리 소자 제조 방법.The substrate is a silicon substrate or a sapphire insulating substrate coated with a GaAs epilayer is a non-volatile memory device manufacturing method. 제19항에 있어서,The method of claim 19, 상기 이온주입층은 상기 기판이 p타입의 기판인 경우에는, 보론(B) 이온을 주입하고, n타입의 기판인 경우에는, 포스포러스(P) 이온을 주입하여 형성하는 비휘발성 메모리 소자 제조 방법.The ion implantation layer is formed by implanting boron (B) ions when the substrate is a p-type substrate, and by implanting phosphorus (P) ions when the substrate is an n-type substrate. . 제19항에 있어서,The method of claim 19, 상기 하드마스크막 패턴은 실리콘나이트라이드(Si3N4)막으로 형성하고, 상기 터널링층 패턴은 산화막으로 형성하는 비휘발성 메모리 소자 제조 방법.The hard mask film pattern is formed of a silicon nitride (Si 3 N 4 ) film, and the tunneling layer pattern is formed of an oxide film. 제19항에 있어서, 상기 다공성 실리콘층을 형성하는 단계는,The method of claim 19, wherein the forming of the porous silicon layer, 상기 기판의 이온주입층과 접촉하게 식각 장비의 척을 배치하는 단계; 및Placing a chuck of an etching apparatus in contact with the ion implantation layer of the substrate; And 상기 기판을 식각 전해질에 담그고 수분 동안 전류를 흘려주면서 식각을 진행하여 상기 기판의 노출된 부분에 2.0eV의 에너지 밴드갭을 갖는 다공성 실리콘층을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법.Immersing the substrate in an etching electrolyte and performing an etching while flowing a current for several minutes to form a porous silicon layer having an energy bandgap of 2.0 eV in the exposed portion of the substrate. 제19항에 있어서,The method of claim 19, 상기 투명 전극은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)를 포함하는 비휘발성 메모리 소자 제조 방법.The transparent electrode may include indium tin oxide (ITO) or indium zinc oxide (IZO). 제19항에 있어서,The method of claim 19, 상기 발광 영역은 전체 칩과 대등한 크기로 형성하거나, 수 블록 내지 수백 블록으로 한정시켜 배열하거나 또는 플레인도 구분되게 형성하는 비휘발성 메모리 소자 제조 방법.The light emitting region is formed to have the same size as the entire chip, limited to a few blocks to hundreds of blocks, or planarized to form a plane. 제19항에 있어서,The method of claim 19, 상기 발광 영역은 상기 다공성 실리콘층에 전기를 인가하여 발생된 빛이 캐리어 개수를 증가시켜 터널링 전류를 증가시키는 비휘발성 메모리 소자 제조 방법.The light emitting region is a non-volatile memory device manufacturing method for increasing the tunneling current by the light generated by applying electricity to the porous silicon layer to increase the number of carriers. 제19항에 있어서,The method of claim 19, 상기 절연층은 적어도 9.0eV의 에너지 갭을 가진 물질로 형성하는 비휘발성 메모리 소자 제조 방법.And the insulating layer is formed of a material having an energy gap of at least 9.0 eV. 절연 기판 위에 반도체층을 형성하는 단계;Forming a semiconductor layer over the insulating substrate; 상기 반도체층 위에 전하 저장층을 형성하는 단계;Forming a charge storage layer on the semiconductor layer; 상기 전하 저장층 위에 하드마스크막 패턴을 형성하는 단계;Forming a hard mask layer pattern on the charge storage layer; 상기 하드마스크막 패턴을 마스크로 한 식각 공정으로 전하 저장층 패턴을 형성하면서 상기 반도체층의 노출 부분을 식각하여 상기 절연 기판의 일 방향으로 뻗어나가는 비트라인을 형성하는 단계;Forming a bit line extending in one direction of the insulating substrate by etching an exposed portion of the semiconductor layer while forming a charge storage layer pattern by an etching process using the hard mask layer pattern as a mask; 상기 전하 저장층 패턴 및 상기 비트라인을 분리하는 제1 층간절연막을 형성하는 단계;Forming a first interlayer insulating layer separating the charge storage layer pattern and the bit line; 상기 하드마스크막 패턴을 제거하는 단계;Removing the hard mask layer pattern; 상기 전하 저장층 패턴 위에 상기 비트라인과 수직하는 방향으로 가로지르는 컨트롤게이트전극 패턴을 형성하여, 전하 저장층 패턴 및 컨트롤게이트전극 패턴을 포함하는 워드 라인을 형성하는 단계;Forming a word line including a charge storage layer pattern and a control gate electrode pattern on the charge storage layer pattern, the control gate electrode pattern crossing in a direction perpendicular to the bit line; 상기 비트라인 상에 불순물 영역을 형성하는 단계;Forming an impurity region on the bit line; 상기 워드 라인 및 비트라인을 매립하는 제2 층간절연막을 형성하는 단계;Forming a second interlayer insulating film filling the word line and the bit line; 상기 제2 층간절연막 내에 상기 불순물 영역과 연결되는 컨택플러그를 형성하는 단계; 및 Forming a contact plug connected to the impurity region in the second interlayer insulating film; And 상기 제2 층간절연막 위에 주변 회로 트랜지스터를 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법.And forming a peripheral circuit transistor on the second interlayer dielectric layer. 제28항에 있어서,The method of claim 28, 상기 절연 기판은 실리콘옥사이드(SiO2)막으로 이루어진 비휘발성 메모리 소자 제조 방법.The insulating substrate is a silicon oxide (SiO 2 ) film non-volatile memory device manufacturing method. 제28항에 있어서,The method of claim 28, 상기 반도체층은 폴리실리콘막을 포함하는 비휘발성 메모리 소자 제조 방법.And the semiconductor layer comprises a polysilicon film. 제28항에 있어서,The method of claim 28, 상기 전하 저장층은 터널링층 패턴, 전하 트랩층 패턴 및 차폐층 패턴으로 이루어진 비휘발성 메모리 소자 제조 방법.The charge storage layer comprises a tunneling layer pattern, a charge trap layer pattern and a shielding layer pattern. 제28항에 있어서,The method of claim 28, 상기 컨트롤게이트전극 패턴과 상기 비트라인 사이의 거리는 상기 하드마스크막 패턴의 높이로 조절하는 비휘발성 메모리 소자 제조 방법.And controlling a distance between the control gate electrode pattern and the bit line to a height of the hard mask layer pattern. 제28항에 있어서,The method of claim 28, 상기 컨택플러그는 상기 비트라인에 형성된 불순물 영역의 소스와 연결되는 소스 컨택플러그, 상기 비트라인에 형성된 불순물 영역의 드레인과 전기적으로 연결되는 드레인 컨택플러그 및 웰 컨택플러그를 포함하는 비휘발성 메모리 소자 제 조 방법.The contact plug may include a source contact plug connected to a source of an impurity region formed in the bit line, a drain contact plug and a well contact plug electrically connected to a drain of the impurity region formed in the bit line. Way.
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