KR20080097644A - Semiconductor device and method of manufacturing the same - Google Patents

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한준
이주용
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Abstract

The semiconductor device and a manufacturing method thereof are provided to minimize the electrical resistance of the lower part gun cap and contact plug by improving the overlap margin. The semiconductor device includes conductive constructs formed in the top of the substrate; contact plugs(140) arranged in a matrix direction; the capacitor(160) electrically connected with contact plugs. Contact plugs comprises the first contact plug(141) positioned in the odd-number row and the second contact plug(142) positioned in the even-numbered row. First contact plug and second contact plugs have one side upper side expanded to the different direction.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method of manufacturing the same}Semiconductor device and method of manufacturing the same

도 1은 본 발명의 일 실시예에 따른 콘택 플러그들을 포함하는 반도체 장치를 나타내는 사시도이다.1 is a perspective view illustrating a semiconductor device including contact plugs according to an exemplary embodiment of the present invention.

도 2 내지 7은 본 발명의 일 실시예에 따른 도 1에 도시된 반도체 장치의 제조방법을 나타내는 공정 단면도들이다. 2 to 7 are cross-sectional views illustrating a method of manufacturing the semiconductor device shown in FIG. 1 according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

100 : 실리콘 기판 102 : 소자 분리막100 silicon substrate 102 device isolation film

103 : 제1 콘택 영역 104 : 제2 콘택 영역103: first contact region 104: second contact region

106 : 워드 라인 107 : 제1 패드106: word line 107: first pad

108 : 제2 패드 116 : 도전성 구조물108: second pad 116: conductive structure

115 : 제1 층간 절연막 141 : 제1 콘택 플러그115: first interlayer insulating film 141: first contact plug

142 : 제2 콘택 플러그 160 : 커패시터142: second contact plug 160: capacitor

본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 확장된 형태를 갖는 콘택 플러그를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다. The present invention relates to a semiconductor device and a method of manufacturing the same. More particularly, the present invention relates to a semiconductor device including a contact plug having an extended form and a method of manufacturing the same.

최근의 반도체 장치들은 기능적인 면에 있어 높은 축적 용량을 가지면서 고속 동작이 요구된다. 이를 위하여 상기 반도체 장치들은 집적도, 응답 속도 및 신뢰도를 향상시키기 위한 방향으로 제조 기술들이 개발되고 있다.Recent semiconductor devices require high speed operation while having a high storage capacity in terms of functionality. To this end, the semiconductor devices have been developed with manufacturing techniques in order to improve the degree of integration, response speed and reliability.

상기 반도체 장치로서는 정보의 입력과 출력이 자유롭고, 고용량을 갖는 디램(DRAM) 장치가 범용적으로 이용되고 있다. 상기 디램 장치의 각 메모리 셀에는 하나의 액세스 트랜지스터(access transistor)와 하나의 축적 커패시터가 구비된다. As the semiconductor device, a DRAM device having free input and output of information and having a high capacity is widely used. Each memory cell of the DRAM device includes one access transistor and one storage capacitor.

상기 메모리 셀의 집적도가 증가됨에 따라, 각 셀이 형성되는 수평 면적은 더욱 감소되고 있다. 때문에, 상기 축소된 면적 내에 높은 커패시턴스를 갖는 커패시터를 형성하는 것이 보다 중요한 문제로 부각되고 있다. As the degree of integration of the memory cells is increased, the horizontal area in which each cell is formed is further reduced. Therefore, the formation of a capacitor having a high capacitance in the reduced area is a more important problem.

상기 커패시터에 포함되는 전극의 유효 면적을 증가시키기 위해서는 초기의 평면 커패시터 구조에서 스택(stack)형 또는 트렌치(trench)형 커패시터 구조로 변화되고 있으며, 스택형 커패시터 구조에서도 실린더형 커패시터 구조로 변화되고 있다. In order to increase the effective area of the electrode included in the capacitor is changed from the initial planar capacitor structure to the stack (stack) or trench (trench) capacitor structure, the stack capacitor structure is also changed to the cylindrical capacitor structure. .

상기 디램 장치의 경우, 상기 실린더형 커패시터들은 좁은 면적 내에서 서로 접촉되지 않으면서 형성되어야 한다. 그런데, 커패시터는 액세스 트랜지스터의 소오스/드레인의 어느 한 영역과 전기적으로 접속하여야 하므로, 상기 커패시터가 형성되는 영역은 하부의 소오스/드레인의 위치에 따라 한정된다. 이 때문에, 이웃하 는 커패시터 간의 마진이 협소하여 상기 커패시터들 간이 서로 접촉하는 문제가 빈번하게 발생되었다. In the case of the DRAM device, the cylindrical capacitors should be formed without being in contact with each other in a narrow area. However, since the capacitor must be electrically connected to any one region of the source / drain of the access transistor, the region in which the capacitor is formed is defined according to the position of the lower source / drain. For this reason, the problem of frequent contact between the capacitors due to a narrow margin between neighboring capacitors occurs.

최근에는, 상기 커패시터들이 하부의 소오스/드레인의 위치에 관계없이 이웃하는 커패시터들 간의 사이가 넓게 배치될 수 있도록 하기 위한 공정이 개발되고 있다. 구체적으로, 상기 커패시터와 접속하는 콘택 플러그에 해당하는 스토리지 노드 콘택의 상부면을 상대적으로 넓은 형상을 갖도록 형성하거나 또는 상기 스토리지 노드 콘택의 상부면에 랜딩 패드를 형성함으로서 상기 커패시터 및 스토리지 노드 콘택의 접촉 마진을 증가시키고 있다. Recently, a process has been developed to allow the capacitors to be widely disposed between neighboring capacitors regardless of the position of the underlying source / drain. In detail, the upper surface of the storage node contact corresponding to the contact plug connecting the capacitor is formed to have a relatively wide shape or the landing pad is formed on the upper surface of the storage node contact to contact the capacitor and the storage node contact. Increasing margins.

그러나, 상기 스토리지 노드 콘택의 상부면을 상대적으로 넓게 형성하는 경우에는 상기 스토리지 노드 콘택들이 서로 지나치게 가까워지므로 상기 스토리지 노드 콘택들 간에 브리지 불량이 쉽게 발생될 수 있다. 또한, 상기 스토리지 노드 콘택의 상부 면에 랜딩 패드를 형성하는 경우 증착 및 사진 공정이 추가적으로 수행되어야 하며 랜딩 패드가 미스얼라인 되는 경우 불량이 발생될 수 있다. However, in the case where the upper surface of the storage node contacts is formed relatively wide, bridge failures may easily occur between the storage node contacts because the storage node contacts are too close to each other. In addition, when the landing pad is formed on the upper surface of the storage node contact, a deposition and a photographing process must be additionally performed, and a failure may occur when the landing pad is misaligned.

따라서 상부 접촉면의 면적을 충분히 넓으면서도 이웃하는 콘택 플러그들 간에 브리지 불량을 유발하지 않는 콘택 플러그 및 이를 형성하는 방법이 요구되고 있는 실정이다. Therefore, there is a need for a contact plug and a method of forming the same, which sufficiently widen the upper contact surface but do not cause bridge failure between neighboring contact plugs.

따라서 본 발명의 목적은 비대칭성 배열을 갖는 실린더형 커패시터의 하부전극과 오버랩 마진이 높으면서 콘택 플러그간의 브리지 불량이 유발되지 않는 구조의 콘택 플러그를 포함하는 반도체 장치의 제조 방법을 제공하는데 있다. Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device including a contact plug having a structure in which a bridge electrode between contact plugs having a high overlap margin and a lower electrode of a cylindrical capacitor having an asymmetrical arrangement is not caused.

본 발명의 다른 목적은 비대칭성 배열을 갖는 실린더형 커패시터의 하부전극과 오버랩 마진을 향상시키기 위해 서로 다른 방향으로 확장된 구조를 갖는 콘택 플러그들을 포함하는 반도체 장치의 제조 방법을 제공하는데 있다. Another object of the present invention is to provide a method of manufacturing a semiconductor device including contact plugs having a structure extending in different directions to improve overlap margin with a lower electrode of a cylindrical capacitor having an asymmetrical arrangement.

상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 도전성 구조물들과, 콘택 플러그들과, 커패시터를 포함한다. 상기 도전성 구조물은 기판 상에 형성된다. 상기 기판 상에 형성된 콘택 플러그들은 상기 기판의 도전성 구조물들 사이에 위치하면서 매트릭스 방향으로 배열된다. 특히, 상기 콘택 플러그들은 홀수 번째 행에 위치하는 제1 콘택 플러그들과 짝수 번째 행에 위치하는 제2 콘택 플러그들을 포함하며, 상기 제1 콘택 플러그들과 상기 제2 콘택 플러그들은 각각 서로 다른 방향으로 확장된 일 측 상면을 갖는다. 상기 커패시터는 실린더 형상을 갖고, 상기 콘택 플러그들과 전기적으로 연결된 구조를 갖는다.A semiconductor device according to an embodiment of the present invention for achieving the above object includes conductive structures, contact plugs, and a capacitor. The conductive structure is formed on a substrate. Contact plugs formed on the substrate are arranged in a matrix direction while being positioned between the conductive structures of the substrate. In particular, the contact plugs may include first contact plugs located in odd-numbered rows and second contact plugs located in even-numbered rows, and the first contact plugs and the second contact plugs may be disposed in different directions, respectively. It has an extended one side surface. The capacitor has a cylindrical shape and has a structure electrically connected to the contact plugs.

일예로서, 상기 제1 콘택 플러그와 상기 제2 콘택 플러그들은 각각 상기 비대칭성 배열을 갖는 상기 커패시터의 배열 방향과 동일한 방향으로 확장된 일 측 상면을 갖는다. As an example, the first contact plugs and the second contact plugs each have one side surface extending in the same direction as the arrangement direction of the capacitor having the asymmetrical arrangement.

또한, 상기 제1 콘택 플러그들과 상기 제2 콘택 플러그들 사이에는 절연막 패턴이 위치하며, 상기 제1 콘택 플러그들의 확장된 일 측 상면과 상기 제2 콘택 플러그들의 확장된 일 측 상면은 상기 커패시터들에 포함된 하부전극과 각각 중첩되는 것을 특징으로 한다.In addition, an insulating film pattern is positioned between the first contact plugs and the second contact plugs, and the extended one side upper surface of the first contact plugs and the extended one side upper surface of the second contact plugs are the capacitors. Characterized in that each overlap with the lower electrode included in.

상기한 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치 의 제조방법에 따르면, 먼저 기판 상에 형성된 도전성 구조물들을 형성한다. 이어서, 상기 기판의 게이트 구조물들 사이에 매트릭스 방향으로 배열되고, 상기 매트리스의 홀수 번째 행에 해당하는 제1 콘택 플러그들과 상기 매트릭스의 짝수 번째 행에 해당하는 제2 콘택 플러그들을 포함하는 콘택 플러그들을 형성한다. 이어서, 상기 콘택 플러그들과 전기적으로 연결된 커패시터를 형성한다. 특히, 상기 콘택 플러그의 제조는 상기 제1 콘택 플러그들과 상기 제2 콘택 플러그들은 각각 서로 다른 방향으로 확장된 일 측 상면을 갖도록 형성하는 하는 것이 바람직하다. According to the method of manufacturing a semiconductor device according to an embodiment of the present invention for achieving the above object, first, conductive structures formed on a substrate are formed. Next, contact plugs arranged in a matrix direction between gate structures of the substrate and including first contact plugs corresponding to odd rows of the mattress and second contact plugs corresponding to even rows of the matrix may be formed. Form. Subsequently, a capacitor is electrically connected to the contact plugs. Particularly, in the manufacture of the contact plug, the first contact plugs and the second contact plugs may be formed to have one side upper surface extending in different directions, respectively.

본 발명에 개시된 바와 같이 비대칭성 배열을 갖는 커패시터의 배열 방향으로 확장된 일 측 상면을 갖는 콘택 플러그를 포함하는 반도체 장치는 상기 콘택 플러그와 상기 실린더형 커패시터의 하부전극의 오버랩 마진을 약 2/3이상 향상시킬 수 있다. 이에 따라, 상기 콘택 플러그와 하부건극간의 전기적 저항을 최소화 할 수 있다. 또한, 상기 콘택 플러그가 양측방향으로 확장된 것이 아닌 커패시터와 접촉되는 부분에 해당하는 콘택 플러그가 한 방향으로 확장된 구조를 갖기 때문에 콘택 플러그들 간에 서로 브리지 되는 현상을 방지할 수 있다. A semiconductor device including a contact plug having one side upper surface extending in an arrangement direction of a capacitor having an asymmetrical arrangement as disclosed in the present invention, wherein the overlap margin of the contact plug and the lower electrode of the cylindrical capacitor is about 2/3. The above can be improved. Accordingly, electrical resistance between the contact plug and the lower electrode may be minimized. In addition, since the contact plug corresponding to the portion in contact with the capacitor is not extended in both directions, but the contact plug has an extended structure in one direction, it is possible to prevent the contact plugs from being bridged to each other.

이하, 본 발명에 따른 바람직한 실시예들에 따른 반도체 장치 및 이의 제조 방법에 첨부된 도면을 참조하여 상세히 설명한다. 하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. Hereinafter, a semiconductor device and a manufacturing method thereof according to exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the following embodiments, and those skilled in the art may implement the present invention in various other forms without departing from the technical spirit of the present invention. In the accompanying drawings, the dimensions of the substrates, layers (films), pads, patterns or structures are shown in greater detail than actual for clarity of the invention.

본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다.In the present invention, each layer (film), region, pad, pattern or structure is referred to as being formed "on", "top" or "bottom" of the substrate, each layer (film), region pad or patterns. Whereby each layer (film), region, pad, pattern or structure is formed directly over or below the substrate, each layer (film), region, pad or patterns, or another layer (film), other Regions, other pads, other patterns or other structures may additionally be formed on the substrate.

반도체 장치Semiconductor devices

도 1은 본 발명의 일 실시예에 따른 콘택 플러그들을 포함하는 반도체 장치를 나타내는 사시도이다.1 is a perspective view illustrating a semiconductor device including contact plugs according to an exemplary embodiment of the present invention.

도 1을 참조하면, 반도체 메모리 장치는 기판 상에 형성된 도전성 구조물(120)과, 콘택 플러그(140)들과, 커패시터(160)를 포함하는 구성을 갖는다. Referring to FIG. 1, a semiconductor memory device includes a conductive structure 120 formed on a substrate, contact plugs 140, and a capacitor 160.

상기 기판(100)의 예로서는 실리콘 기판, 실리콘-온-인슐레이터 기판, 게르마늄 기판, 실리콘-게르마늄 기판 등을 들 수 있다. 상기 기판과 도전성 구조물 사이에는 하부 구조물이 존재한다. 상기 하부 구조물은 워드 라인(106)과, 비트 라인과 전기적으로 연결되는 위한 제1 패드(107)와 커패시터와 전기적으로 연결되는 제2 패드(108)를 포함한다. 상기 워드 라인은 게이트 절연막 패턴과 게이트 전극이 적층된 구조를 갖는다. 상기 워드라인(106)과 상기 제1 및 제2 패드(107,108)는 절연막에 의해 전기적으로 절연된다.Examples of the substrate 100 include a silicon substrate, a silicon-on-insulator substrate, a germanium substrate, a silicon-germanium substrate, and the like. An underlying structure exists between the substrate and the conductive structure. The lower structure includes a word line 106, a first pad 107 for electrically connecting the bit line, and a second pad 108 for electrically connecting the capacitor. The word line has a structure in which a gate insulating layer pattern and a gate electrode are stacked. The word line 106 and the first and second pads 107 and 108 are electrically insulated by an insulating film.

상기 도전성 구조물(120)은 워드라인과 수직하는 방향으로 연장되고, 상기 제1 패드(107)와 전기적으로 연결되는 구조를 갖는다. 상기 도전성 구조물(120)은 비트라인으로서, 도전막 패턴(미도시)과 캡핑막 패턴(미도시)이 적층된 구조를 갖는다. 상기 도전막 패턴은 베리어 금속막 패턴과 금속막 패턴을 포함한다. 또한, 상기 도전성 구조물(120) 상에는 절연막 패턴(124)이 존재한다. 상기 절연막 패턴(124)은 실리콘 질화물 또는 실리콘 산화물을 포함한다. The conductive structure 120 extends in a direction perpendicular to the word line, and has a structure electrically connected to the first pad 107. The conductive structure 120 has a structure in which a conductive layer pattern (not shown) and a capping layer pattern (not shown) are stacked as bit lines. The conductive film pattern may include a barrier metal film pattern and a metal film pattern. In addition, an insulating film pattern 124 is present on the conductive structure 120. The insulating layer pattern 124 includes silicon nitride or silicon oxide.

일 예로서, 상기 도전성 구조물(120)의 측벽에는 스페이서(118)가 존재한다. 상기 스페이서(118)는 실리콘 질화물을 포함한다. 또한, 상기 도전성 구조물(120) 및 절연막 패턴(124)의 측면을 감사는 식각 저지막(122)을 더 포함할 수 있다. 상기 식각 저지막은 상기 도전성 구조물(120) 사이에 형성되는 콘택 플러그(140)들의 형성 공정을 수행할 경우 상기 도전성 구조물(120)이 손상되는 것을 방지하는 역할을 한다. As an example, spacers 118 are present on sidewalls of the conductive structure 120. The spacer 118 includes silicon nitride. In addition, the sidewalls of the conductive structure 120 and the insulating layer pattern 124 may further include an etch stop layer 122. The etch stop layer prevents the conductive structure 120 from being damaged when a process of forming the contact plugs 140 formed between the conductive structures 120 is performed.

상기 콘택 플러그(140)들은 상기 기판의 도전성 구조물(120)들 사이에 위치하면서 상기 기판에 형성된 제2 콘택(108)과 전기적으로 연결된다. 또한, 상기 콘택 플러그(140)들은 매트릭스 배열을 갖고, 상기 매트릭스의 홀수 번째 행에 위치하는 제1 콘택 플러그(141)들과 상기 매트릭스의 짝수 번째 행에 위치하는 제2 콘택 플러그(142)들을 포함한다. 상기 제1 콘택 플러그(141)는 각각 층간절연막 패턴(128)에 의해 전기적으로 절연되고, 상기 제2 콘택 플러그 또한 상기 층간절연막 패턴(128)에 의해 각각 전기적으로 절연된다. The contact plugs 140 are positioned between the conductive structures 120 of the substrate and are electrically connected to the second contact 108 formed on the substrate. In addition, the contact plugs 140 have a matrix arrangement, and include first contact plugs 141 positioned in odd-numbered rows of the matrix and second contact plugs 142 positioned in even-numbered rows of the matrix. do. The first contact plugs 141 are electrically insulated by the interlayer insulating film pattern 128, and the second contact plugs are also electrically insulated by the interlayer insulating film pattern 128, respectively.

특히, 상기 제1 콘택 플러그(141)들과 상기 제2 콘택 플러그(142)들은 각각 서로 다른 방향으로 확장된 일 측 상면을 갖는다. 일예로서, 제1 콘택 플러그(1)들은 상기 제1 콘택 플러그의 하부를 중심으로 상기 도전성 구조물(120)의 길이 방향 의 일 측으로 확장된 구조를 가질 경우, 상기 제2 콘택 플러그(142)들은 상기 제2콘택 플러그의 하부를 중심으로 상기 도전성 구조물(120)의 길이 방향과 반대되는 방향의 일 측으로 확장된 구조를 갖는다. 따라서 상기 제1 콘택 플러그(141)와 제2 콘택 플러그(142)는 비대칭성의 배열을 가질 수 있다.In particular, the first contact plugs 141 and the second contact plugs 142 each have an upper surface extending in different directions. For example, when the first contact plugs 1 have a structure extended to one side in the longitudinal direction of the conductive structure 120 with respect to a lower portion of the first contact plug, the second contact plugs 142 may be formed of the first contact plugs 1. It has a structure extending to one side of the direction opposite to the longitudinal direction of the conductive structure 120 around the lower portion of the second contact plug. Therefore, the first contact plug 141 and the second contact plug 142 may have an asymmetrical arrangement.

일예로서, 상기 제1 콘택 플러그들과 상기 제2 콘택 플러그들은 각각 상기 비대칭성 배열을 갖는 상기 커패시터의 배열 방향과 동일한 방향으로 확장된 일 측 상면을 갖고, 상기 제1 콘택 플러그들의 확장된 일 측 상면과 상기 제2 콘택 플러그들의 확장된 일 측 상면은 상기 커패시터들에 포함된 하부전극과 각각 오버랩 되는 것을 특징으로 한다.As an example, the first contact plugs and the second contact plugs each have one side top surface extending in the same direction as the arrangement direction of the capacitor having the asymmetrical arrangement, and one extended side of the first contact plugs. An extended upper surface of the upper surface and one side of the second contact plugs may overlap each of the lower electrodes included in the capacitors.

상기 커패시터(160)는 상기 콘택 플러그 상에 형성되어 상기 콘택 플러그와 전기적으로 연결되다. 상기 커패시터는 하부 전극, 유전막, 상부 전극을 포함하는 실린더형 구조를 갖는다. The capacitor 160 is formed on the contact plug and is electrically connected to the contact plug. The capacitor has a cylindrical structure including a lower electrode, a dielectric layer, and an upper electrode.

일 예로서, 상기 하부 전극과 상부전극은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W) 또는 텅스텐 질화물(WN)등과 같은 도전성 물질을 포함한다. 또한, 상기 유전막은 하부전극과 상부 전극 사이에 구비되며, 산화물-질화물, 산화물-질화물-산화물, 금속 산화물 등의 물질을 포함한다. For example, the lower electrode and the upper electrode may include a conductive material such as titanium (Ti), titanium nitride (TiN), tantalum (Ta), tantalum nitride (TaN), tungsten (W), or tungsten nitride (WN). . In addition, the dielectric layer is provided between the lower electrode and the upper electrode, and includes a material such as an oxide-nitride, an oxide-nitride-oxide, or a metal oxide.

상기 커패시터(160)는 이웃하는 커패시터(160)와 서로 연결되는 문제점을 방지하기 위해 비 대칭성의 배열로 배치되면서, 상기 커패시터(160)들 중에서 홀 수 번째 행에 해당하는 커패시터는 상기 제1 콘택 플러그(141)들의 제1 방향으로 확장된 일측 상면에 형성되고, 짝수 번째에 행에 해당하는 커패시터는 상기 제2 콘택 플러그(142)들의 제2 방향으로 확장된 일측 상면에 형성된다. 상기 제2 방향은 제1 방향과 반대되는 방향이다. The capacitors 160 are arranged in an asymmetrical arrangement in order to prevent a problem of being connected to the neighboring capacitors 160, and the capacitors corresponding to the odd-numbered rows of the capacitors 160 are the first contact plugs. Capacitors formed on one side surface of the second contact plugs 142 extending in the first direction of the second contact plugs 142 are formed on the upper surface of one side extended in the first direction. The second direction is a direction opposite to the first direction.

반도체 장치의 제조방법Manufacturing Method of Semiconductor Device

도 2 내지 7은 본 발명의 일 실시예에 따른 도 1에 도시된 반도체 장치의 제조방법을 나타내는 공정 단면도들이다. 도 7은 도 1의 반도체 장치를 A-A'방향으로 절단한 단면도이다.2 to 7 are cross-sectional views illustrating a method of manufacturing the semiconductor device shown in FIG. 1 according to an embodiment of the present invention. 7 is a cross-sectional view taken along the line AA ′ of the semiconductor device of FIG. 1.

도 2를 참조하면, 셸로우 트렌치 소자 분리(STI) 공정을 수행하여 반도체 기판(100) 상에 소자 분리막(102)을 형성하여 기판(100)을 액티브 영역 및 필드 영역으로 구분한다. 이어서, 열 산화법, 화학기상증착 공정 또는 원자층적층 공정으로 소자 분리막(102)이 형성된 기판(100) 상에 게이트 절연막(미도시)을 형성한다. 여기서, 상기 게이트 절연막은 실리콘 산화막(SiO2)일 수 도 있고, 상기 실리콘 산화막 보다 높은 유전율을 갖는 물질로 이루어진 박막일 수 도 있다.Referring to FIG. 2, the isolation trench 102 is formed on the semiconductor substrate 100 by performing a shallow trench isolation (STI) process to divide the substrate 100 into an active region and a field region. Subsequently, a gate insulating film (not shown) is formed on the substrate 100 on which the device isolation film 102 is formed by thermal oxidation, chemical vapor deposition, or atomic layer deposition. Here, the gate insulating film may be a silicon oxide film (SiO 2 ), or may be a thin film made of a material having a higher dielectric constant than the silicon oxide film.

상기 게이트 절연막으로 사용되는 박막을 형성하기 위한 물질로는 예컨대 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O3, Sb2O3, Sb2O5, CaO등을 예를 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다.As a material for forming a thin film used as the gate insulating film, for example, HfO 2 , ZrO 2 , Ta 2 O 5 , Y 2 O 3 , Nb 2 O 5 , Al 2 O 3 , TiO 2 , CeO 2 , In 2 O 3 , RuO 2 , MgO, SrO, B 2 O 3 , SnO 2 , PbO, PbO 2 , Pb 3 O 4 , V 2 O 3 , La 2 O 3 , Pr 2 O 3 , Sb 2 O 3 , Sb 2 O 5 , CaO, etc. are mentioned. These can be used individually or in mixture.

상기 게이트 절연막 상에 제1 도전막 및 게이트 마스크를 순차적으로 형성한다. 상기 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며, 이후 게이트 전 극으로 패터닝 된다. 한편, 상기 제1 도전막은 도핑된 폴리실리콘 및 금속 실리사이드를 포함할 수 있다.A first conductive film and a gate mask are sequentially formed on the gate insulating film. The first conductive layer is made of polysilicon doped with impurities, and is then patterned into a gate electrode. Meanwhile, the first conductive layer may include doped polysilicon and metal silicide.

이어서, 상기 게이트 마스크를 식각마스크로 이용하여 상기 제1 도전막 및 상기 게이트 절연막을 순차적으로 패터닝한다. 이에 따라, 기판(100) 상에는 각기 게이트 절연막 패턴, 게이트 전극 및 게이트 마스크를 포함하는 워드 라인(106)들이 형성된다.Subsequently, the first conductive layer and the gate insulating layer are sequentially patterned using the gate mask as an etching mask. Accordingly, word lines 106 including a gate insulating layer pattern, a gate electrode, and a gate mask are formed on the substrate 100, respectively.

이어서, 워드라인(106)들이 형성된 기판(100) 상에 실리콘 질화막을 형성한 후, 이를 이방성 식각하여 워드라인(106)들의 양 측벽에 게이트 스페이서(미도시)를 형성한다. 이후, 게이트 스페이서가 형성된 워드라인(106)들을 이온 주입 마스크로 이용하여 워드라인(106)들 사이에 노출되는 기판(100)의 표면 아래로 불순물을 이온 주입한 후, 열처리 공정을 수행함으로써 기판(100)에 소오스/드레인 영역에 해당되는 제1 콘택 영역(103) 및 제2 콘택 영역(104)을 형성한다.Subsequently, after the silicon nitride film is formed on the substrate 100 on which the word lines 106 are formed, anisotropic etching is performed to form gate spacers on both sidewalls of the word lines 106. Subsequently, by implanting impurities under the surface of the substrate 100 exposed between the word lines 106 using the word lines 106 having the gate spacers formed thereon as an ion implantation mask, the substrate may be subjected to a heat treatment process. The first contact region 103 and the second contact region 104 corresponding to the source / drain regions are formed in 100.

상기 제1 콘택 영역(103)은 제1 패드(107)가 접속되는 비트라인 콘택 영역에 해당하고, 제2 콘택 영역(104)은 제2 패드(108)가 접촉되는 커패시터 콘택 영역에 해당된다.  The first contact region 103 corresponds to a bit line contact region to which the first pad 107 is connected, and the second contact region 104 corresponds to a capacitor contact region to which the second pad 108 is in contact.

이어서, 상기 결과물을 상에 실리콘 산화물로 이루어진 절연막(110)을 형성한다. 절연막(110)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정을 수행한 후 평탄화 공정을 수행하여 형성된다.Subsequently, an insulating film 110 made of silicon oxide is formed on the resultant. The insulating film 110 is formed by performing a planarization process after performing a BPSG, PSG, SOG, PE-TEOS, USG, or HDP-CVD oxide by chemical vapor deposition, plasma enhanced chemical vapor deposition, and high density plasma chemical vapor deposition. do.

이어서, 절연막(110) 상에 제2 포토레지스트 패턴을 식각 마스크로 이용하여 절연막(110)을 부분적으로 이방성 식각함으로써, 절연막(110)을 관통하여 제1 및 제2 콘택 영역(103, 104)을 노출시키는 제1 개구를 형성한다. 이후, 상기 제1 개구에 도전성 물질을 매몰함으로서, 상기 제1 개구 내에 구비되는 자기 정렬 콘택(SAC) 패드인 제1 패드(107)와 제2 패드(108)를 형성한다.Subsequently, the insulating layer 110 is partially anisotropically etched using the second photoresist pattern as an etching mask on the insulating layer 110, thereby penetrating the insulating layer 110 to form the first and second contact regions 103 and 104. A first opening is formed to expose. Subsequently, the conductive material is buried in the first opening to form a first pad 107 and a second pad 108 which are self-aligned contact (SAC) pads provided in the first opening.

도 3을 참조하면, 상기 결과물 상에 상기 제1 패드(107)를 노출시키는 제2 개구(미도시)를 갖는 제1 층간 절연막(115)을 형성한다. 이후, 상기 제1 층간 절연막(115) 상에 제2 개구를 통해 상기 제1 패드와 전기적으로 연결된 도전성 구조물(미도시)을 형성한다. 상기 도전성 구조물은 도 1에 개시된 비트라인에 해당한다. Referring to FIG. 3, a first interlayer insulating layer 115 having a second opening (not shown) exposing the first pad 107 is formed on the resultant. Thereafter, a conductive structure (not shown) electrically connected to the first pad is formed on the first interlayer insulating layer 115 through a second opening. The conductive structure corresponds to the bit line disclosed in FIG. 1.

상기 비트라인은 베리어 금속막 패턴과 금속막 패턴이 적층된 구조를 갖도록 형성한다. 상기 비트라인 상에는 캡핑막 패턴(미도시)이 형성되어 있다. 상기 캡핑막 패턴은 실리콘 산화물 또는 실리콘 질화물을 포함한다.The bit line is formed to have a structure in which a barrier metal film pattern and a metal film pattern are stacked. A capping layer pattern (not shown) is formed on the bit line. The capping layer pattern includes silicon oxide or silicon nitride.

이어서, 상기 제1 층간절연막(115) 및 캡핑막 패턴(124)이 형성된 도전성 구조물 상에 실질적으로 균일한 두께를 갖는 식각 저지막(122)을 형성한다. 상기 식각 저지막은 실리콘 질화막을 포함한다. Subsequently, an etch stop layer 122 having a substantially uniform thickness is formed on the conductive structure on which the first interlayer insulating layer 115 and the capping layer pattern 124 are formed. The etch stop layer includes a silicon nitride layer.

도 4를 참조하면, 상기 식각 저지막(122) 상면에 제1 식각 마스크를 형성한 후 상기 제1 식각 마스크에 노출된 식각 저지막(122)과 제1 층간절연막(115)을 순차적으로 패터닝한다. 상기 패터닝으로 인해 상기 식각 저지막과 제1 층간절연막을 관통하면서, 상기 제2 패드(108)의 표면을 노출시키는 제3 개구(123)가 형성된다. 이후, 상기 제1 식각 마스크는 제거된다.Referring to FIG. 4, after forming a first etch mask on the etch stop layer 122, the etch stop layer 122 and the first interlayer insulating layer 115 exposed to the first etch mask are sequentially patterned. . Due to the patterning, a third opening 123 is formed through the etch stop layer and the first interlayer insulating layer to expose the surface of the second pad 108. Thereafter, the first etching mask is removed.

도 5를 참조하면, 상기 제3 개구가 형성된 식각 저지막(122) 상에 실리콘 산 화물로 이루어진 제2 층간 절연막(128)을 형성한다. 이어서, 상기 제2 층간 절연막(128) 상에 도 1에 도시된 제1 콘택 플러그(141) 및 제2 콘택 플러그(142)의 형성 영역을 정의하는 제2 식각 마스크(미도시)를 형성한다. Referring to FIG. 5, a second interlayer insulating layer 128 made of silicon oxide is formed on the etch stop layer 122 having the third opening. Subsequently, a second etching mask (not shown) defining a region for forming the first contact plug 141 and the second contact plug 142 illustrated in FIG. 1 is formed on the second interlayer insulating layer 128.

이어서, 상기 제2 식각마스크에 노출된 제2 층간 절연막을 식각하여 상기 제1 층간절연막의 제3 개구를 노출시키는 콘택홀(129)들을 형성한다. 상기 콘택홀(129)들은 상기 제1 콘택 플러그가 형성되는 제1 콘택홀과 상기 제2 콘택 플러그가 형성되는 제2 콘택홀을 포함한다. 일 예로서, 상기 제1 콘택홀은 상기 제3 개구를 중심으로 제1 방향으로 입구가 확장된 구조를 갖고, 상기 제2 콘택홀은 제3 개구를 중심으로 제1 방향과 반대방향인 제2 방향으로 입구가 확장된 구조를 갖는다. 여기서, 도 5에 도시된 콘택홀은 제1 콘택 플러그가 형성되는 제1 콘택홀에 해당된다. 이후, 제2 식각 마스크는 상기 제2 층간절연막으로 부터 제거된다. Subsequently, the second interlayer insulating layer exposed to the second etching mask is etched to form contact holes 129 exposing the third openings of the first interlayer insulating layer. The contact holes 129 may include a first contact hole in which the first contact plug is formed and a second contact hole in which the second contact plug is formed. As an example, the first contact hole has a structure in which an inlet is extended in a first direction about the third opening, and the second contact hole is a second direction opposite to the first direction about the third opening. It has a structure in which the inlet is extended in the direction. Here, the contact hole illustrated in FIG. 5 corresponds to the first contact hole in which the first contact plug is formed. Thereafter, the second etching mask is removed from the second interlayer insulating film.

도 6을 참조하면, 상기 제2 층간절연막 상에 제3 개구 및 콘택홀 내에 도전 물질이 충분하게 매립되도록 도전물질을 증착함 후 상기 제2 층간절연막 상면을 노출될 때까지 평탄화 공정을 수행하다. Referring to FIG. 6, a planarization process is performed until the upper surface of the second interlayer insulating film is exposed after depositing the conductive material so as to sufficiently fill the conductive material in the third opening and the contact hole on the second interlayer insulating film.

그 결과 상기 콘택홀 내에는 커패시터와 오버랩 마진이 높은 콘택 플러그(141)가 형성된다. 상기 콘택 플러그는 도 1에 도시된 바와 같이 홀수 번째 행에 위치하는 제1 콘택 플러그(141)들과 짝수 번째 행에 위치하는 제2 콘택 플러그(142)들을 포함한다. 상기 제1 콘택 플러그(141)들과 상기 제2 콘택 플러그(142)들은 각각 서로 다른 방향으로 확장된 일 측 상면을 갖는 것을 특징으로 한다.As a result, a contact plug 141 having a high overlap margin with a capacitor is formed in the contact hole. The contact plug includes first contact plugs 141 located in odd-numbered rows and second contact plugs 142 located in even-numbered rows as shown in FIG. 1. The first contact plugs 141 and the second contact plugs 142 may each have an upper surface extending in different directions.

일 예로서, 상기 제1 콘택 플러그(141)들과 상기 제2 콘택 플러그(142)들은 각각 상기 비대칭성 배열을 갖는 커패시터의 배열 방향과 동일한 방향으로 확장된 일 측 상면을 갖고, 상기 제1 콘택 플러그(141)들의 확장된 일 측 상면과 상기 제2 콘택 플러그(142)들의 확장된 일 측 상면은 상기 커패시터들에 포함된 하부전극과 각각 오버랩 되는 것을 특징으로 한다. As an example, each of the first contact plugs 141 and the second contact plugs 142 may have one side upper surface extending in the same direction as an arrangement direction of a capacitor having the asymmetrical arrangement, and the first contact The extended one side upper surface of the plugs 141 and the extended one side upper surface of the second contact plugs 142 overlap each of the lower electrodes included in the capacitors.

도 7을 참조하면, 상기 콘택 플러그(141) 상면의 소정 영역과 접하는 실린더형의 커패시터(160)를 형성한다. 여기서, 상기 실린더형의 커패시터(160)는 상기 콘택 플러그(141)의 상면의 일 측이 확장된 구조를 갖기 때문에 상기 실린더형의 커패시터(160)는 비대칭성 방향을 갖는 사선 방향으로 배치할 수 있다. 상기 커패시터는 실린더형 하부전극과 하부전극 상에 형성된 유전막 및 유전막 상에 형성된 상부전극을 순차적으로 적층하여 형성할 할 수 있다.Referring to FIG. 7, a cylindrical capacitor 160 in contact with a predetermined region of an upper surface of the contact plug 141 is formed. Here, since the cylindrical capacitor 160 has a structure in which one side of the upper surface of the contact plug 141 is extended, the cylindrical capacitor 160 may be disposed in an oblique direction having an asymmetrical direction. . The capacitor may be formed by sequentially stacking a cylindrical lower electrode, a dielectric film formed on the lower electrode, and an upper electrode formed on the dielectric film.

상술한 바와 같이 본 발명에 의하면, 비대칭성 배열을 갖는 커패시터의 배열 방향으로 확장된 일 측 상면을 갖는 콘택 플러그를 포함하는 반도체 장치는 상기 콘택 플러그와 상기 실린더형 커패시터의 하부전극의 오버랩 마진을 약 2/3이상 향상시킬 수 있다. 이에 따라, 상기 콘택 플러그와 하부건극간의 전기적 저항을 최소화 할 수 있다. As described above, according to the present invention, a semiconductor device including a contact plug having one side upper surface extended in an arrangement direction of a capacitor having an asymmetrical arrangement reduces the overlap margin between the contact plug and the lower electrode of the cylindrical capacitor. 2/3 or more can be improved. Accordingly, electrical resistance between the contact plug and the lower electrode may be minimized.

또한, 상기 콘택 플러그가 양측방향으로 확장된 것이 아닌 커패시터와 접촉되는 부분에 해당하는 콘택 플러그가 한 방향으로 확장된 구조를 갖기 때문에 콘택 플러그들 간에 서로 브리지 되는 현상을 방지할 수 있다. In addition, since the contact plug corresponding to the portion in contact with the capacitor is not extended in both directions, but the contact plug has an extended structure in one direction, it is possible to prevent the contact plugs from being bridged to each other.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해 당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be able to vary the present invention without departing from the spirit and scope of the invention described in the claims below. It will be appreciated that modifications and variations can be made.

Claims (7)

기판 상에 형성된 도전성 구조물들;Conductive structures formed on the substrate; 상기 기판의 도전성 구조물들 사이에 위치하면서 매트릭스 방향으로 배열된 콘택 플러그들; 및Contact plugs arranged in a matrix direction between the conductive structures of the substrate; And 상기 콘택 플러그들과 전기적으로 연결된 커패시터를 포함하되,A capacitor electrically connected to the contact plugs, 상기 콘택 플러그들은 홀수 번째 행에 위치하는 제1 콘택 플러그들과 짝수 번째 행에 위치하는 제2 콘택 플러그들을 포함하며, 상기 제1 콘택 플러그들과 상기 제2 콘택 플러그들은 각각 서로 다른 방향으로 확장된 일 측 상면을 갖는 것을 특징으로 하는 반도체 장치.The contact plugs may include first contact plugs positioned in odd-numbered rows and second contact plugs positioned in even-numbered rows, and the first contact plugs and the second contact plugs may extend in different directions, respectively. A semiconductor device having one side upper surface. 제1항에 있어서, 상기 도전성 구조물은 비트라인을 포함하는 것을 특징으로 하는 반도체 장치. The semiconductor device of claim 1, wherein the conductive structure comprises a bit line. 제1항에 있어서, 제1 콘택 플러그들과 상기 제2 콘택 플러그들 사이에는 절연성 패턴이 위치하는 것을 특징으로 하는 반도체 장치. The semiconductor device of claim 1, wherein an insulating pattern is disposed between the first contact plugs and the second contact plugs. 제1항에 있어서, 상기 제1 콘택 플러그들의 확장된 일 측 상면과 상기 제2 콘택 플러그들의 확장된 일 측 상면은 상기 커패시터들에 포함된 하부전극과 각각 중첩되는 것을 특징으로 하는 반도체 장치.The semiconductor device of claim 1, wherein the extended one upper surface of the first contact plugs and the extended one upper surface of the second contact plugs overlap the lower electrodes included in the capacitors, respectively. 제1항에 있어서, 상기 제1 콘택 플러그들과 상기 제2 콘택 플러그들은 비대칭 방향으로 배열되는 것을 특징으로 하는 반도체 장치.The semiconductor device of claim 1, wherein the first contact plugs and the second contact plugs are arranged in an asymmetrical direction. 기판 상에 형성된 도전성 구조물들을 형성하는 단계;Forming conductive structures formed on the substrate; 상기 기판의 게이트 구조물들 사이에 위치하고, 홀수 번째 행에 해당하는 제1 콘택 플러그들과 짝수 번째 행에 해당하는 제2 콘택 플러그들을 포함하는 콘택 플러그들을 형성하는 단계; 및Forming contact plugs between the gate structures of the substrate, the contact plugs including first contact plugs corresponding to odd-numbered rows and second contact plugs corresponding to even-numbered rows; And 상기 콘택 플러그들과 전기적으로 연결된 커패시터를 형성하는 단계를 포함하되, Forming a capacitor electrically connected with the contact plugs; 상기 제1 콘택 플러그들과 상기 제2 콘택 플러그들은 각각 서로 다른 방향으로 확장된 일 측 상면을 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법. And the first contact plugs and the second contact plugs each have a top surface extending in different directions. 제6항에 있어서, 상기 콘택 플러그을 형성하는 단계는,The method of claim 6, wherein the forming of the contact plug comprises: 상기 도전성 구조물들 사이에 존재하는 층간절연막을 형성하는 단계;Forming an interlayer insulating film between the conductive structures; 상기 층간절연막을 패터닝하여 제1 콘택홀들과 제2 콘택홀들을 포함하는 콘택홀을 형성하는 단계;Patterning the interlayer insulating layer to form a contact hole including first contact holes and second contact holes; 상기 콘택홀을 충분하게 매립하는 도전막을 형성하는 단계; 및 Forming a conductive film to sufficiently fill the contact hole; And 상기 도전막의 상부를 연마하여 콘택 플러그를 형성하는 단계를 포함하되,Comprising the step of grinding the upper portion of the conductive film to form a contact plug, 상기 제1 콘택홀들과 상기 제2 콘택홀들은 각각 서로 다른 방향으로 확장된 입구를 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.And the first contact holes and the second contact holes are formed to have inlets extending in different directions, respectively.
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KR20170008925A (en) * 2015-07-14 2017-01-25 삼성전자주식회사 Semiconductor device

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