KR20080090199A - Multi stacking package and method of manufacturing the same - Google Patents
Multi stacking package and method of manufacturing the same Download PDFInfo
- Publication number
- KR20080090199A KR20080090199A KR1020070033425A KR20070033425A KR20080090199A KR 20080090199 A KR20080090199 A KR 20080090199A KR 1020070033425 A KR1020070033425 A KR 1020070033425A KR 20070033425 A KR20070033425 A KR 20070033425A KR 20080090199 A KR20080090199 A KR 20080090199A
- Authority
- KR
- South Korea
- Prior art keywords
- package
- mounting board
- die
- pad
- packages
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Abstract
Description
도 1은 본 발명의 일 실시예에 따른 멀티 스택 패키지를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a multi-stack package according to an embodiment of the present invention.
도 2는 본 발명의 다른 실시예에 따른 멀티 스택 패키지를 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating a multi-stack package according to another embodiment of the present invention.
도 3 내지 도 6은 도 1에 도시한 멀티 스택 패키지의 제조 방법을 설명하기 위한 단면도들이다.3 to 6 are cross-sectional views illustrating a method of manufacturing the multi-stack package shown in FIG. 1.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
100, 200:멀티 스택 패키지 105, 205:실장 보드100, 200:
110, 210:제1 패키지 111, 211: 제1 기판110, 210:
115, 215 : 제1 칩 117, 217: 제1 보호 부재115, 215:
120, 220:제2 패키지 121, 221 : 제2 기판120, 220:
125, 225 : 제2 칩 127, 227 : 제2 보호 부재125, 225:
122:제1 기판 124:제1 반도체 칩122: first substrate 124: first semiconductor chip
126:제1 도전볼 128:제1 보호 부재126: First conductive ball 128: First protective member
140:실딩 부재 150:몰딩 부재140: shielding member 150: molding member
본 발명은 멀티 스택 패키지 및 이의 제조 방법에 관한 것이다. 보다 구체적으로는, 반도체 패키지들이 물리적 및 전기적으로 연결되게 수직방향으로 적층된 멀티 스택 패키지 및 이의 제조 방법에 관한 것이다.The present invention relates to a multi stack package and a method of manufacturing the same. More specifically, the present invention relates to a multi-stack package and a method of manufacturing the semiconductor packages vertically stacked to be physically and electrically connected.
일반적으로, 반도체 장치(semiconductor device)는 실리콘 기판(silicon substrate) 상에 집적 회로(integrated circuit)가 형성된 반도체 칩(semiconductor chip)을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하여 소팅(sorting)하는 EDS(electrically die sorting) 공정 및 반도체 칩을 보호하기 위한 패키징 공정에 의하여 제조된다.In general, a semiconductor device is a semiconductor chip manufacturing process for manufacturing a semiconductor chip in which an integrated circuit is formed on a silicon substrate, and the semiconductor chip is electrically inspected and sorted. ) Is manufactured by an electrically die sorting (EDS) process and a packaging process to protect the semiconductor chip.
현재 반도체 장치는 고성능 및 고집적화를 목적으로 개발되고 있다. 고성능 및 고집적된 반도체 장치를 제조하기 위해서는, 패키징 기술의 뒷받침이 무엇보다 중요하다. 이는, 패키징 기술에 따라서, 반도체 장치의 크기, 열방출 능력, 전기적 수행 능력, 신뢰성, 가격 등이 크게 변하기 때문이다. Currently, semiconductor devices are being developed for the purpose of high performance and high integration. To manufacture high performance and highly integrated semiconductor devices, the backing of the packaging technology is of paramount importance. This is because the size, heat dissipation capability, electrical performance, reliability, price, and the like of the semiconductor device greatly change depending on the packaging technology.
패키징 기술은 에스아이피(single inline package, SIP), 디아이피(dual inline package, DIP), 큐에프피(quad flat package, QFP), 비지에이(ball grid array, BGA) 순으로 발전되어 왔다. 최근에는, 단위체적당 실장 효율을 높이기 위하여, 씨에스피(chip scale package, CSP), 엠씨피(multi chip package, MCP), 에스씨에스피(stacked CSP, SCSP), 더블유엘씨에스피(wafer level CSP, WLCSP) 등과 같은 패키징 기술도 개발되었다. 나아가 기판 상에 반도체 칩들이 제조된 상태에서 다이본딩, 몰딩, 트리밍, 마킹 등의 일련의 조립 공정을 수행한 다음, 상기 기판을 절단하여 바로 반도체 장치를 생산하는 더블유엘피(wafer level package, WLP)도 개발되었다.Packaging technologies have been developed in the order of single inline package (SIP), dual inline package (DIP), quad flat package (QFP), and ball grid array (BGA). Recently, in order to increase the mounting efficiency per unit volume, chip scale package (CSP), multi chip package (MCP), stacked CSP (SCSP), double level CSP (wafer level CSP, WLCSP) Packaging technologies have been developed. Furthermore, a wafer level package (WLP) that performs a series of assembly processes such as die bonding, molding, trimming, marking, etc. in a state in which semiconductor chips are manufactured on a substrate, and then cuts the substrate to produce a semiconductor device. Also developed.
최근의 패키징 기술 중의 하나로서, 최근의 패키징 기술 중의 하나로서, 피아이피(package in package, PIP) 기술이 있다. 일반적인 피아이피 기술에 따르면, 실장 보드 상에 제1 다이를 실장한 후, 제1 다이를 포함하는 실장 보드 상에 양품 패키지를 적층한 후, 상기 양품 패키지를 실장 보드 상의 패드와 연결시킨다. 이후, 제1 다이 및 양품 패키지를 덮도록 상기 실장 보드 상에 몰딩 부재를 형성하여 반도체 패키지를 완성한다. 하지만, 상기 제1 다이에 불량이 발생할 경우, 전체 반도체 패키지에 불량이 발생할 수 있다. 따라서, 반도체 패키지의 제조 공정의 생산성이 감소한다. As one of the recent packaging technologies, one of the recent packaging technologies is a package in package (PIP) technology. According to a general PIP technology, after mounting a first die on a mounting board, laminating a good package on a mounting board including the first die, and connecting the good package with the pad on the mounting board. Thereafter, a molding member is formed on the mounting board to cover the first die and the good package, thereby completing the semiconductor package. However, when a failure occurs in the first die, a failure may occur in the entire semiconductor package. Therefore, the productivity of the manufacturing process of the semiconductor package is reduced.
본 발명은 전술한 종래 기술의 문제점들을 해소하고자 안출된 것으로서 본 발명의 일 목적은 생산 효율을 향상시킬 수 있는 멀티 스택 패키지를 제공하는 것이다. SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems of the prior art, and an object of the present invention is to provide a multi-stack package capable of improving production efficiency.
또한, 본 발명의 다른 목적은 상기 멀티 스택 패키지의 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a method for manufacturing the multi-stack package.
상술한 본 발명의 일 목적을 달성하기 위하여 본 발명의 일 관점에 따른 멀 티 스택 패키지는 제1 및 제2 패드들이 형성된 실장 보드, 상기 실장 보드 상에 배치되며, 상기 제1 패드와 전기적으로 연결된 제1 다이를 구비하고 양품으로 판정된 제1 패키지, 상기 제1 패키지 상에 역전되어 배치되며, 상기 제2 패드와 전기적으로 연결된 제2 다이를 구비하고, 양품으로 판정된 제2 패키지 및 상기 실장 보드 상에 상기 제1 패키지와 상기 제2 패키지를 전체적으로 몰딩하는 몰딩 부재를 포함한다.In order to achieve the above object of the present invention, a multi-stack package according to an aspect of the present invention is disposed on the mounting board on which the first and second pads are formed, and is electrically connected to the first pad. A first package having a first die and determined to be good, a second package disposed to be inverted on the first package and electrically connected to the second pad, the second package and being mounted as good And a molding member for molding the first package and the second package as a whole on a board.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 다이들은 상기 제1 및 제2 패드들에 와이어 본딩으로 연결될 수 있다. 또한, 상기 몰딩 부재는 상기 실장 보드의 측면을 덮을 수 있다. 한편, 상기 제1 패키지는 볼-그리드-어레이(BGA) 또는 리드 프레임 방식일 수 있다. 또한, 상기 제2 패키지는 볼-그리드-어레이(BGA) 또는 리드 프레임 방식일 수 있다.In one embodiment of the present invention, the first and second dies may be connected by wire bonding to the first and second pads. In addition, the molding member may cover the side surface of the mounting board. The first package may be a ball grid array (BGA) or a lead frame method. In addition, the second package may be a ball-grid array (BGA) or a lead frame method.
상술한 본 발명의 다른 목적을 달성하기 위하여 본 발명의 다른 관점에 멀티 스택 패키지의 제조 방법에 따르면, 제1 패드 및 제2 패드가 형성된 실장 보드 상에 상기 제1 패드와 전기적으로 연결된 제1 다이를 구비하고 양품으로 판정된 제1 패키지를 형성한 후, 상기 제1 패키지 상부에 상기 제2 패드와 전기적으로 연결된 제2 다이를 구비하고 양품으로 판정된 제2 패키지를 역전되어 적층한다. 이후, 상기 실장 보드 상에 몰딩 부재를 이용하여 상기 제1 패키지와 상기 제2 패키지를 전체적으로 몰딩한다.According to another aspect of the present invention, in order to achieve the above object of the present invention, a method for manufacturing a multi-stack package includes: a first die electrically connected to the first pad on a mounting board on which a first pad and a second pad are formed; After forming a first package determined to be good quality, and having a second die electrically connected to the second pad on the first package, the second package determined to be good is inverted and stacked. Thereafter, the first package and the second package are molded as a whole by using a molding member on the mounting board.
여기서, 상기 제1 패키지는 상기 실장 보드 상에 제1 다이를 와이어 본딩 방식으로 상기 제1 패드에 연결한 후, 상기 제1 다이를 봉지하고, 상기 제1 다이를 테스트함으로써, 상기 실장 보드 상에 형성된다.Here, after the first package is connected to the first pad by a wire bonding method on the mounting board, the first die is encapsulated and the first die is tested so that the first die is mounted on the mounting board. Is formed.
본 발명의 일 실시예에 따르면, 상기 제1 패키지와 상기 제2 패키지를 전체적으로 몰딩하는 단계는, 상기 실장 기판의 하면에 베이스 필름을 형성한 후, 상기 베이스 필름 상에 상기 제1 및 제2 패키지들을 덮는 몰딩 부재를 형성함으로써 수행될 수 있다.According to an embodiment of the present disclosure, the molding of the first package and the second package as a whole may include forming a base film on a bottom surface of the mounting substrate and then forming the first and second packages on the base film. It can be carried out by forming a molding member covering the teeth.
본 발명의 일 실시예에 따른 멀티 스택 패키징의 제조 방법은 상기 실장 보드의 하면에 볼 그리드 어레이를 형성하는 단계를 더 포함할 수 있다.The method of manufacturing a multi-stack packaging according to an embodiment of the present invention may further include forming a ball grid array on a bottom surface of the mounting board.
본 발명에 따르면, 제1 다이를 패키징한 후 테스트를 수행하여 양품을 판정한 후 제2 패키지를 적층함으로써, 멀티 스택 패키지의 생산성이 개선될 수 있다.According to the present invention, the productivity of a multi-stack package can be improved by packaging a first die and then performing a test to determine good quality and then stacking a second package.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 칩 적층 패키지 및 그 제조 방법에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. Hereinafter, with reference to the accompanying drawings will be described in detail a chip stack package and a manufacturing method according to an embodiment of the present invention. As the inventive concept allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the text. However, this is not intended to limit the present invention to the specific disclosed form, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. In describing the drawings, similar reference numerals are used for similar elements. In the accompanying drawings, the dimensions of the structures are shown in an enlarged scale than actual for clarity of the invention.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, action, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, parts, or combinations thereof.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.
도 1은 본 발명의 일 실시예에 따른 멀티 스택 패키지를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a multi-stack package according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 일 실시예에 따른 멀티 스택 패키지(100)는 실장 보드(105), 제1 패키지(110), 제2 패키지(120) 및 몰딩 부재(150)를 포함한다. Referring to FIG. 1, a
실장 보드(105)는 일종의 인쇄 회로 기판일 수 있다. 실장 보드(105)는 제1 및 제2 패키지(110, 120)에 파워를 공급하고, 제1 및 제2 패키지(110, 120)로 신호를 입력하며, 또한, 제1 및 제2 패키지(110, 120)로부터 신호를 출력 받는다. 즉, 실장 보드(105)와 제1 및 제2 패키지(110, 120)는 전기적으로 연결된다.The
실장 보드(105) 상에는 제1 패드(101) 및 제2 패드(103)가 형성된다. 제1 패드(101)를 통하여 실장 보드(105)는 제1 패키지(110)와 전기적으로 연결되고, 제2 패드(103)를 통하여 실장 보드(105)는 제2 패드(120)와 전기적으로 연결된다. The
제1 패키지(110)는 실장 보드(105) 상에 실장된다. 제1 패키지(110)는 소정의 기준으로 테스트되어 양품으로 판정된 노운 굿 패키지(known good package; KGP)를 포함한다. 단위 칩 단위가 아니라 패키지 단위로 실장 보드(105) 상에 배치됨으로써 칩 단위를 취급하는 동안 발생할 수 있는 불량이 억제될 수 있다. 나아가, 소정의 기준으로 패키지를 먼저 테스트하여 양품 패키지를 선별하여 양품 패키지를 실장 보드(105) 상에 실장함으로써 멀티 스택 패키지(100)의 생산성이 향상될 수 있다.The
제1 패키지(110)는 제1 기판(111), 제1 다이(115) 및 제1 보호 부재(117)를 포함한다.The
제1 기판(111)은 전체적으로 사각 형상을 갖는다. 제1 기판(111)에는 외부로부터 신호를 입력받거나, 외부로 신호를 출력하기 위한 제1 회로(미도시)들이 형성된다. 예를 들어, 제1 기판(111)은 인쇄 회로 기판(printed circuit board, PCB)일 수 있다.The
제1 다이(115)는 제1 기판(111) 상에 배치된다. 제1 다이(115)는 상기 제1 회로와 제1 패드(101)를 통하여 전기적으로 연결된다. 제1 다이(115)는 제1 기판(111) 상에는 복수로 배치될 수 있다. 또한, 제1 다이(115)는 제1 기판(111)의 상면 또는 하면에 배치될 수 있다.The
제1 기판(111) 상에는 제1 다이(115)를 둘러싸는 제1 보호 부재(117)가 형성된다. 제1 보호 부재(117)는 에폭시 수지로 이루어질 수 있다. 제1 보호 부재(117)는 외부로 노출되는 제1 다이(115)를 외부 충격으로부터 보호할 뿐만 아니라, 제1 기판(111)에 대한 제1 다이(115)의 위치를 고정한다.The
제1 와이어(131)는 제1 패키지(110)를 제1 패드(101)를 상호 연결시킨다. 따라서, 제1 패키지(110)는 실장 기판(105)과 전기적으로 연결된다. 제1 패키지(110)은 제1 와이어(131)를 통하여 신호를 입력받거나 외부로 신호를 출력한다.The
본 발명의 일 실시예에 있어서, 제1 패키지(110)는 볼-그리드-어레이(ball gird array; BGA)방식일 수 있다. 본 발명의 다른 실시예에 있어서, 제1 패키지(110)는 리드 프레임 방식(lead frame) 방식일 수 있다.In one embodiment of the present invention, the
제2 패키지(120)는 제1 패키지(110) 상에 반전된 상태로 적층된다. 제1 패키지(110)의 제1 보호 부재(117)가 제2 패키지(120)의 제2 보호 부재(127)와 상호 마주보도록 배치된다. 따라서, 제2 기판(121)의 하면이 노출됨으로써, 제2 기판(121)의 하면에 형성된 도전 패턴(미도시)이 노출된다. 상기 노출된 도전 패턴은 와이어 본딩 방식으로 실장 보드(105)에 실장된다. 따라서, 제2 기판(121) 상에 제2 다이(125)의 실장 위치에 인접하여 별도의 도전 패턴을 형성할 경우와 비교할 때 본 발명에 다른 제2 기판(121)은 상대적으로 좁은 면적을 가질 수 있다. 결과적으로 제1 및 제2 패키지들(110, 120)을 포함하는 멀티 스택 패키지(100)의 소형화 구현이 가능하게 된다. 제2 패키지(120)는 소정의 기준으로 테스트되어 양품으로 판정된 노운 굿 패키지(known good package)에 해당할 수 있다. 따라서, 실장 보드(105) 상에 제2 패키지(120)를 실장하기 전, 제2 패키지(210)를 테스트한다. 이후, 양품으로 판정된 제2 패키지(120)를 실장 보드(205) 상에 실장함으로써, 멀티 스택 패키지 전체의 생산 효율이 증가할 수 있다.The
제2 패키지(120)는 제2 기판(121), 제2 다이(125) 및 제2 보호 부재(127)를 포함한다. The
제2 기판(121)은 전체적으로 사각 형상을 갖는다. 제2 기판(121)에는 외부로부터 신호를 입력받거나, 외부로 신호를 출력하기 위한 제2 회로(미도시)들이 형성된다. 제2 기판(121)은 인쇄 회로 기판일 수 있다. 제2 기판(121)은 제1 기판(111)과 동일한 크기 및 동일한 열팽창 개수를 가질 수 있고, 서로 다른 크기를 가질 수 있다.The
제2 다이(125)는 제2 기판(121) 상에 배치된다. 제2 다이(125)는 상기 제2 회로와 전기적으로 연결된다. 제2 다이(125)는 제2 기판(121) 상에 복수로 배치될 수 있다. The
제2 기판(121) 상에는 제2 다이(125)를 둘러싸는 제2 보호 부재(127)가 형성된다. 제2 보호 부재(127)는 제2 다이(125)를 외부 충격으로부터 보호할 뿐만 아니라, 제2 기판(121)에 대한 제2 다이(125)의 위치를 고정한다. A second
본 발명의 일 실시예에 있어서, 제2 패키지(120)는 볼-그리드-어레이(ball gird array; BGA)방식일 수 있다. 본 발명의 다른 실시예에 있어서, 제2 패키지(120)는 리드 프레임 방식(lead frame) 방식일 수 있다.In one embodiment of the present invention, the
본 실시예에서는, 제2 다이(125)가 제1 다이(115)와 상이한 형상을 갖지만, 이로써 본 발명이 제한되는 것은 아님을 밝혀둔다.In the present embodiment, the
제2 와이어(133)는 제2 다이(125)를 제2 기판(121)을 상호 연결시킨다. 따라서 제2 패키지(110)는 제2 기판(121)과 전기적으로 연결된다. 제2 다이(125)는 제1 와이어(133)를 통하여 신호를 입력받거나 외부로 신호를 출력한다.The
제1 및 제2 패키지들(110,120)은 전기적으로 연결된다. 보다 자세하게는, 제1 패키지(110)는 제1 와이어(131)에 의하여 제1 패드(101)와 전기적으로 연결된다. 제2 패키지(120)는 제3 와이어(135)의 제2 패드(103)와 전기적으로 연된다. 이 결과, 제1 및 제2 패키지들(110,120)이 전기적으로 연결된다.The first and
제1 및 제2 패키지들(110,120) 신호를 서로 주고받으며 소정의 기능을 수행하게 된다. 제1 및 제2 패키지들(110,120)의 원활한 상호작용을 위해서는, 제1 및 제2 패키지들(110,120)이 물리적 및 전기적으로 견고하게 결합되어야 한다.The first and
몰딩 부재(150)는 실장 보드(105) 상에 제1 및 제2 패키지들(110, 120)을 덮도록 배치된다. 몰딩 부재(150)는, 예를 들면, 에폭시 봉지재(epoxy molding compound)를 포함할 수 있다. 몰딩 부재(150)는 제1 및 제2 패키지들(110, 120)을 외부로부터의 물리적 또는 전기적 충격으로 보호하고, 제1 및 제2 패키지들(110, 120)을 실장 보드(105)에 고정시킨다.The
본 발명의 일 실시예에 있어서, 멀티 스택 패키지(100)는 제1 및 제2 패키지(110, 120) 사이에 개재된 실딩 부재(140)를 더 포함할 수 있다. 실딩 부재(140)는 제1 및 제2 패키지들(110, 120)사이의 발생할 수 있는 전자파를 차단한다. 따라서, 제1 및 제2 패키지들(110, 120)사이의 간섭에 의한 오동작이 억제된다.In one embodiment of the present invention, the
본 실시예에서는, 두개의 패키지들(110,120)이 적층된 멀티 스택 패키지(100)에 대하여 설명하였다. 하지만, 당업자라면 셋 이상의 패키지들이 적층된 멀티 스택 패키지(100)에도 본 발명을 용이하게 적용할 수 있을 것이다.In the present embodiment, the
본 발명에 따르면, 양품으로 판정된 제1 및 제2 패키지들(110, 120)을 실장 보드(105) 상에 적층함으로써 멀티 스택 패키지의 생산성이 개선될 수 있다. 또한, 제2 패키지(120)가 역전되어 제1 패키지(110) 상에 배치됨으로써 제2 기판(121)의 하면이 노출되고 노출된 제2 기판의 하면에 형성된 도전 패턴을 통하여 실장 보드(105)의 제2 패드(103)와 전기적으로 연결됨으로써, 제2 기판의 크기가 감소하여 전체적인 멀티 스택 패키지가 소형화 될 수 있다.According to the present invention, the productivity of the multi-stack package can be improved by stacking the first and
도 2는 본 발명의 다른 실시예에 따른 멀티 스택 패키지를 설명하기 위한 단면도이다. 본 발명의 다른 실시예에 따른 멀티 스택 패키지는 도 1을 참조로 상술한 멀티 스택 패키지를 구성하는 부재들과 몰딩 부재를 제외하고 실질적으로 동일한 구성 부재를 포함하므로 동일한 부재에 대한 상세한 설명은 생략하기로 한다.2 is a cross-sectional view illustrating a multi-stack package according to another embodiment of the present invention. Since the multi-stack package according to another embodiment of the present invention includes substantially the same members except the molding members and the members constituting the multi-stack package described above with reference to FIG. 1, detailed descriptions of the same members will be omitted. Shall be.
도 2를 참조하면, 본 발명의 일 실시예에 따른 멀티 스택 패키지(100)는, 실장 보드(105), 제1 패키지(110), 제2 패키지(120) 및 몰딩 부재(150)를 포함한다. Referring to FIG. 2, the
실장 보드(105)는 일종의 인쇄 회로 기판일 수 있다. 실장 보드(105)는 패키 지(100)에 파워를 공급하고, 멀티 스택 패키지(100)로 신호를 입력하며, 또한, 멀티 스택 패키지(100)로부터 신호를 출력 받는다. 즉, 실장 보드(101)와 제1 및 제2 패키지들(110, 120)은 전기적으로 연결된다.The mounting
실장 보드(101)에는 제1 및 제2 패드들(103, 105)이 형성된다. 제1 및 제2 패드들(103, 105)과는 제1 및 제2 패키지들(110, 120)에 포함된 제1 및 제2 다이들(115, 125)과 상호 전기적으로 연결된다. 실장 보드(105)의 하면에는 복수의 도전볼들(160)이 형성될 수 있다. 도전볼들(160)을 통하여 멀티 스택 패키지(100)가 외부 소자와 전기적으로 연결될 수 있다.First and
제1 패키지(110)는 제1 기판(111), 제1 다이(115) 및 제1 보호 부재(117)를 포함한다. 제2 패키지(120)는 제2 기판(121), 제2 다이(125) 및 제2 보호 부재(127)를 포함한다.The
몰딩 부재(150)는 실장 보드(105) 상에 제1 및 제2 패키지들(110, 120)을 덮도록 배치된다. 또한, 몰딩 부재(150)는 실장 보드(105)의 측면까지 감싸도록 배치된다. 따라서, 몰딩 부재(150)몰딩 부재(150)는, 예를 들면, 에폭시 봉지재(epoxy molding compound)를 포함할 수 있다. 몰딩 부재(150)는 제1 및 제2 패키지들(110, 120), 특히 측부를 외부로부터의 물리적 또는 전기적 충격으로 보호하고, 제1 및 제2 패키지들(110, 120)을 실장 보드(105)에 고정시킨다.The
도 3 내지 도 6은, 본 발명의 일 실시예에 따라 도 1에 도시한 멀티 스택 패키지의 제조 방법을 설명하기 위한 단면도들이다.3 to 6 are cross-sectional views illustrating a method of manufacturing the multi-stack package shown in FIG. 1 according to an embodiment of the present invention.
도 3을 참조하면, 제1 패드(201) 및 제2 패드(203)가 형성된 실장 보드(205) 를 준비한다. 한편, 제1 기판(211) 상에 형성된 제1 다이(215)를 실장 보드(205) 상에 배치한다. 본 발명의 일 실시예에 있어서, 복수의 제1 다이(215)들이 실장 보드(205) 상에 실장될 수 있다. 따라서, 반도체 패키지의 생산 효율이 증대될 수 있다.Referring to FIG. 3, a mounting
이어서, 제1 다이(215)와 실장 보드(205)를 상호 전기적으로 연결시킨다. 예를 들면, 제1 다이(215)와 실장 보드(205)는 와이어 본딩 방식으로 연결된다. 이때, 제1 다이(215)는 제1 와이어(231)를 이용하여 실장 보드(205) 상에 형성된 제1 패드(201)와 상호 기계적/전기적으로 연결될 수 있다.Subsequently, the
도 4를 참조하면, 제1 다이(215)를 덮도록 실장 보드(205) 상에 제1 보호 부재(217)를 형성한다. 결과적으로 제1 기판(211), 제1 다이(215) 및 제1 보호 부재(217)를 포함하는 제1 패키지(210)가 실장 보드(205) 상에 형성된다. 복수의 제1 다이(215)들이 실장 보드(205)상에 실장될 경우, 복수의 제1 패키지(210)들이 실장 보드(205) 상에 형성되고, 이후 제1 패키지(210)들이 개별화된다.Referring to FIG. 4, a first
이어서, 제1 패키지(210)를 소정의 기준으로 테스트를 수행하여 양품 여부를 판정한다. 따라서 후속하는 제2 패키지(220)를 적층하기 전 제1 패키지(210)에 대한 테스트를 수행함으로써 멀티 스택 패키지(200)의 생산성이 개선될 수 있다.Subsequently, a test is performed on the
도 5를 참조하면, 제2 패키지(220)를 준비한다. 제2 패키지(220)는 제2 기판(221) 상에 제2 다이(225)를 접합하고, 제2 기판(221) 하부에 제2 다이(225)와 연결된 제2 도전볼들(미도시)을 형성하여 제조될 수 있다. 상기 제2 도전볼들은 실크스크린 등의 방법에 의하여 형성된 분말 형태의 솔더 페이스트로 제조될 수 있 다. Referring to FIG. 5, a
한편, 제1 다이(215)와 제2 다이(125)는 실직적으로 동일한 형상을 가질 수 있다. 즉, 제1 패키지(210)와 제2 패키지(220)는 실질적으로 동일한 기능을 수행할 수 있다.Meanwhile, the
제2 패키지(220)를 제1 패키지(210) 상에 역전되게 배치한다. 즉, 제1 패키지(210)의 제1 보호 부재(217)의 상면과 제2 패키지(220)의 제2 보호 부재(227)의 상면이 상호 마주보도록 배치된다. 따라서 제2 패키지(220)의 제2 기판(221)의 하면이 노출되며, 상기 하면에 형성된 도전 패턴(미도시)이 실장 보드(205) 상에 형성된 제2 패드(203)와 전기적으로 연결된다. 예를 들면, 상기 도전 패턴은 제2 패드(203)와 와이어 본딩 방식으로 연결될 수 있다.The
도 6을 참조하면, 제1 및 제2 패키지들(210, 220)을 덮는 몰딩 부재(250)를 실장 보드(205) 상에 형성한다. 보다 상세하게 설명하면, 제1 및 제2 패키지들(210, 220)이 복수의 쌍으로 형성된 실장 보드(205)의 하면에 테이프 필름(미도시)을 형성한다. 이후, 복수의 쌍으로 형성된 제1 및 제2 패키지들(210, 220)을 덮는 몰딩층(미도시)을 형성한다. 상기 테이프 필름을 실장 보드(205)로부터 제거한 후, 실장 보드의 하면에 도전볼들(260)을 형성한다. 이후, 제1 및 제2 패키지들(210, 220) 및 상기 몰딩층을 절단하여 제1 및 제2 패키지들(210, 220)을 덮는 몰딩 부재(250)를 실장 보드(205) 상에 형성한다. 결과적으로 제1 및 제2 패키지들(210, 220) 및 몰딩 부재(240)를 포함하는 멀티 스택킹 패키지(200)가 완성된다.Referring to FIG. 6, a
본 발명의 일 실시예에 있어서, 제1 및 제2 패키지들(210, 220) 사이에 실딩 부재(240)를 개재시킬 수 있다. 실딩 부재(240)는 제1 및 제2 패키지들(210, 220)사이의 발생할 수 있는 전자파를 차단한다. 따라서, 제1 및 제2 패키지들(210, 220)사이의 간섭에 의한 오동작이 억제된다.In one embodiment of the present invention, the shielding
상기와 같은 본 발명에 따르면, 복수의 패키지들이 양품으로 판정한 후 양품 패키지를 순차적으로 적층함으로써 멀티 스택 패키지를 완성한다. 따라서, 멀티 스택 패키지의 제조 공정에서의 생산성이 개선될 수 있다.According to the present invention as described above, after the plurality of packages are determined to be good, the multi-package package is completed by sequentially stacking good packages. Thus, productivity in the manufacturing process of the multi-stack package can be improved.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.
Claims (9)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070033425A KR20080090199A (en) | 2007-04-04 | 2007-04-04 | Multi stacking package and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070033425A KR20080090199A (en) | 2007-04-04 | 2007-04-04 | Multi stacking package and method of manufacturing the same |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20080090199A true KR20080090199A (en) | 2008-10-08 |
Family
ID=40151572
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070033425A KR20080090199A (en) | 2007-04-04 | 2007-04-04 | Multi stacking package and method of manufacturing the same |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20080090199A (en) |
-
2007
- 2007-04-04 KR KR1020070033425A patent/KR20080090199A/en not_active Application Discontinuation
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7888172B2 (en) | Chip stacked structure and the forming method | |
US7298033B2 (en) | Stack type ball grid array package and method for manufacturing the same | |
KR100618892B1 (en) | Semiconductor package accomplishing a fan-out structure through wire bonding | |
KR101076537B1 (en) | Multiple chip package module having inverted package stacked over die | |
US20070254409A1 (en) | Method of forming stackable package | |
US7279785B2 (en) | Stacked die package system | |
KR20060133496A (en) | Module having stacked chip scale semiconductor packages | |
KR20050074961A (en) | Semiconductor stacked multi-package module having inverted second package | |
KR20080069512A (en) | Semiconductor stacked package assembly having exposed substrate surfaces on upper and lower sides | |
TWI430425B (en) | Integrated circuit package system employing bump technology | |
US20070209834A1 (en) | Integrated circuit leaded stacked package system | |
KR20050044925A (en) | Semiconductor multi-package module having wire bond interconnection between stacked packages | |
US20070052082A1 (en) | Multi-chip package structure | |
US9305912B2 (en) | Stack package and method for manufacturing the same | |
US20110157858A1 (en) | System-in-package having embedded circuit boards | |
KR101473313B1 (en) | stacked package, method of manufacturing the same, and digital device having the stacked package | |
KR100871379B1 (en) | Method of manufacturing semiconductor package | |
JP2006080564A (en) | Package structure of semiconductor device | |
KR101450758B1 (en) | Integrated circuit package | |
KR20080090199A (en) | Multi stacking package and method of manufacturing the same | |
KR100674411B1 (en) | Semiconductor package using core ball and manufacturing method thereof | |
KR102002786B1 (en) | Semiconductor package and method for manufacturing the same | |
JP2005347470A (en) | Relay substrate for semiconductor package, semiconductor sub package and semiconductor device | |
JP2004063680A (en) | Method of manufacturing chip array type ball grid array package for substrate on chip | |
JP4303772B2 (en) | Semiconductor package |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |