KR20080089019A - Method for manufactring semiconductor device - Google Patents

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강경두
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Abstract

A method for fabricating a semiconductor device is provided to avoid a GIDL(Gate Induced Drain Leakage) current by forming a thick gate insulation layer between a gate electrode pattern and a junction part. A first gate insulation layer(21) is formed on a semiconductor substrate(10). The first gate insulation layer and the semiconductor substrate are partially etched to form a concave groove. A second gate insulation layer(22) is formed on the bottom surface and the inner surface of the concave groove. A third gate insulation layer(23) is filled in the concave groove, protruding to the upper region of the concave groove. A gate electrode is formed on the semiconductor substrate in a manner that an edge region is positioned on the second and third gate insulation layers. The first and second gate insulation layers can be an oxide layer fabricated by an oxide process.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTRING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR MANUFACTRING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다. 1A to 1H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

10 : 기판 20, 21, 22, 23 : 게이트 절연막10: substrate 20, 21, 22, 23: gate insulating film

30 : 질화막 하드 마스크 패턴 40 : 감광막 마스크 패턴30 nitride film hard mask pattern 40 photosensitive film mask pattern

50 : 폴리 실리콘 60 : 텅스텐막50: polysilicon 60: tungsten film

70 : 게이트 하드 마스크막 80 : 스페이서70 gate hard mask film 80 spacer

100 : 게이트 전극 패턴100: gate electrode pattern

본 발명은 반도체 제조 기술에 관한 것으로, 게이트 전극의 열화를 방지할 수 있는 게이트 절연막의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing technology, and more particularly to a method for manufacturing a gate insulating film that can prevent deterioration of a gate electrode.

반도체 소자가 보다 더 고집적화되고, 회선 선폭이 미세화되어 감에 따라 트 랜지스터의 유효 채널이 감소되고, 게이트 절연막의 두께가 감소하게 되었다. 이로인해 트랜지스터의 문턱 전압이 낮아지게 되었다. 따라서, 트랜지스터가 적정 수준의 문턱 전압을 유지하기 위해서는 채널에 주입되는 불순물이 증가하게 된다. 이로인해 트랜지스터의 게이트 전극과 소스/드레인 정션간의 중첩 영역에서의 전기장(electric field)이 증가한다. 이러한 국부적인 전기장의 집중은 GIDL(Gate Induced Drain Leakge) 누설전류가 발생하게 되어 소자의 신뢰성을 저하시키는 문제가 발생하였다. As semiconductor devices become more integrated and circuit line widths become smaller, the effective channel of the transistor is reduced and the thickness of the gate insulating film is reduced. This lowers the threshold voltage of the transistor. Therefore, in order for the transistor to maintain an appropriate threshold voltage, impurities injected into the channel increase. This increases the electric field in the overlapping region between the gate electrode and the source / drain junction of the transistor. This local concentration of electric field causes GIDL (Gate Induced Drain Leakge) leakage current, resulting in a problem of deteriorating device reliability.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 게이트 전극과 정션부 간의 전기장이 중첩되는 영역의 게이트 절연막의 두께를 다른 영역에 비하여 더욱 두껍게 형성하여 전기장을 감소를 시켜 GIDL 누설전류의 방지는 물론 기생 커패시터를 줄일 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다. Accordingly, the present invention has been proposed to solve the above-mentioned problems of the prior art, and the thickness of the gate insulating film in the region where the electric field between the gate electrode and the junction overlaps is made thicker than other regions to reduce the electric field, thereby reducing the GIDL. It is an object of the present invention to provide a method of manufacturing a semiconductor device capable of preventing leakage current as well as reducing parasitic capacitors.

상기한 목적을 달성하기 위한 본 발명의 일특징적인 반도체 소자의 제조 방법은, 반도체 기판상에 제1게이트 절연막을 형성하는 단계; 상기 제1게이트 절연막과 상기 반도체 기판의 일부를 제거하여 오목홈을 형성하는 단계; 상기 오목홈의 바닥면과 내측면에 제2게이트 절연막을 형성하는 단계;상기 오목홈 내측을 매립하 고, 상기 오목홈 상부 영역으로 돌출된 제3게이트 절연막을 형성하는 단계; 및 에지 영역이 상기 제2 및 제3게이트 절연막 상에 위치되도록 상기 반도체 기판 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다. One aspect of the present invention provides a method of manufacturing a semiconductor device, the method comprising: forming a first gate insulating film on a semiconductor substrate; Removing a portion of the first gate insulating layer and the semiconductor substrate to form a concave groove; Forming a second gate insulating film on a bottom surface and an inner surface of the concave groove; filling the inside of the concave groove and forming a third gate insulating film protruding into the upper region of the concave groove; And forming a gate electrode on the semiconductor substrate such that an edge region is positioned on the second and third gate insulating layers.

상기한 목적을 달성하기 위한 본 발명의 다른 특징적인 반도체 소자의 제조 방법은, 반도체 기판상에 제1게이트 절연막을 형성하는 단계; 상기 제1게이트 절연막과 상기 반도체 기판의 일부를 제거하여 오목홈을 형성하는 단계; 상기 오목홈 내측을 매립하고, 상기 오목홈 상부 영역으로 돌출된 제2게이트 절연막을 형성하는 단계; 및 에지 영역이 상기 제2게이트 절연막 상에 위치되도록 상기 반도체 기판상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.Another characteristic semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of forming a first gate insulating film on a semiconductor substrate; Removing a portion of the first gate insulating layer and the semiconductor substrate to form a concave groove; Filling the inside of the recess, and forming a second gate insulating layer protruding into the upper region of the recess; And forming a gate electrode on the semiconductor substrate such that an edge region is positioned on the second gate insulating layer.

상기한 목적을 달성하기 위한 본 발명의 일 특징적인 반도체 소자는, 반도체 기판; 상기 반도체 기판상에 마련된 게이트 전극; 상기 게이트 전극 양측 영역의 상기 반도체 기판에 마련된 정션부; 및 상기 게이트 전극과 상기 반도체 기판 사이에 마련된 게이트 절연막을 포함하고, 상기 게이트 전극과 상기 정션부의 중첩 또는 인접 영역의 상기 게이트 절연막의 두께가 다른 영역의 게이트 절연막의 두께보다 더 두꺼운 것을 특징으로 한다.One characteristic semiconductor device of the present invention for achieving the above object is a semiconductor substrate; A gate electrode provided on the semiconductor substrate; A junction portion provided in the semiconductor substrate in both regions of the gate electrode; And a gate insulating film provided between the gate electrode and the semiconductor substrate, wherein the thickness of the gate insulating film in an overlapping or adjacent region of the gate electrode and the junction portion is thicker than the thickness of the gate insulating film in another region.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설 명하기 위한 공정 단면도이다. 1A to 1H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

먼저, 도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 제1게이트 절연막(21)을 형성한다. First, as shown in FIG. 1A, the first gate insulating layer 21 is formed on the semiconductor substrate 10.

제1게이트 절연막(21)으로 산화막을 사용할 수 있다. 이때, 산화막은 800 내지 1100도의 온도에서 산소 가스를 이용한 건식 산화 또는 수증기 분위기를 사용하는 습식 산화, O2 가스와 HCl가스의 혼합 가스를 사용하는 HCL 산화, O2 가스와 C2H3Cl3 가스의 혼합 가스를 사용하는 산화 공정으로 형성될 수 있다. 제1게이트 절연막(21)은 상술한 산화막 뿐만 아니라 질화막 또는 산화질화막이 사용될 수 있다.An oxide film may be used as the first gate insulating film 21. At this time, the oxide film is dry oxidation using oxygen gas or wet oxidation using oxygen gas at a temperature of 800 to 1100 degrees, HCL oxidation using a mixed gas of O 2 gas and HCl gas, O 2 gas and C 2 H 3 Cl 3 It can be formed by an oxidation process using a gas mixture of gases. As the first gate insulating layer 21, not only the above-described oxide film but also a nitride film or an oxynitride film may be used.

그리고, 도시되지 않았지만, 반도체 기판(10)의 활성 영역을 정의하는 소자 분리막을 더 형성할 수 있다. 소자 분리막은 STI(Shallow Trench Isolation) 공정을 통해 제작한다. 또한, 제1게이트 절연막(21) 형성 전에 리세스 게이트 셀 트랜지스터(Recess Gate Cell Transistor)제작을 위한 게이트 트랜치를 먼저 형성할 수도 있다. Although not shown, an isolation layer for defining an active region of the semiconductor substrate 10 may be further formed. The device isolation layer is manufactured through a shallow trench isolation (STI) process. In addition, a gate trench for manufacturing a recess gate cell transistor may be formed first before the first gate insulating layer 21 is formed.

이어서, 도 1b에 도시된 바와 같이 제1게이트 절연막(21)이 형성된 반도체 기판(10) 상에 질화막 하드 마스크(nitride hard mask)를 형성한다. 질화막 하드 마스크는 반도체 소자 제작을 위한 증착 공정을 통해 형성된다. 질화막 하드 마스크 대신 제1게이트 절연막(21)과의 식각 선택비가 큰 물질을 사용할 수 있다. Next, as illustrated in FIG. 1B, a nitride hard mask is formed on the semiconductor substrate 10 on which the first gate insulating layer 21 is formed. The nitride film hard mask is formed through a deposition process for fabricating a semiconductor device. Instead of the nitride film hard mask, a material having a high etching selectivity with respect to the first gate insulating film 21 may be used.

이어서, 질화막 하드 마스크 상에 감광막을 도포하고, 마스크를 이용한 노광 및 현상 공정을 통해 트랜지스터의 게이트 전극 형성 영역 중 정션부와 접하는 가 장자리 영역의 일부를 노출시키는 감광막 마스크 패턴(40)을 형성한다. 상기 감광막 마스크 패턴(40)을 식각 마스크로 하는 식각 공정을 통해 노출된 영역의 질화막 하드 마스크를 제거하여 질화막 하드 마스크 패턴(30)을 형성한다. 정션부와 접하는 게이트 전극의 에지(edge) 영역에 해당하는 제1게이트 절연막(21)을 노출시킨다. 여기서, 필요에 따라 상기 질화막 하드 마스크의 증착을 생략할 수 있다. Subsequently, a photoresist film is coated on the nitride film hard mask, and a photoresist mask pattern 40 is formed to expose a portion of an edge region of the gate electrode formation region of the transistor that contacts the junction portion through an exposure and development process using a mask. . The nitride film hard mask pattern 30 is formed by removing the nitride film hard mask in the exposed region through an etching process using the photoresist mask pattern 40 as an etching mask. The first gate insulating layer 21 corresponding to the edge region of the gate electrode in contact with the junction portion is exposed. In this case, the deposition of the nitride film hard mask may be omitted as necessary.

이어서, 도 1c에 도시된 바와 같이 상기 질화막 하드 마스크 패턴(30)을 식각 마스크로 하는 식각 공정을 통해 제1게이트 절연막(21)과 반도체 기판(10)의 일부를 제거한다. Subsequently, as shown in FIG. 1C, a portion of the first gate insulating layer 21 and the semiconductor substrate 10 is removed through an etching process using the nitride film hard mask pattern 30 as an etching mask.

이를 통해 후속 공정을 통해 형성되는 게이트 전극과 정션부 간의 중첩된 중첩 영역 또는 이들이 인접한 인접 영역에 해당하는 반도체 기판(10)의 일부가 제거된다. 반도체 기판(10)의 일부가 제거됨으로 인해 리세스된 영역의 깊이는 수 내지 수십 Å이다. 이때의 깊이(즉, 반도체 기판의 표면에서부터 리세스 영역의 바닥면까지의 깊이)는 반도체 기판(10) 상에 형성되는 제1게이트 절연막(21) 두께의 0.1 내지 10배이다. 이를 통해 상기 게이트 전극과 졍션부의 중첩 영역 또는 인접 영역에 해당하는 영역의 게이트 절연막의 두께를 두껍게 가져갈 수 있다. 식각 공정시 파티클 발생을 최소화하기 위해 질화막 하드 마스크 패턴(30)을 형성한 다음 그 상측의 감광막 마스크 패턴을 제거한 다음 제1게이트 절연막(21)과 반도체 기판(10)을 제거한다. 물론 이에 한정되지 않고, 감광막 마스크 패턴을 질화막 하드 마스크 패턴(30) 상에 잔류시킨 상태에서 제1게이트 절연막(21)과 반도체 기판(10)의 일부를 식각할 수 있다. 그리고, 후속 세정(cleaning) 공정을 통해 잔류하는 감광막 마 스크 패턴을 제거할 수도 있다. As a result, the overlapping overlapping region between the gate electrode and the junction portion formed through the subsequent process or a portion of the semiconductor substrate 10 corresponding to the adjacent adjacent region is removed. The portion of the semiconductor substrate 10 is removed so that the depth of the recessed region is several to tens of micrometers. The depth at this time (that is, the depth from the surface of the semiconductor substrate to the bottom surface of the recess region) is 0.1 to 10 times the thickness of the first gate insulating film 21 formed on the semiconductor substrate 10. As a result, the thickness of the gate insulating layer in the region corresponding to the overlapping region or the adjacent region of the gate electrode and the junction portion may be increased. In order to minimize particle generation during the etching process, the nitride film hard mask pattern 30 is formed, and then the photoresist mask pattern on the upper side is removed, and then the first gate insulating layer 21 and the semiconductor substrate 10 are removed. Of course, the present invention is not limited thereto, and the first gate insulating layer 21 and a part of the semiconductor substrate 10 may be etched while the photoresist mask pattern is left on the nitride hard mask pattern 30. Subsequently, the remaining photoresist mask pattern may be removed through a subsequent cleaning process.

이어서, 도 1d에 도시된 바와 같이 산화 공정을 실시하여 반도체 기판(10)의 리세스 영역과 제1게이트 절연막(21)의 측면 영역에 제2게이트 절연막(22)을 형성한다. Next, as illustrated in FIG. 1D, an oxidation process is performed to form the second gate insulating layer 22 in the recessed region of the semiconductor substrate 10 and the side region of the first gate insulating layer 21.

상기 산화공정은 제1게이트 절연막(21) 제작을 위한 산화 공정과 유사한 조건하에서 수행한다. 여기서, 반도체 기판(10)의 리세스 영역과 제1게이트 절연막(21)의 측면을 제외한 영역 상부에는 질화막 하드 마스크막(30)이 위치하기 때문에 산화공정시 그 표면 영역이 산화되는 것을 방지할 수 있다. 즉, 질화막 하드 마스크막(30)은 앞서 언급한 식각 마스크 역할뿐 아니라 산화 방지 마스크 역할도 수행한다. 이와 같은 산화공정을 통해 식각으로 인한 반도체 기판(10)의 손상(damage)을 보상할 수 있다. 그리고, 게이트 절연막의 신뢰성을 확보할 수도 있다. 물론 필요에 따라 산화공정을 생략할 수도 있다. The oxidation process is performed under similar conditions to the oxidation process for fabricating the first gate insulating film 21. Here, since the nitride film hard mask layer 30 is positioned above the recess region of the semiconductor substrate 10 and the side surfaces of the first gate insulating layer 21, the surface region may be prevented from being oxidized during the oxidation process. have. That is, the nitride film hard mask film 30 may serve as an anti-oxidation mask as well as the aforementioned etching mask. Through such an oxidation process, damage of the semiconductor substrate 10 due to etching may be compensated. And the reliability of a gate insulating film can also be ensured. Of course, if necessary, the oxidation step may be omitted.

이어서, 도 1e에 도시된 바와 같이 절연막 증착 공정을 통해 전체 구조상에 제3게이트 절연막(23)을 증착한다. 제3게이트 절연막(23)의 증착을 통해 반도체 기판(10)의 리세스 영역을 매립한다. 도면에서와 같이 질화막 하드 마스크막(30)이 식각 되어 마련된 오목홈의 내측 영역 일부까지 제3게이트 절연막(23)이 매립되도록 한다. 물론 상기 오목홈의 내측 영역을 제3게이트 절연막(23)으로 완전히 매립할 수도 있다. Subsequently, as illustrated in FIG. 1E, a third gate insulating film 23 is deposited on the entire structure through an insulating film deposition process. The recess region of the semiconductor substrate 10 is filled by depositing the third gate insulating layer 23. As shown in the drawing, the third gate insulating film 23 is filled up to a part of the inner region of the concave groove formed by etching the nitride film hard mask layer 30. Of course, the inner region of the concave groove may be completely filled with the third gate insulating film 23.

절연막 증착 공정은 CVD(chemical vapor deposition), LPCVD, PECVD 또는 ALD(atomic layer deopsition)을 포함하는 다양한 반도체막 증착 방법을 이용하여 수행한다. 절연막 증착 공정시 산화막 원료 가스를 사용하여 산화막을 증착한다. 물론 이에 한정되지 않고, 질화막 또는 질산화막과 같은 다양한 절연막을 증착할 수도 있다. The insulating film deposition process is performed using various semiconductor film deposition methods including chemical vapor deposition (CVD), LPCVD, PECVD, or atomic layer deopsition (ALD). In the insulating film deposition process, an oxide film is deposited using an oxide film source gas. Of course, the present invention is not limited thereto, and various insulating films such as a nitride film or an oxynitride film may be deposited.

이어서, 도 1f에 도시된 바와 같이 평탄화 공정을 통해 질화막 하드 마스크막(30) 상의 제3게이트 절연막(23)을 제거하고, 질화막 하드 마스크막(30)의 일부를 제거한다. 평탄화 공정으로는 화학 기계적 연마(Chemical Mechanical Polishing; CMP)방법 또는 에치백 방법을 사용할 수 있다. 여기서는 CMP를 이용하여 제3게이트 절연막(23)과 질화막 하드 마스크막(30)의 일부를 제거한다. Subsequently, as shown in FIG. 1F, the third gate insulating film 23 on the nitride film hard mask film 30 is removed through a planarization process, and a portion of the nitride film hard mask film 30 is removed. As the planarization process, a chemical mechanical polishing (CMP) method or an etch back method may be used. Here, a part of the third gate insulating film 23 and the nitride film hard mask film 30 is removed using CMP.

이때, 평탄화 공정을 통해 질화막 하드 마스크막(30)의 일부를 잔류시킨다. 제1게이트 절연막(21) 상측으로 제3게이트 절연막(23)을 돌출시킬 수 있다. 평탄화 공정 후에 잔류되는 질화막 하드 마스크막(30)의 두께는 질화막 하드 마스크막(30)의 전체 두께의 1 내지 20%정도인 것이 바람직하다. 잔류되는 질화막 하드 마스크막(30)의 두께에 따라 제1게이트 절연막(21) 또는 반도체 기판(10) 상측으로 돌출되는 제3게이트 절연막(23)의 두께가 조절되기 때문에 상기 범위 내인 것이 바람직하다. 물론 이에 한정되지 않고, 제3게이트 절연막(23)이 상기 반도체 기판(10) 상측으로 돌출되지 않을 수도 있다. At this time, a part of the nitride film hard mask film 30 is left through the planarization process. The third gate insulating layer 23 may protrude above the first gate insulating layer 21. The thickness of the nitride film hard mask film 30 remaining after the planarization process is preferably about 1 to 20% of the total thickness of the nitride film hard mask film 30. The thickness of the first gate insulating film 21 or the third gate insulating film 23 protruding upward of the semiconductor substrate 10 is adjusted according to the thickness of the nitride film hard mask film 30 remaining. Of course, the present invention is not limited thereto, and the third gate insulating layer 23 may not protrude above the semiconductor substrate 10.

이어서, 도 1g에 도시된 바와 같이 식각 공정을 통해 잔류하는 질화막 하드 마스크막(30)을 제거하여 제1 내지 제3게이트 절연막(21, 22, 23)을 포함하는 게이트 절연막(20)을 형성한다. Subsequently, as illustrated in FIG. 1G, the gate insulating film 20 including the first to third gate insulating layers 21, 22, and 23 may be formed by removing the nitride film hard mask layer 30 remaining through the etching process. .

게이트 절연막(20)은 도면에서와 같이 게이트 전극과 졍선부가 접하는 접합 영역과 게이트 전극과 정션부가 인접한 인접 영역의 두께가 다른 영역의 두께보다 더 두껍게 형성된다. 즉, 상기 접합 영역과 인접 영역에는 반도체 기판(10)의 하측 영역으로 연장되고, 반도체 기판(10)의 상측 영역으로 돌출된 제2게이트 절연막(22)과 제3게이트 절연막(23)이 배치되고, 다른 영역에는 제1게이트 절연막(21)이 배치된다. As shown in the drawing, the gate insulating film 20 is formed to have a thickness greater than that of the other regions where the junction region where the gate electrode and the X-ray portion are in contact with each other and the adjacent region where the gate electrode and the junction portion are adjacent. That is, the second gate insulating film 22 and the third gate insulating film 23 extending to the lower region of the semiconductor substrate 10 and protruding to the upper region of the semiconductor substrate 10 are disposed in the junction region and the adjacent region. The first gate insulating layer 21 is disposed in another region.

이어서, 도 1h에 도시된 바와 같이 게이트 절연막(20)이 형성된 반도체 기판(10) 상에 게이트 전극 패턴(100)을 형성한다. Subsequently, as illustrated in FIG. 1H, the gate electrode pattern 100 is formed on the semiconductor substrate 10 on which the gate insulating film 20 is formed.

게이트 전극 패턴(100)의 제작을 위해 게이트 절연막(20) 상에 폴리 실리콘막(50), 텅스텐막(60) 및 게이트 하드 마스크막(70)을 순차적으로 형성한다. In order to manufacture the gate electrode pattern 100, the polysilicon film 50, the tungsten film 60, and the gate hard mask film 70 are sequentially formed on the gate insulating film 20.

이어서, 게이트 하드 마스크막(70) 상에 도시되지 않았지만 감광막을 도포한 다음 마스크를 이용한 노광 및 현상 공정을 실시하여 감광막 마스크 패턴을 형성하다. 감광막 마스크 패턴은 게이트 전극 영역을 차폐한다. 감광막 마스크 패턴을 식각 마스크로 하는 식각 공정을 통해 게이트 하드 마스크막(70)을 식각한다. 이어서, 식각된 게이트 하드 마스크막(70)을 식각 마스크로 하는 식각공정을 통해 텅스텐막(60)과 폴리 실리콘막(50)을 식각하여 게이트 전극 패턴(100)을 형성한다. Subsequently, although not shown on the gate hard mask film 70, a photoresist film is applied, followed by an exposure and development process using a mask to form a photoresist mask pattern. The photoresist mask pattern shields the gate electrode region. The gate hard mask layer 70 is etched through an etching process using the photoresist mask pattern as an etching mask. Subsequently, the tungsten layer 60 and the polysilicon layer 50 are etched through an etching process using the etched gate hard mask layer 70 as an etch mask to form the gate electrode pattern 100.

이어서, 도시되지 않았지만, 게이트 전극 패턴(100) 양측 하부의 반도체 기판(10) 내에 불순물 주입을 통해 정션부를 형성한다. Subsequently, although not shown, the junction portion is formed through the impurity implantation into the semiconductor substrate 10 under both sides of the gate electrode pattern 100.

이어서, 게이트 전극 패턴(100)의 측벽면 보호를 위한 스페이서(80)를 형성한다. 이때, 스페이서(80)는 산화막, 질화막 및 산화질화막으로 구성된 그룹중에서 선택된 어느 하나 또는 이들의 적층 구조로 형성될 수 있다. Subsequently, a spacer 80 for protecting sidewall surfaces of the gate electrode pattern 100 is formed. In this case, the spacer 80 may be formed of any one selected from the group consisting of an oxide film, a nitride film, and an oxynitride film or a stacked structure thereof.

이와 같이 본 실시예에 따른 트랜지스터의 게이트 전극 패턴(100)을 살펴보면, 게이트 전극 패턴(100)의 중심부 하측의 반도체 기판(10)상에는 제1게이트 절연막(21)이 형성되고, 제1게이트 절연막(21)의 양측 영역 즉, 게이트 전극 패턴(100)과 정션부가 접하는 접합 영역과 인접한 인접 영역에는 반도체 기판(10)의 하부 또는 상부 영역으로 돌출된 제2게이트 절연막(22) 및 제3게이트 절연막(23)이 위치한다. 이를 통해 게이트 전극 패턴(100)과 정션부의 접합 영역 또는 인접 영역의 게이트 절연막(20) 두께를 두껍게 할 수 있다. As described above, referring to the gate electrode pattern 100 of the transistor according to the present exemplary embodiment, the first gate insulating layer 21 is formed on the semiconductor substrate 10 under the central portion of the gate electrode pattern 100, and the first gate insulating layer ( The second gate insulating layer 22 and the third gate insulating layer protruding into the lower or upper region of the semiconductor substrate 10 may be formed at both sides of the 21, that is, adjacent regions adjacent to the junction region where the gate electrode pattern 100 is in contact with the junction. 23) is located. As a result, the thickness of the gate insulating layer 20 in the junction region or the adjacent region of the gate electrode pattern 100 and the junction portion may be increased.

이와 같이 본 실시예에서는 게이트 전극 패턴(100)과 정션부(즉, 소스/드레인 전극) 간의 접합 영역 또는 인접 영역에 해당하는 게이트 전극 패턴(100)의 에지 영역의 게이트 절연막(20)의 두께를 두껍게 제조하여 이들 영역에서의 전기장의 증가를 감소시킬 수 있고, 이를 통해 GIDL누설 전류 발생을 방지할 수 있으며, 기생 캐패시터를 감소시킬 수 있다. As described above, in the present exemplary embodiment, the thickness of the gate insulating film 20 in the edge region of the gate electrode pattern 100 corresponding to the junction region or the adjacent region between the gate electrode pattern 100 and the junction portion (that is, the source / drain electrode) Thick fabrication can reduce the increase in the electric field in these areas, thereby preventing GIDL leakage currents and reducing parasitic capacitors.

본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. Although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명에 의한 반도체 소자의 제조 방법은 게이트 전극 패턴과 정션부 사이의 게이트 절연막의 두께를 두껍게 하여 게이트 전극과 졍션부의 인접 영역에서의 전기장 집중을 방지할 수 있고, GIDL 누설 전류를 방지하고, 기생 커패시터를 줄일 수 있는 효과가 있다.The semiconductor device manufacturing method according to the present invention can thicken the thickness of the gate insulating film between the gate electrode pattern and the junction portion to prevent electric field concentration in the adjacent region of the gate electrode and the junction portion, prevent GIDL leakage current, and parasitic The effect is to reduce the capacitor.

Claims (9)

반도체 기판상에 제1게이트 절연막을 형성하는 단계;Forming a first gate insulating film on the semiconductor substrate; 상기 제1게이트 절연막과 상기 반도체 기판의 일부를 제거하여 오목홈을 형성하는 단계;Removing a portion of the first gate insulating layer and the semiconductor substrate to form a concave groove; 상기 오목홈의 바닥면과 내측면에 제2게이트 절연막을 형성하는 단계;Forming a second gate insulating film on a bottom surface and an inner surface of the concave groove; 상기 오목홈 내측을 매립하고, 상기 오목홈 상부 영역으로 돌출된 제3게이트 절연막을 형성하는 단계; 및Filling the inside of the recess and forming a third gate insulating layer protruding into the upper region of the recess; And 에지 영역이 상기 제2 및 제3게이트 절연막 상에 위치되도록 상기 반도체 기판 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Forming a gate electrode on the semiconductor substrate such that an edge region is positioned on the second and third gate insulating films. 제1항에 있어서, 상기 오목홈을 형성하는 단계는, The method of claim 1, wherein the forming of the concave grooves, 상기 제1게이트 절연막 상에 상기 게이트 전극의 에지 영역을 개방하는 질화막 하드 마스크 패턴을 형성하는 단계; 및Forming a nitride film hard mask pattern on the first gate insulating layer to open an edge region of the gate electrode; And 상기 질화막 하드 마스크 패턴을 식각 마스크로 하는 식각 공정을 실시하여 상기 제1게이트 절연막을 제거하고, 상기 반도체 기판의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And removing the first gate insulating layer and removing a portion of the semiconductor substrate by performing an etching process using the nitride film hard mask pattern as an etching mask. 제2항에 있어서, 상기 제3게이트 절연막을 형성하는 단계는, The method of claim 2, wherein the forming of the third gate insulating layer is performed by: 산화막 증착 공정을 통해 상기 오목홈 영역을 산화막으로 매립하는 단계;Filling the concave groove region with an oxide film through an oxide film deposition process; 평탄화 공정을 통해 상기 질화막 하드 마스크 패턴 상측의 산화막을 제거하고, 상기 질화막 하드 마스크 패턴의 높이를 낮추는 단계; 및Removing an oxide layer on the upper surface of the nitride film hard mask pattern through a planarization process and lowering a height of the nitride film hard mask pattern; And 상기 질화막 하드 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Removing the nitride film hard mask pattern. 제1항에 있어서, The method of claim 1, 상기 제1 및 제2게이트 절연막은 산화공정을 통해 제작된 산화막인 것을 특징으로 하는 반도체 소자의 제조 방법.The first and second gate insulating film is a semiconductor device manufacturing method, characterized in that the oxide film produced through the oxidation process. 반도체 기판상에 제1게이트 절연막을 형성하는 단계;Forming a first gate insulating film on the semiconductor substrate; 상기 제1게이트 절연막과 상기 반도체 기판의 일부를 제거하여 오목홈을 형성하는 단계;Removing a portion of the first gate insulating layer and the semiconductor substrate to form a concave groove; 상기 오목홈 내측을 매립하고, 상기 오목홈 상부 영역으로 돌출된 제2게이트 절연막을 형성하는 단계; 및Filling the inside of the recess, and forming a second gate insulating layer protruding into the upper region of the recess; And 에지 영역이 상기 제2게이트 절연막 상에 위치되도록 상기 반도체 기판상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Forming a gate electrode on the semiconductor substrate such that an edge region is located on the second gate insulating film. 제5항에 있어서, 상기 오목홈을 형성하는 단계는, The method of claim 5, wherein the forming the concave groove, 상기 제1게이트 절연막 상에 상기 게이트 전극의 에지 영역을 개방하는 질화막 하드 마스크 패턴을 형성하는 단계; 및Forming a nitride film hard mask pattern on the first gate insulating layer to open an edge region of the gate electrode; And 상기 질화막 하드 마스크 패턴을 식각 마스크로 하는 식각 공정을 실시하여 상기 제1게이트 절연막을 제거하고, 상기 반도체 기판의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And removing the first gate insulating layer and removing a portion of the semiconductor substrate by performing an etching process using the nitride film hard mask pattern as an etching mask. 제6항에 있어서, 상기 제2게이트 절연막을 형성하는 단계는, The method of claim 6, wherein the forming of the second gate insulating film, 산화막 증착 공정을 통해 상기 오목홈 영역을 산화막으로 매립하는 단계;Filling the concave groove region with an oxide film through an oxide film deposition process; 평탄화 공정을 통해 상기 질화막 하드 마스크 패턴 상측의 산화막을 제거하고, 상기 질화막 하드 마스크 패턴의 높이를 낮추는 단계; 및Removing an oxide layer on the upper surface of the nitride film hard mask pattern through a planarization process and lowering a height of the nitride film hard mask pattern; And 상기 질화막 하드 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Removing the nitride film hard mask pattern. 반도체 기판;Semiconductor substrates; 상기 반도체 기판상에 마련된 게이트 전극;A gate electrode provided on the semiconductor substrate; 상기 게이트 전극 양측 영역의 상기 반도체 기판에 마련된 정션부; 및A junction portion provided in the semiconductor substrate in both regions of the gate electrode; And 상기 게이트 전극과 상기 반도체 기판 사이에 마련된 게이트 절연막을 포함하고, A gate insulating film provided between the gate electrode and the semiconductor substrate; 상기 게이트 전극과 상기 정션부의 중첩 또는 인접 영역의 상기 게이트 절연막의 두께가 다른 영역의 게이트 절연막의 두께보다 더 두꺼운 것을 특징으로 하는 반도체 소자. And a thickness of the gate insulating film in an overlapping or adjacent region of the gate electrode and the junction portion is thicker than a thickness of the gate insulating film in another region. 제8항에 있어서, The method of claim 8, 상기 중첩 또는 인접 영역의 상기 게이트 절연막은 상기 반도체 기판의 상하부로 돌출된 형상인 것을 특징으로 하는 반도체 소자.And the gate insulating film in the overlapping or adjacent region is formed to protrude upward and downward from the semiconductor substrate.
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