KR20080088792A - Method for fabricating of non-volatile memory device - Google Patents

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Abstract

A method for fabricating an NVM(non-volatile memory) device is provided to avoid occurrence of fringe effect by forming a tunneling layer having a recessed trench. A tunneling layer(202) is formed on a semiconductor substrate(200). A trench(210) is formed which is recessed from the surface of the tunneling layer by a predetermined depth. An annealing process is performed to remove the damage on the tunneling layer. A conductor layer(212) is deposited on the tunneling layer having the recessed trench. The conductor layer and the tunneling layer are patterned to form a floating gate electrode. The floating gate electrode includes the recessed trench.

Description

불휘발성 메모리 소자의 제조방법{Method for fabricating of non-volatile memory device}Method for fabricating of non-volatile memory device

도 1은 종래 기술의 불휘발성 메모리 소자를 개략적으로 나타내보인 도면이다.1 is a schematic view of a nonvolatile memory device of the prior art.

도 2 내지 도 7은 본 발명의 실시예에 따른 불휘발성 메모리 소자의 제조방법을 설명하기 위하여 나타내 보인 도면들이다.2 to 7 are views illustrating a method of manufacturing a nonvolatile memory device according to an embodiment of the present invention.

본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 불휘발성 메모리 소자의 제조방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly to a method of manufacturing a nonvolatile memory device.

낸드형 불휘발성 메모리(NAND type flash memory) 소자는 전기적으로 프로그램(program) 및 소거(erase)가 가능한 비휘발성 메모리 소자로서, 전원이 차단되었을 때도 정보 유지가 요구되는 전자부품에서 폭 넓게 이용되고 있다. 낸드형 불휘발성 메모리 소자의 단위 셀은 기본적인 구성이 컨트롤게이트와 플로팅게이트로 이루어지며, 플로팅게이트의 전하 유무에 따라 정보의 기록 및 소거 기능을 수행한 다. NAND type flash memory devices are nonvolatile memory devices that can be electrically programmed and erased, and are widely used in electronic components that require information retention even when power is cut off. . The unit cell of the NAND type nonvolatile memory device has a basic structure consisting of a control gate and a floating gate, and performs a function of writing and erasing information depending on whether or not the floating gate is charged.

도 1은 종래 기술의 불휘발성 메모리 소자를 개략적으로 나타내보인 도면이다.1 is a schematic view of a nonvolatile memory device of the prior art.

도 1을 참조하면, 불휘발성 메모리 소자는 반도체 기판(100) 위에 터널링층(102), 플로팅게이트(104), 유전체층(106) 및 컨트롤게이트(108)가 적층된 구조로 이루어진다. 그리고 반도체기판(100)에는 소스/드레인영역과 같은 불순물영역(110)이 상호 일정간격 이격되도록 형성되어 있고, 그 사이에는 채널영역(112)이 배치된다. 이러한 구조로 이루어진 불휘발성 메모리 소자의 동작은 다음과 같다. 먼저 컨트롤게이트(108)에 적절한 전압이 인가되면, 채널영역(112)에 있는 전자가 터널링층(102)을 터널링(tunneling)하여 플로팅게이트(104) 내에 채워진다. 이것이 메모리 셀에 데이터를 저장하거나 또는 메모리 셀을 프로그램(program)하는 동작이다. 반대로 컨트롤게이트(108)에 인가된 전압을 중지하고, 반도체 기판(100)에 적절한 전압을 인가되면, 플로팅게이트(104) 내에 채워져 있던 전자들이 빠져나간다. 이것이 프로그램된 메모리 셀을 소거(erase)하는 동작이다. 이와 같은 프로그램(program) 및 소거(erase)의 반복적인 동작에 의해 칩(chip)의 동작이 이루어진다. Referring to FIG. 1, a nonvolatile memory device has a structure in which a tunneling layer 102, a floating gate 104, a dielectric layer 106, and a control gate 108 are stacked on a semiconductor substrate 100. In the semiconductor substrate 100, impurity regions 110 such as source / drain regions are formed to be spaced apart from each other by a predetermined interval, and the channel region 112 is disposed therebetween. The operation of the nonvolatile memory device having such a structure is as follows. First, when an appropriate voltage is applied to the control gate 108, electrons in the channel region 112 are tunneled through the tunneling layer 102 to be filled in the floating gate 104. This is an operation of storing data in a memory cell or programming a memory cell. On the contrary, when the voltage applied to the control gate 108 is stopped and an appropriate voltage is applied to the semiconductor substrate 100, electrons filled in the floating gate 104 are released. This is an operation of erasing the programmed memory cell. The operation of the chip is performed by the repetitive operation of the program and erase.

불휘발성 메모리 소자는 저장된 정보를 소거하지 않는 한 그 정보를 항상 가지고 있어야 하는 신뢰성이 중요하며, 신뢰성 특성이 나쁘면 휘발성 메모리가 될 수 있다. 즉, 터널링층(102)을 통해 전자가 플로팅게이트(104)에 채워지면서 메모리 셀이 프로그램되는데, 이 터널링층(102)의 특성이 좋지 않으면 시간이 지남에 따라 메모리 셀에 프로그램된 데이터가 소거된다. The nonvolatile memory device is important to have reliability at all times unless the stored information is erased. If the reliability characteristic is bad, the nonvolatile memory device may be a volatile memory. That is, the memory cell is programmed as electrons fill the floating gate 104 through the tunneling layer 102. If the characteristics of the tunneling layer 102 are not good, the data programmed in the memory cell is erased over time. .

그런데, 반도체 소자의 집적도가 높아짐에 따라 디자인 룰도 축소되고 이에 따라 셀의 크기도 작아지면서 데이터를 소거하는 과정에서 게이트 측벽으로 전계(electric field)가 커지게 된다. 전계가 커지면서 가장자리 효과(fringe effect) 또한 커지게 되어 데이터 소거가 용이하게 이루어지지 않을 수 있다. 데이터 소거가 용이하게 이루어지지 않은 상태에서 프로그램 및 소거의 반복적인 동작이 진행되면, 셀 문턱전압(Vth)이 점점 커져 소자의 정보 오류에 의한 불량이 발생할 수 있다. However, as the degree of integration of semiconductor devices increases, the design rule is reduced, and as a result, the size of the cell is reduced, and thus an electric field increases on the gate sidewall in the process of erasing data. As the electric field increases, the fringe effect also increases, which may not facilitate data erasing. If the program and erase operations are repeatedly performed while data erasing is not easily performed, the cell threshold voltage Vth may increase, resulting in a failure due to an information error of the device.

본 발명이 이루고자 하는 기술적 과제는, 데이터의 소거시 가장자리 효과를 감소시켜 불휘발성 메모리 소자의 신뢰성 특성을 향상시킬 수 있는 불휘발성 메모리 소자의 제조방법을 제공하는데 있다. An object of the present invention is to provide a method of manufacturing a nonvolatile memory device capable of improving the reliability characteristics of the nonvolatile memory device by reducing the edge effect when erasing data.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 불휘발성 메모리 소자의 제조방법은, 반도체 기판 위에 터널링층을 형성하는 단계; 상기 터널링층을 내에 터널링층 표면으로부터 소정깊이만큼 리세스된 트렌치를 형성하는 단계; 상기 리세스된 트렌치를 갖는 터널링층 위에 도전체층을 증착하는 단계; 및 상기 도전체층과 터널링층을 패터닝하여 플로팅게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of manufacturing a nonvolatile memory device according to the present invention, forming a tunneling layer on a semiconductor substrate; Forming a trench in the tunneling layer recessed to a predetermined depth from a tunneling layer surface; Depositing a conductor layer over the tunneling layer having the recessed trench; And patterning the conductor layer and the tunneling layer to form a floating gate electrode.

본 발명에 있어서, 상기 플로팅게이트전극은 리세스된 트렌치를 포함하는 것 을 특징한다.In the present invention, the floating gate electrode may include a recessed trench.

상기 리세스된 트렌치를 형성하는 단계는, 상기 터널링층 위에 버퍼층을 형성하는 단계; 상기 버퍼층 위에 마스크막 패턴을 형성하는 단계; 및 상기 마스크막 패턴을 이용하여 노출된 버퍼층 및 터널링층을 식각하여 소정 깊이만큼 리세스된 트렌치를 형성하는 단계를 더 포함하는 것이 바람직하다. The forming of the recessed trench may include forming a buffer layer over the tunneling layer; Forming a mask layer pattern on the buffer layer; And etching the exposed buffer layer and the tunneling layer by using the mask layer pattern to form a trench recessed by a predetermined depth.

상기 버퍼층은 질화막으로 형성하며, 1-250Å의 두께로 형성하는 것이 바람직하다.The buffer layer is formed of a nitride film, it is preferable to form a thickness of 1-250Å.

상기 터널링층 내에 형성된 리세스된 트렌치는 1-200의 깊이를 갖다.The recessed trench formed in the tunneling layer has a depth of 1-200.

상기 리세스된 트렌치를 형성하는 단계 이후에, 상기 터널링층 표면에 발생된 손상을 제거하기 위해 어닐 공정을 수행하는 단계를 더 포함할 수 있다. After forming the recessed trench, the method may further include performing an annealing process to remove damage generated on the surface of the tunneling layer.

상기 어닐 공정은 질소 가스, 아산화질소가스 또는 아르곤 가스 분위기에서 700-1250℃의 온도로 진행하는 것이 바람직하다. The annealing process is preferably carried out at a temperature of 700-1250 ° C in a nitrogen gas, nitrous oxide gas or argon gas atmosphere.

상기 터널링층은 20-500Å의 두께로 형성할 수 있다. The tunneling layer may be formed to a thickness of 20-500Å.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

도 2 내지 도 7은 본 발명의 실시예에 따른 불휘발성 메모리 소자의 제조방 법을 설명하기 위하여 나타내 보인 도면들이다.2 to 7 are diagrams for explaining a method of manufacturing a nonvolatile memory device according to an embodiment of the present invention.

도 2를 참조하면, 반도체 기판(200) 위에 터널링층(202)을 형성한다. 터널링층(202)은 일정한 바이어스 하에서 전자 또는 홀(hole)과 같은 전하캐리어들이 이후 형성될 플로팅게이트 내로 터널링하여 주입될 수 있도록 하는 역할을 한다. 터널링층(202)은 반복되는 전하 캐리어들의 터널링에 의해 열화되어 소자의 안정성이 저하될 수 있으므로, 가능한 이를 방지할 수 있을 정도의 충분한 두께를 갖는 것이 바람직하다. 이때, 터널링층(202)은 후속 진행될 식각 공정을 진행하기 위해 충분한 두께, 예를 들어 20-500Å의 두께로 형성하는 것이 바람직하다. 터널링층(202)은 700-1500℃의 공정온도에서 증착하거나 열산화공정을 이용하여 산화막으로 형성할 수 있다. 터널링층(202)을 형성한 다음, 어닐 공정을 진행한다. 어닐 공정은 질소(N2) 가스, 아산화질소(N2O) 가스 또는 아르곤(Ar) 가스의 분위기에서 500-1500℃의 온도로 수행할 수 있다. Referring to FIG. 2, the tunneling layer 202 is formed on the semiconductor substrate 200. The tunneling layer 202 serves to allow charge carriers, such as electrons or holes, to tunnel and be injected into a floating gate to be formed under a certain bias. Since the tunneling layer 202 may be deteriorated by repeated tunneling of charge carriers, thereby reducing the stability of the device, it is preferable that the tunneling layer 202 has a sufficient thickness to prevent this from possible. In this case, the tunneling layer 202 is preferably formed to a sufficient thickness, for example, 20-500 kPa for the etching process to be performed subsequently. The tunneling layer 202 may be deposited at a process temperature of 700-1500 ° C. or may be formed of an oxide film using a thermal oxidation process. After the tunneling layer 202 is formed, an annealing process is performed. The annealing process may be performed at a temperature of 500-1500 ° C. in an atmosphere of nitrogen (N 2 ) gas, nitrous oxide (N 2 O) gas, or argon (Ar) gas.

도 3을 참조하면, 터널링층(202) 위에 버퍼층(204)을 증착한다. 버퍼층(204)은 질화막으로 형성할 수 있으며, 1-250Å의 두께로 증착하는 것이 바람직하다. 이 버퍼층(204)은 이후 진행할 식각공정에서 터널링층(202)에 발생될 손상을 감소시키는 역할을 한다. 다음에 버퍼층(204) 위에 버퍼층(204)의 일부 표면을 노출시키는 마스크막 패턴(206)을 형성한다. 이 마스크막 패턴(206)은 포토레지스트막으로 형성할 수 있다. Referring to FIG. 3, a buffer layer 204 is deposited over the tunneling layer 202. The buffer layer 204 may be formed of a nitride film, and is preferably deposited to a thickness of 1-250 kPa. The buffer layer 204 serves to reduce damage to the tunneling layer 202 in the subsequent etching process. Next, a mask film pattern 206 exposing a part of the surface of the buffer layer 204 is formed on the buffer layer 204. The mask film pattern 206 can be formed as a photoresist film.

도 4를 참조하면, 터널링층(202)을 선택적으로 식각하여 터널링층(202) 표면 으로부터 소정깊이만큼 리세스된 트렌치(210)를 형성한다. 구체적으로, 마스크막 패턴(206)을 식각마스크로 버퍼층(204)의 노출된 영역을 식각하여 터널링층(202)의 표면을 일부 노출시키는 버퍼층 패턴(208)을 형성한다. 다음에 마스크막 패턴(206) 및 버퍼층 패턴(208)을 마스크로 터널링층(202)의 노출 부분을 식각하여 터널링층(202) 내에 표면으로부터 소정깊이만큼 리세스된 트렌치(210)를 형성한다. 여기서 터널링층(202)은 등방성 식각(isotropic etch)을 이용하여 진행할 수 있으며, 리세스된 트렌치(210)는 터널링층(202) 표면으로부터 1~200Å의 깊이를 갖도록 형성하며, 바람직하게는 150Å의 깊이를 갖는다. 이러한 식각공정에 의해 형성된 리세스된 트렌치(210)는 단면으로 보았을 때 바닥면(a)과 수직면(b)으로 이루어지는 U자 형태를 갖는다. Referring to FIG. 4, the tunneling layer 202 is selectively etched to form the trench 210 recessed by a predetermined depth from the surface of the tunneling layer 202. In detail, the mask layer pattern 206 may be etched using the mask layer pattern 206 to form a buffer layer pattern 208 that partially exposes the surface of the tunneling layer 202 by etching the exposed region of the buffer layer 204. Next, the exposed portion of the tunneling layer 202 is etched using the mask layer pattern 206 and the buffer layer pattern 208 as a mask to form the trench 210 recessed from the surface by a predetermined depth in the tunneling layer 202. Here, the tunneling layer 202 may proceed using an isotropic etch, and the recessed trench 210 is formed to have a depth of 1 to 200 으로부터 from the surface of the tunneling layer 202, and preferably 150 Å Has depth. The recessed trench 210 formed by this etching process has a U-shape consisting of a bottom surface a and a vertical surface b when viewed in cross section.

도 5를 참조하면, 마스크막 패턴(206) 및 버퍼층 패턴(208)을 제거한다. 마스크막 패턴(206)은 산소(O2)가스, 아르곤(Ar)가스, 질소(N2)가스 및 아산화질소(N2O)가스를 포함하는 그룹에서 하나 이상의 물질을 선택하여 형성한 플라즈마를 이용하여 제거할 수 있다. 그리고 버퍼층 패턴(208)은 인산(P2O5) 베이스의 액상 케미컬을 이용하여 제거할 수 있다. Referring to FIG. 5, the mask layer pattern 206 and the buffer layer pattern 208 are removed. The mask layer pattern 206 may include a plasma formed by selecting one or more materials from a group containing oxygen (O 2 ) gas, argon (Ar) gas, nitrogen (N 2 ) gas, and nitrous oxide (N 2 O) gas. Can be removed. The buffer layer pattern 208 may be removed using a liquid chemical based on phosphoric acid (P 2 O 5 ).

도 6을 참조하면, 터널링층(202) 내에 리세스된 트렌치(210)를 형성하는 과정에서 터널링층(202) 표면에 발생된 손상을 제거하기 위해 반도체 기판(200) 상에 어닐 공정을 진행한다. 어닐 공정은 질소(N2)가스, 아산화질소(N2O)가스 또는 아르곤(Ar)가스의 분위기에서 700-1250℃의 온도로 수행한다. Referring to FIG. 6, an annealing process is performed on the semiconductor substrate 200 to remove damage generated on the surface of the tunneling layer 202 in the process of forming the recessed trench 210 in the tunneling layer 202. . The annealing process is performed at a temperature of 700-1250 ° C. in an atmosphere of nitrogen (N 2 ) gas, nitrous oxide (N 2 O) gas, or argon (Ar) gas.

도 7을 참조하면, 리세스된 트렌치(210)를 갖는 터널링층(202) 위에 플로팅게이트용 도전체층(212)을 증착한다. 플로팅게이트용 도전체층(212)은 폴리실리콘막으로 형성할 수 있고, 600-800Å의 두께로 증착할 수 있다. 여기서 플로팅게이트용 도전체층(212)을 증착하기 전에 표면의 잔여물등을 제거하는 세정을 진행할 수 있다. 이러한 표면 세정은 불산(HF)용액, BOE용액, 황산(H2SO4)을 포함하는 세정용액 또는 염산(HCl)을 포함하는 세정용액을 이용하여 진행한다.Referring to FIG. 7, a conductor layer 212 for floating gate is deposited on the tunneling layer 202 having the recessed trench 210. The floating gate conductor layer 212 may be formed of a polysilicon film, and may be deposited to a thickness of 600-800 Å. Here, the cleaning may be performed to remove residues on the surface before depositing the floating gate conductor layer 212. Such surface cleaning is performed using a hydrofluoric acid (HF) solution, a BOE solution, a cleaning solution containing sulfuric acid (H 2 SO 4 ), or a cleaning solution containing hydrochloric acid (HCl).

다음에 플로팅게이트용 도전체층(212) 위에 하드마스크막을 증착한 후, 상기 하드마스크막을 패터닝하여 플로팅게이트용 도전체층(212)의 일부 영역을 노출시키는 개구부를 갖는 하드마스크막 패턴(214)을 형성한다. Next, after depositing a hard mask film on the floating gate conductor layer 212, the hard mask film is patterned to form a hard mask film pattern 214 having an opening for exposing a portion of the floating gate conductor layer 212. do.

도 8을 참조하면, 하드마스크막 패턴(214)을 마스크로 노출된 플로팅게이트용 도전체층(212) 및 리세스된 트렌치(210)를 갖는 터널링층(202)을 식각하여 플로팅게이트전극(220)을 형성한다. 플로팅게이트전극(220)은 하부면(a), 수직면(b) 및 상부면(c)을 포함하는 터널링층 패턴(218) 및 터널링층 패턴(218)과 대응하여 배치되는 도전체층 패턴(216)이 적층된 구조로 이루어진다. 여기서 상부면(c)은 10-500Å의 폭을 갖도록 식각 공정을 제어하는 것이 바람직하다. 이와 같이, 하부면(a), 수직면(b) 및 상부면(c)로 형성된 터널링층 패턴(218)에 의해 종래의 평면형 구조와 대등한 유효면적을 갖는 반면, 전계가 게이트 측면에 집중되어 가장자리 효과가 발생하는 것을 방지할 수 있다. 또한, 게이트 가장자리(edge) 부분에 두꺼운 터널링층이 형성되면서 게이트 패터닝시 가장자리 부분에서 터널링층이 열화되는 것을 방지할 수 있다. Referring to FIG. 8, the floating gate electrode 220 is etched by etching the tunneling layer 202 having the floating gate conductor layer 212 and the recessed trench 210 exposed by the hard mask layer pattern 214 as a mask. To form. The floating gate electrode 220 includes a tunneling layer pattern 218 including a lower surface (a), a vertical surface (b), and an upper surface (c), and a conductor layer pattern 216 disposed corresponding to the tunneling layer pattern 218. It consists of a laminated structure. The upper surface (c) is preferably controlled to the etching process to have a width of 10-500Å. As such, the tunneling layer pattern 218 formed of the lower surface (a), the vertical surface (b), and the upper surface (c) has an effective area comparable to that of the conventional planar structure, while the electric field is concentrated on the gate side and edges. The effect can be prevented from occurring. In addition, as the thick tunneling layer is formed at the gate edge, it is possible to prevent the tunneling layer from deteriorating at the edge portion during gate patterning.

다음에 비록 도면에 도시하지는 않았지만, 플로팅게이트전극(220)이 배치된 반도체 기판(200) 상에 후속 공정을 진행한다. 이러한 공정은, 예를 들어 채널영역으로부터 전자 또는 홀이 플로팅게이트전극(220)내에 차지(charge)되도록 하는 컨트롤게이트전극 및 플로팅게이트전극(200)과 컨트롤게이트전극 사이에 배치되어 컨트롤게이트전극 쪽으로 전하가 이동하는 것을 차단하는 유전체층을 형성하는 단계로 진행할 수 있다. Next, although not shown in the drawing, a subsequent process is performed on the semiconductor substrate 200 on which the floating gate electrode 220 is disposed. This process, for example, is arranged between the control gate electrode and the floating gate electrode 200 and the control gate electrode to allow electrons or holes to be charged in the floating gate electrode 220 from the channel region to be charged toward the control gate electrode. Proceeding to the step of forming a dielectric layer to block the movement of the.

지금까지 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자의 제조방법에 의하면, 리세스된 트렌치를 갖는 터널링층을 형성함으로써 메모리 셀의 프로그램 및 소거 동작은 동일한 유효 면적을 갖는 반면, 데이터 소거시 전계가 게이트 측면에 집중되어 가장자리 효과가 발생하는 것을 방지할 수 있다. 또한, 게이트 가장자리(edge) 부분에 두꺼운 터널링층이 형성되면서 게이트 패터닝시 가장자리 부분에서 터널링층이 열화되는 것을 방지할 수 있다. As described so far, according to the manufacturing method of the nonvolatile memory device according to the present invention, by forming a tunneling layer having a recessed trench, the program and erase operations of the memory cell have the same effective area, Is concentrated on the gate side to prevent edge effects from occurring. In addition, as the thick tunneling layer is formed at the gate edge, it is possible to prevent the tunneling layer from deteriorating at the edge portion during gate patterning.

Claims (9)

반도체 기판 위에 터널링층을 형성하는 단계;Forming a tunneling layer over the semiconductor substrate; 상기 터널링층을 내에 터널링층 표면으로부터 소정깊이만큼 리세스된 트렌치를 형성하는 단계; Forming a trench in the tunneling layer recessed to a predetermined depth from a tunneling layer surface; 상기 리세스된 트렌치를 갖는 터널링층 위에 도전체층을 증착하는 단계; 및Depositing a conductor layer over the tunneling layer having the recessed trench; And 상기 도전체층과 터널링층을 패터닝하여 플로팅게이트전극을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.And patterning the conductor layer and the tunneling layer to form a floating gate electrode. 제1항에 있어서,The method of claim 1, 상기 플로팅게이트전극은 리세스된 트렌치를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.And the floating gate electrode comprises a recessed trench. 제1항에 있어서, 상기 리세스된 트렌치를 형성하는 단계는,The method of claim 1, wherein forming the recessed trench comprises: 상기 터널링층 위에 버퍼층을 형성하는 단계;Forming a buffer layer over the tunneling layer; 상기 버퍼층 위에 마스크막 패턴을 형성하는 단계; 및Forming a mask layer pattern on the buffer layer; And 상기 마스크막 패턴을 이용하여 노출된 버퍼층 및 터널링층을 식각하여 소정 깊이만큼 리세스된 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.And etching the exposed buffer layer and the tunneling layer using the mask layer pattern to form trenches recessed by a predetermined depth. 제3항에 있어서,The method of claim 3, 상기 버퍼층은 질화막으로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.And the buffer layer is formed of a nitride film. 제3항에 있어서, The method of claim 3, 상기 버퍼층은 1-250Å의 두께로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.The buffer layer is a method of manufacturing a nonvolatile memory device, characterized in that formed to a thickness of 1-250Å. 제1항에 있어서, The method of claim 1, 상기 터널링층 내에 형성된 리세스된 트렌치는 1-200의 깊이를 갖는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.The recessed trench formed in the tunneling layer has a depth of 1-200. 제1항에 있어서, The method of claim 1, 상기 리세스된 트렌치를 형성하는 단계 이후에, 상기 터널링층 표면에 발생된 손상을 제거하기 위해 어닐 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.And after the forming the recessed trench, performing an annealing process to remove damage generated on the surface of the tunneling layer. 제1항에 있어서, The method of claim 1, 상기 어닐 공정은 질소 가스, 아산화질소가스 또는 아르곤 가스 분위기에서 700-1250℃의 온도로 진행하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방 법.The annealing process is a method of manufacturing a nonvolatile memory device, characterized in that the nitrogen gas, nitrous oxide gas or argon gas atmosphere at a temperature of 700-1250 ℃. 제1항에 있어서, The method of claim 1, 상기 터널링층은 20-500Å의 두께로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.The tunneling layer is a manufacturing method of a nonvolatile memory device, characterized in that formed to a thickness of 20-500Å.
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