KR20080088171A - Semiconductor memory device - Google Patents

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황영호
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Abstract

A semiconductor memory device is provided to enhance repair efficiency by preventing oxidation of fuses according to reduction of a voltage level applied to the fuses. A semiconductor memory device includes a fuse(F3), a first switch(P2), and a resistance unit(T1). The first switch supplies a driving voltage to one side of the fuse in response to a control signal. The resistance unit implemented between the fuse and the first switch drops the driving voltage and supplies the dropped driving voltage to the fuse. The semiconductor memory device further includes a second switch(N3) which supplies a ground voltage to the other side of the fuse in response to the control signal.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}Semiconductor Memory Device {SEMICONDUCTOR MEMORY DEVICE}

도1은 반도체 메모리 장치의 회로도.1 is a circuit diagram of a semiconductor memory device.

도2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 회로도.2 is a circuit diagram of a semiconductor memory device according to a preferred embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

P1, P2 : 피모스트랜지스터 N1 ~ N4 : 앤모스트랜지스터P1, P2: PMOS transistors N1 to N4: NMOS transistors

I1 ~ I6 : 인버터 T1 : 전압강하용 모스트랜지스터I1 ~ I6: Inverter T1: Voltage Transistor

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 퓨즈에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to a fuse of a semiconductor memory device.

반도체 메모리 장치, 특히 메모리장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불 량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다. 따라서, 현재는 메모리장치 내에 미리 설치해둔 예비셀(리던던시(redundancy) 셀이라고도 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다. In the manufacture of a semiconductor memory device, in particular, a memory device, if any one of a number of fine cells is defective, the semiconductor memory device cannot function as a memory and thus is treated as a defective product. However, even though only a few cells in the memory have failed, discarding the entire device as defective is an inefficient process in terms of yield. Therefore, the yield improvement is achieved by replacing the defective cell by using a spare cell (also referred to as a redundancy cell) previously installed in the memory device.

리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low) 어레이와 스페어 칼럼(sparecolumn) 어레이를 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행된다. 이를 자세히 살펴보면, 웨이퍼 상태로 완료된 후에 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 예비셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 라인에 해당하는 어드레스 신호가 입력되면 불량셀 대신에 예비셀로 선택이 바뀌게 되는 것이다. In the repair operation using redundancy cells, spare memory arrays and spare column arrays are pre-installed for each cell array so that defective memory cells having defects are stored in row / column units. It proceeds in a cell-like manner. In detail, when a defective memory cell is selected through a test after completion in a wafer state, a program is performed in an internal circuit to change an address corresponding to the address signal of a spare cell. Therefore, in actual use, when an address signal corresponding to a defective line is input, the selection is changed to a spare cell instead of the defective cell.

전술한 프로그램 방식 중에서, 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다. 퓨즈는 별도의 배선을 이용해서 만드는 것이 아니고, 종래의 회로에서 적용되는 도전막중 하나를 선택하여 퓨즈영역에 형성하게 된다.Among the above-described program methods, the most widely used method is to burn a fuse with a laser beam and blow it. The wiring broken by the laser irradiation is called a fuse, and the broken portion and the area surrounding the fuse box are called fuse boxes. . The fuse is not made by using a separate wiring, and one of the conductive films applied in the conventional circuit is selected and formed in the fuse area.

전통적으로 워드라인이나 비트라인을 이루는 도전막으로 퓨즈를 형성하였으나, 반도체 메모리 장치가 고집적화되면서 워드라인 또는 비트라인의 상단에 너무 많은 층이 형성되어 퓨즈박스를 형성하기가 매우 힘들어졌다. 이를 해결하기 위해 워드라인 또는 비트라인보다 높은 곳에 위치되는 캐패시터의 전극막을 이용하기도 한다.Traditionally, fuses have been formed of conductive layers that form word lines or bit lines. However, as the semiconductor memory device is highly integrated, too many layers are formed on top of word lines or bit lines, making it difficult to form a fuse box. To solve this problem, an electrode film of a capacitor positioned higher than a word line or a bit line may be used.

리페어 공정에서는 캐패시터의 전극막으로 사용된 퓨즈를 블로잉하여, 결함이 있는 셀을 리던던시 셀로 어드레스 경로가 치환될 수 있도록 한다. 그러나 리페어 공정에서 퓨즈에 인가되는 전압의 레벨이 너무 높게 되면, 산소가스가 퓨즈에 유입되어 산화시키는 문제가 발생하게 된다. 블로잉을 하지 않을 퓨즈에 산소로 인해 산화가 일어나면, 마치 블로잉이 된 것처럼 될 수 있어, 리페어 공정에서 에러가 추가적으로 유발될 수 있다. In the repair process, the fuse used as the electrode film of the capacitor is blown so that the address path can be replaced with the redundancy cell. However, if the level of the voltage applied to the fuse is too high in the repair process, oxygen gas flows into the fuse to oxidize. Oxidation due to oxygen in fuses that will not be blown can become as if blown, causing additional errors in the repair process.

본 발명은 반도체 메모리 장치에 관한 것으로, 퓨즈에 인가되는 전압을 다운시켜, 산소유입으로 인해 퓨즈가 산화되는 것을 방지할 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, which aims to provide a semiconductor memory device capable of reducing the voltage applied to a fuse and preventing the fuse from being oxidized due to oxygen inflow.

본 발명은 퓨즈; 제어신호에 응답하여 구동전압을 상기 퓨즈의 일측에 제공하기 위한 제1 스위치; 및 상기 퓨즈와 상기 제1 스위치 사이에 배치되어 상기 구동전압을 감압시켜 상기 퓨즈에 제공하기 위한 저항수단을 구비하는 반도체 메모리 장치을 제공한다.The present invention is a fuse; A first switch for providing a driving voltage to one side of the fuse in response to a control signal; And resistance means disposed between the fuse and the first switch to reduce the driving voltage to provide the fuse to the fuse.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도1은 반도체 메모리 장치의 회로도이다. 특히, 퓨즈가 있는 회로를 중심으로 나타낸 것이다.1 is a circuit diagram of a semiconductor memory device. In particular, it is centered on a circuit with a fuse.

도1을 참조하여 살펴보면, 반도체 메모리 장치의 퓨즈회로부는 게이트로 퓨즈 제어신호(FSE)를 입력받으며 일측이 전원전압(VDD)에 연결된 피모스트랜지스터(P1)와, 피모스트랜지스터(P1)의 타측에 일측이 접속된 퓨즈(F1)와, 퓨즈의 타측에 일측이 접속되며 게이트로 퓨즈 제어신호(FSE)를 입력받고, 타측으로는 접지전압(VSS)에 연결된 앤모스트랜지스터(N1)와, 퓨즈의 타측에 입력단이 접속된 인버터(I1)와, 인버터(I1)와 직렬로 연결된 인버터(I2,I3)와, 게이트로 인버터(I1)의 출력을 입력받고, 일측은 인버터(I1)의 입력에 접속되며, 타측은 접지전압(VSS)에 연결된 앤모스트랜지스터(N2)를 구비한다. 여기서 퓨즈(F2)는 더미퓨즈이다. 인버터(I3)에서 출력하는 감지신호(FET)는 퓨즈의 블로잉여부를 판별하기 위한 신호이다. 퓨즈전압(FUSE_PWR)은 퓨즈를 블로잉시킬 때 퓨즈에 인가되는 전압이다.Referring to FIG. 1, the fuse circuit unit of the semiconductor memory device receives a fuse control signal FSE through a gate, and one side of the fuse circuit P1 is connected to the power supply voltage VDD and the other side of the PMOS transistor P1. A fuse F1 having one side connected to the fuse, and one side connected to the other side of the fuse and receiving a fuse control signal FSE through the gate, and an n-MOS transistor N1 connected to the ground voltage VSS at the other side, and a fuse. Inverter I1 having an input terminal connected to the other side of the inverter, inverters I2 and I3 connected in series with the inverter I1, and an output of the inverter I1 through a gate, and one side is connected to an input of the inverter I1. The other side includes an NMOS transistor N2 connected to the ground voltage VSS. The fuse F2 is a dummy fuse. The detection signal FET output from the inverter I3 is a signal for determining whether the fuse is blown. The fuse voltage FUSE_PWR is a voltage applied to the fuse when the fuse is blown.

퓨즈 제어신호(FSE)가 로우레벨로 입력되면, 피모스트랜지스터(P1)가 턴온된다. 피모스트랜지스터(P1)가 턴온되면, 전원전압이 퓨즈(F1)의 일측에 인가된다. 이 경우 산소가 많이 유입되어 퓨즈컷팅시 노출된 퓨즈와 그 주변의 퓨즈를 산화시킨다. 특히 TiN막으로 된 퓨즈일 경우 산화가 잘 진행된다. 퓨즈가 산화되면 마치 블로잉된 것과 같은 상태가 되어 에러를 유발하게 된다. When the fuse control signal FSE is input at a low level, the PMOS transistor P1 is turned on. When the PMOS transistor P1 is turned on, a power supply voltage is applied to one side of the fuse F1. In this case, a lot of oxygen flows in and oxidizes the exposed fuse and the fuses around the fuse. Especially in the case of a fuse made of a TiN film, oxidation proceeds well. If the fuse is oxidized, it will be blown and cause an error.

본 발명에서는 퓨즈에 인가되는 전압의 레벨을 낮출 수 있는 반도체 메모리 장치를 제안한다.The present invention proposes a semiconductor memory device capable of lowering the level of a voltage applied to a fuse.

도2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 회로도이다.2 is a circuit diagram of a semiconductor memory device according to a preferred embodiment of the present invention.

도2를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 퓨즈와, 제어신호에 응답하여 구동전압을 퓨즈의 일측에 제공하기 위한 제1 스위치와, 퓨즈와 상기 제1 스위치 사이에 배치되어 상기 구동전압을 감압시켜 퓨즈에 제공하기 위한 저항부와, 제어신호에 응답하여 접지전압을 상기 퓨즈의 타측에 제공하기 위한 제2 스위치를 구비한다. 도2에서 피모스트랜지스터(P2)가 제1 스위치의 역할을 하고, 앤모스트랜지스터(N3)가 제2 스위치의 역할을 한다. 모스트랜지스터(T1)가 저항부의 역할을 하여, 전원전압(VDD)의 전압레벨이 퓨즈(F3)에 전달될 때에 일정한 레벨을 감압시킨다. 즉, 퓨즈전압에 전워전압 레벨이 걸리던 것을 모스트랜지스터(T1)에 의한 전원전압레벨에서 문턱전압만큼 감압된 전압이 걸리게 되는 것이다.Referring to FIG. 2, the semiconductor memory device according to the present exemplary embodiment includes a fuse, a first switch for providing a driving voltage to one side of the fuse in response to a control signal, and disposed between the fuse and the first switch. And a resistor unit for reducing the driving voltage to provide the fuse to the fuse, and a second switch for providing the ground voltage to the other side of the fuse in response to the control signal. In FIG. 2, the PMOS transistor P2 serves as the first switch, and the NMOS transistor N3 serves as the second switch. The MOS transistor T1 acts as a resistor to reduce the constant level when the voltage level of the power supply voltage VDD is transmitted to the fuse F3. In other words, the voltage applied to the fuse voltage is reduced by the threshold voltage at the power supply voltage level by the MOS transistor T1.

제어신호(FSE)가 입력되어 모스트랜지스터(P2)가 턴온되더라도, 모스트랜지스터(T1)로 인해 전원전압(VDD)의 전압레벨이 감압되어 퓨즈(F3)에 제공된다. 따라서 퓨즈에 인가되는 전압레벨이 작아져, 산소의 유입으로 인해 퓨즈의 산화를 막을 수 있다. 바람직하게는 모스트랜지스터(T1)는 게이트 폭이 0.16um ~ 0.20um 사이로 한다.Even when the control signal FSE is input and the MOS transistor P2 is turned on, the voltage level of the power supply voltage VDD is reduced by the MOS transistor T1 to be supplied to the fuse F3. Therefore, the voltage level applied to the fuse is reduced, and the oxidation of the fuse can be prevented due to the inflow of oxygen. Preferably, the MOS transistor T1 has a gate width of 0.16 μm to 0.20 μm.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

본 발명에 의해서, 반도체 메모리 장치에 구비되는 퓨즈에 인가되는 전압레벨이 줄어들게 되어, 퓨즈의 산화가 방지되며, 그로 인해 리페어 효율을 높일 수 있다.According to the present invention, the voltage level applied to the fuse provided in the semiconductor memory device is reduced, and oxidation of the fuse is prevented, thereby improving repair efficiency.

Claims (6)

퓨즈;fuse; 제어신호에 응답하여 구동전압을 상기 퓨즈의 일측에 제공하기 위한 제1 스위치; 및A first switch for providing a driving voltage to one side of the fuse in response to a control signal; And 상기 퓨즈와 상기 제1 스위치 사이에 배치되어 상기 구동전압을 감압시켜 상기 퓨즈에 제공하기 위한 저항수단Resistor means disposed between the fuse and the first switch to reduce the driving voltage to provide the fuse to the fuse; 을 구비하는 반도체 메모리 장치.A semiconductor memory device having a. 제 1 항에 있어서,The method of claim 1, 상기 제어신호에 응답하여 접지전압을 상기 퓨즈의 타측에 제공하기 위한 제2 스위치를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a second switch for providing a ground voltage to the other side of the fuse in response to the control signal. 제 1 항에 있어서,The method of claim 1, 상기 제1 스위치는 모스트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.And the first switch is a MOS transistor. 제 1 항에 있어서,The method of claim 1, 상기 저항수단은The resistance means 상기 퓨즈와 상기 제1 스위치의 공통노드에 게이트와 일측과 타측이 접속되는 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a morph transistor having one side and the other side of the gate connected to the common node of the fuse and the first switch. 제 4 항에 있어서,The method of claim 4, wherein 상기 모스트랜지스터는 The morph transistor is 게이트 폭이 0.16um ~ 0.20um 사이로 하는 것을 특징으로 하는 반도체 메모리 장치.A semiconductor memory device, characterized in that the gate width is between 0.16um and 0.20um. 제 1 항에 있어서,The method of claim 1, 상기 저항수단은The resistance means 상기 구동전압을 모스트랜지스터의 문턱전압만큼 감압시키는 것을 특징으로 하는 반도체 메모리 장치.And reducing the driving voltage by the threshold voltage of the MOS transistor.
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