KR20080078258A - Semiconductor memory device having local data line sense amplifier for improving high speed sensing operation - Google Patents

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KR20080078258A KR1020070018099A KR20070018099A KR20080078258A KR 20080078258 A KR20080078258 A KR 20080078258A KR 1020070018099 A KR1020070018099 A KR 1020070018099A KR 20070018099 A KR20070018099 A KR 20070018099A KR 20080078258 A KR20080078258 A KR 20080078258A
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Abstract

A semiconductor memory device having a local data line sense amplifier for improving a high speed sensing operation is provided to stabilize a data sensing operation of a high speed memory by accelerating a current sensing speed of the data line sense amplifier. A semiconductor memory device having a local data line sense amplifier for improving a high speed sensing operation includes a first sensing unit(10), a data line selector(210), a second sensing unit(220), and a third sensing unit(30). The first sensing unit amplifies data from a bit line pair and delivers the amplified data to a first local data line pair. The data line selector selectively couples first and second local data line pairs with each other in response to a sense amplifier enable signal. The second sensing unit senses and amplifies the data from the second local data line pair and delivers the amplified result to a global data line pair. The third sensing unit senses and amplifies the current from the global data line pair.

Description

고속 동작 특성을 개선하기 위한 로컬 데이터 라인 센스앰프를 갖는 반도체 메모리 장치{Semiconductor memory device having local data line sense amplifier for improving high speed sensing operation}Semiconductor memory device having local data line sense amplifier for improving high speed sensing operation

도 1 은 전형적인 디램에서 센스앰프들의 배치를 설명하는 도면이다.1 is a diagram illustrating the arrangement of sense amplifiers in a typical DRAM.

도 2는 본 발명에 따른 메모리 장치를 설명하는 도면이다.2 is a diagram illustrating a memory device according to the present invention.

도 3는 도 2의 로컬 데이터 라인 센스앰프의 회로 다이어그램이다.3 is a circuit diagram of the local data line sense amplifier of FIG. 2.

도 4는 도 3의 로컬 데이터 라인 센스앰프를 포함하는 메모리 장치의 데이터 센싱 동작에 대한 시뮬레이션 결과이다.4 is a simulation result of a data sensing operation of a memory device including the local data line sense amplifier of FIG. 3.

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 향상된 데이터 센싱율을 갖고 고속의 데이터 센싱 동작을 수행하는 데이터 라인 센스앰프에 관한 것이다. The present invention relates to a semiconductor memory device, and more particularly, to a data line sense amplifier having an improved data sensing rate and performing a high speed data sensing operation.

일반적으로, 디램(DRAM)이나 에스램(SRAM) 등과 같은 반도체 메모리 장치에서, 메모리 셀로부터 출력되는 데이터 신호는 아주 미세한 수준의 전위를 갖기 때문에, 이러한 미세한 신호는 1차적으로 비트라인 센스앰프를, 2차적으로는 로컬 라 인 센스앰프를 거치고, 그리고 3차적으로 데이터 입출력 라인 센스앰프(IOSA)에 의해 감지 증폭되어져 로직 로우와 로직 하이의 데이터로 판별된다.In general, in a semiconductor memory device such as DRAM or SRAM, since a data signal output from a memory cell has a very small level of potential, such a minute signal is primarily used as a bit line sense amplifier. Secondly, it passes through a local line sense amplifier, and thirdly, it is sensed and amplified by the data input / output line sense amplifier (IOSA) to discriminate data of logic low and logic high.

한편, 반도체 메모리 장치는 소비 전력과 신뢰성 문제 등을 고려하여 동작 전원 전압이 낮아지는 경향으로 개발되고 있다. 메모리 장치의 동작 전원 전압이 낮아짐에 따라, 메모리 셀로부터 출력되는 데이터 신호의 전위가 더욱 미약해져서 센스앰프 입력단으로 인가되는 비트라인 쌍의 전위차도 점점 더 미세해지고 있다. 그리고, 반도체 메모리 장치의 고속화 추세에 의해, 데이터 라인이 활성화되는 시간이 감소되면서 비트라인 쌍의 전위차가 감소되어 데이터 신호의 센싱 동작이 더욱 어려워지고 있다.On the other hand, semiconductor memory devices have been developed with a tendency to lower the operating power supply voltage in consideration of power consumption and reliability problems. As the operating power supply voltage of the memory device is lowered, the potential of the data signal output from the memory cell becomes weaker, so that the potential difference between the pair of bit lines applied to the sense amplifier input terminal becomes smaller. In addition, as the speed of the semiconductor memory device increases, the time difference between the bit line pairs decreases as the time for which the data lines are activated decreases, making the sensing operation of the data signal more difficult.

도 1 은 전형적인 디램에서 비트라인 센스앰프, 로컬 데이터 라인 센스앰프, 그리고 입출력 데이터 라인 센스앰프의 배치를 설명하는 도면이다. FIG. 1 illustrates the arrangement of a bit line sense amplifier, a local data line sense amplifier, and an input / output data line sense amplifier in a typical DRAM.

도 1을 참조하면, 디램의 제어 신호들, 예컨대 라스 신호(/RAS), 카스 신호(/CAS), 기입 인에이블 신호(/WE) 그리고 칩 선택 신호(CS)의 조합에 의해 독출 명령이 인가되면, 해당되는 메모리 셀 데이터가 비트라인 쌍(BL, BLB)에 실리게 된다. 비트라인 쌍(BL, BLB)에 실린 메모리 셀 데이터는, 비트라인 센스앰프(10)에 의해 일차적으로 감지 증폭되고 칼럼 선택부(15)를 통해 로컬 데이터 라인 쌍(LIO, LIOB)으로 전달된다.Referring to FIG. 1, a read command is applied by a combination of DRAM control signals, for example, a ras signal (/ RAS), a cas signal (/ CAS), a write enable signal (/ WE), and a chip select signal CS. The corresponding memory cell data is loaded on the bit line pairs BL and BLB. The memory cell data loaded on the bit line pairs BL and BLB is primarily sensed and amplified by the bit line sense amplifier 10 and transferred to the local data line pairs LIO and LIOB through the column selector 15.

이 후, 로컬 데이터 라인(LIO, LIOB)으로 전달된 메모리 셀 데이터는, 로컬 데이터 라인 센스앰프(20)에 의해 2차적으로 감지 증폭되어 글로벌 데이터 라인 쌍(GIO, GIOB)으로 전달된다. 글로벌 데이터 라인 쌍(GIO, GIOB)으로 전달된 메모 리 셀 데이터는 입출력 데이터 라인 센스앰프(30)로 전달되고, 입출력 데이터 라인 센스앰프(30)에 의해 3차적으로 감지 증폭되고 출력 드라이버 및 버퍼를 통해 데이터 입출력 패드(DQ)로 출력된다.Thereafter, the memory cell data transferred to the local data lines LIO and LIOB are secondarily sensed and amplified by the local data line sense amplifier 20 and transferred to the global data line pairs GIO and GIOB. The memory cell data transferred to the global data line pairs GIO and GIOB is transferred to the input / output data line sense amplifier 30 and sensed and amplified by the input / output data line sense amplifier 30 in a third order to output the output driver and the buffer. The data is output to the data input / output pad DQ.

이러한 독출 동작에서 로컬 데이터 라인 쌍(LIO, LIOB)의 전압 레벨은 전단의 비트라인 센스앰프(10)에서 증폭되는 메모리 셀 데이터의 풀-레벨이 전송되는 것이 아니라, 비트라인 프리차지 레벨(VBL)에서 최소 전압 차, 예컨대 300mV 정도의 전압 차를 갖는다. 이에 따라, 로컬 데이터 라인 센스 앰프(20)는 300mV 정도의 로컬 데이터 라인 쌍(LIO, LIOB)의 전압 차를 증폭하여, 글로벌 데이터 라인 쌍(GIO, GIOB)으로 전달한다.In this read operation, the voltage level of the local data line pairs LIO and LIOB is not transferred to the full-level of the memory cell data amplified by the bit line sense amplifier 10 in the previous stage, but instead of the bit line precharge level VBL. Has a minimum voltage difference, for example, a voltage difference of about 300 mV. Accordingly, the local data line sense amplifier 20 amplifies the voltage difference between the local data line pairs LIO and LIOB about 300 mV and transfers the difference to the global data line pairs GIO and GIOB.

그런데, 로컬 데이터 라인 쌍(LIO, LIOB)은 복수개의 비트라인 센스앰프들(10)에 연결되어 있어서, 로컬 데이터 라인 센스앰프(20)의 입장에서 봤을 때 상당한 라인 부하를 가진다. 이 때문에, 로컬 데이터 라인 쌍(LIO, LIOB)은 로컬 데이터 라인 센스 앰프(20)가 감지 증폭하기에 충분한 전압 차로 벌어질 때까지 상당한 시간이 요구된다. 또한, 고속 디램의 tRCD(/RAS to /CAS delay) 시간이 짧아짐에 따라 로컬 데이터 라인 쌍(LIO, LIOB)의 데이터를 센싱하는 활성화 시간이 줄어들게 되어, 로컬 데이터 라인 센스앰프(20)는 제대로 센싱동작을 수행하지 못하는 오동작 발생율이 높아지는 문제점을 지닌다. However, the local data line pairs LIO and LIOB are connected to the plurality of bit line sense amplifiers 10 and thus have a substantial line load from the viewpoint of the local data line sense amplifier 20. For this reason, the local data line pairs LIO and LIOB require considerable time until the local data line sense amplifier 20 is widened with a voltage difference sufficient to sense and amplify. In addition, as the tRCD (/ RAS to / CAS delay) time of the high speed DRAM is shortened, the activation time for sensing data of the local data line pair (LIO and LIOB) is reduced, so that the local data line sense amplifier 20 is properly sensed. There is a problem that the occurrence rate of malfunctions that can not perform the operation increases.

본 발명의 목적은 로컬 데이터 라인의 활성화 시간이 매우 짧은 고속 동작용 메모리에서 보다 향상된 데이터 센싱율을 갖고 고속의 데이터 센싱 동작을 수행하 는 메모리 장치를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a memory device for performing a high speed data sensing operation with improved data sensing rate in a high speed memory for short activation time of a local data line.

본 발명의 다른 목적은 상기 메모리 장치의 센싱 회로를 제공하는 데 있다.Another object of the present invention is to provide a sensing circuit of the memory device.

상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 메모리 장치는, 비트라인 쌍의 데이터를 감지 증폭하여 제1 로컬 데이터 라인 쌍으로 전달하는 제1 센싱 수단, 제2 센싱 수단을 인에이블시키는 센스앰프 인에이블 신호에 응답하여 제1 로컬 데이터 라인 쌍과 제2 로컬 데이터 라인 쌍을 선택적으로 연결하는 데이터 라인 선택부, 제2 로컬 데이터 라인 쌍의 데이터를 감지 증폭하여 글로벌 데이터 라인 쌍으로 전달하는 제2 센싱 수단, 그리고 글로벌 데이터 라인 쌍의 전류를 감지 증폭하는 제3 센싱 수단을 포함한다.In order to achieve the above object, a memory device according to an aspect of the present invention, a sense amplifier for enabling the first sensing means, the second sensing means for sensing and amplifying the data of the bit line pair to transfer to the first local data line pair A data line selector for selectively connecting the first local data line pair and the second local data line pair in response to the enable signal; a second for sensing and amplifying data of the second local data line pair and transferring the data to the global data line pair Sensing means, and third sensing means for sensing and amplifying current in the global data line pair.

상기 다른 목적을 달성하기 위하여, 본 발명의 다른 면에 따른 센싱 회로는, 상보 데이터 라인이 그 게이트에 연결되고 데이터 라인이 그 드레인에 연결되는 제1 엔모스 트랜지스터, 데이터 라인이 그 게이트에 연결되고 상보 데이터 라인이 그 드레인에 연결되는 제2 엔모스 트랜지스터, 제1 및 제2 엔모스 트랜지스터들의 소스들과 접지 전압 사이에 연결되고 센싱 인에이블 신호가 그 게이트에 연결되는 제3 엔모스 트랜지스터, 데이터 라인이 그 게이트에 연결되고 제3 엔모스 트랜지스터의 소스가 그 소스에 연결되고 상보 글로벌 데이터 라인이 그 드레인에 연결되는 제4 엔모스 트랜지스터 그리고 상보 데이터 라인이 그 게이트에 연결되고 제3 엔모스 트랜지스터의 소스가 그 소스에 연결되고 글로벌 데이터 라인이 그 드레인에 연결되는 제5 엔모스 트랜지스터를 포함한다.In order to achieve the above object, a sensing circuit according to another aspect of the present invention, the first NMOS transistor, the data line is connected to its gate, the data line is connected to its gate, the data line is connected to the gate A second NMOS transistor having a complementary data line connected to its drain, a third NMOS transistor having a sensing enable signal connected to its gate, and a source of the first and second NMOS transistors and a ground voltage; A fourth NMOS transistor with a line connected to the gate, a source of the third NMOS transistor connected to the source, and a complementary global data line connected to the drain, and a complementary data line connected to the gate, and a third NMOS transistor A fifth NMOS, the source of which is connected to the source and the global data line connected to the drain And a transistor.

본 발명의 실시예들에 따라, 센싱 회로는 글로벌 데이터 라인 쌍의 전류를 감지 증폭하는 전류 센싱부와 더 연결될 수 있다.According to embodiments of the present invention, the sensing circuit may be further connected with a current sensing unit for sensing and amplifying the current of the global data line pair.

따라서, 본 발명의 메모리 장치에 의하면, 데이터 라인 선택부에 의해 제1 로컬 데이터 라인 쌍의 라인 부하가 차단된 제2 로컬 데이터 라인 쌍을 감지 증폭하는 로컬 데이터 라인 센스앰프의 데이터 센싱율이 향상되고, 입출력 데이터 라인 센스앰프의 전류 센싱 속도가 향상된다. 이에 따라, 로컬 데이터 라인의 활성화 시간이 짧은 고속 동작용 메모리에서 보다 안정적으로 데이터 센싱 동작을 수행한다.Therefore, according to the memory device of the present invention, the data sensing rate of the local data line sense amplifier for sensing and amplifying a second local data line pair in which the line load of the first local data line pair is cut off by the data line selector is improved. In addition, the current sensing speed of the input / output data line sense amplifier is improved. Accordingly, the data sensing operation is more stably performed in the high-speed memory for short activation time of the local data line.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 메모리 장치를 설명하는 도면이다. 도 2를 참조하면, 메모리 장치(200)는 도 1과 비교하여 로컬 데이터 라인 선택부(210)와 로컬 데이터 라인 센스앰프(220)를 구비한다는 점에서 차이가 있다. 나머지 구성 요소들인 비트라인 센스앰프(10), 칼럼 선택부(15) 및 입출력 데이터 라인 센스앰프(30)는 도 1과 동일하다. 설명의 중복을 피하기 위하여, 나머지 구성 요소들에 대한 설명은 생략된다.2 is a diagram illustrating a memory device according to the present invention. Referring to FIG. 2, the memory device 200 includes a local data line selector 210 and a local data line sense amplifier 220 in comparison with FIG. 1. The remaining components of the bit line sense amplifier 10, the column selector 15, and the input / output data line sense amplifier 30 are the same as in FIG. 1. In order to avoid duplication of description, descriptions of the remaining components are omitted.

로컬 데이터 라인 선택부(210)는 제1 로컬 데이터 라인 쌍(LIO, LIOB)과 제2 로컬 데이터 라인 쌍(SLIO, SLIOB) 사이에 연결되고, 로컬 데이터 라인 센스앰프 인에이블 신호(PLSAE)에 응답하는 엔모스 트랜지스터들(211, 212)로 구성된다. 로컬 데이터 라인 선택부(210)는 선택된 메모리 셀과 연결되는 비트라인 쌍들(BL, BLB)과 연결되는 제1 로컬 데이터 라인 쌍(LIO, LIOB)을 제2 로컬 데이터 라인 쌍(SLIO, SLIOB)과 연결시킨다. 이는 칼럼 선택부(50)를 통해 연결되는 복수의 비트라인 쌍들(BL BLB)로 인한 상당한 라인 부하를 갖는 제1 로컬 데이터 라인 쌍(LIO, LIOB)을 제2 로컬 데이터 라인 쌍(SLIO, SLIOB)과 차단시킨다. The local data line selector 210 is connected between the first local data line pair LIO and LIOB and the second local data line pair SLIO and SLIOB and responds to the local data line sense amplifier enable signal PLSAE. NMOS transistors 211 and 212. The local data line selector 210 may connect the first local data line pair LIO and LIOB connected to the bit line pairs BL and BLB connected to the selected memory cell with the second local data line pair SLIO and SLIOB. Connect it. The first local data line pair LIO and LIOB having a significant line load due to the plurality of bit line pairs BL BLB connected through the column selector 50 are connected to the second local data line pair SLIO and SLIOB. To block.

로컬 데이터 라인 센스앰프(220)는 구체적으로, 도 3과 같은 회로 다이어그램으로 구성된다. 도 3을 참조하면, 로컬 데이터 라인 센스 앰프(220)는 이퀄라이저부(310), 센싱부(320), 그리고 기입 스위칭부(330)를 포함한다.In detail, the local data line sense amplifier 220 includes a circuit diagram as shown in FIG. 3. Referring to FIG. 3, the local data line sense amplifier 220 includes an equalizer 310, a sensing unit 320, and a write switching unit 330.

이퀄라이저부(310)는 제2 로컬 데이터 라인(SLIO)과 제2 상보 로컬 데이터 라인(SLIOB)을 프리차아지 전압(VBL/2) 레벨로 등화시킨다. 이퀄라이저부(310)는 제2 로컬 데이터 라인(SJLO)과 프리차아지 전압(VBL/2) 사이에 연결되고 로컬 데이터 라인 등화 신호(CLIOEQ)에 응답하는 제1 엔모스 트랜지스터(311)와, 제2 상보 로컬 데이터 라인(SJLOB)과 프리차아지 전압(VBL/2) 사이에 연결되고 로컬 데이터 라인 등화 신호(CLIOEQ)에 응답하는 제2 엔모스 트랜지스터(312)를 포함한다.The equalizer 310 equalizes the second local data line SLIO and the second complementary local data line SLIOB to the precharge voltage VBL / 2 level. The equalizer 310 may include a first NMOS transistor 311 connected between the second local data line SJLO and the precharge voltage VBL / 2 and responsive to the local data line equalization signal CLIOEQ. And a second NMOS transistor 312 connected between the second complementary local data line SJLOB and the precharge voltage VBL / 2 and responsive to the local data line equalization signal CLIOEQ.

센싱부(320)는 제2 로컬 데이터 라인 쌍(SJLO, SLIOB)의 전압 차를 감지 증폭하여 글로벌 데이터 라인 쌍(GIO, GIOB)으로 전달하는 제1 내지 제5 엔모스 트랜지스터들(321-325)로 구성된다. 제1 엔모스 트랜지스터(321)은 제2 상보 로컬 데이터 라인(SLIOB)이 그 게이트에 연결되고, 제2 로컬 데이터 라인(SLIO)이 그 드레인에 연결된다. 제2 엔모스 트랜지스터(322)는 제2 로컬 데이터 라인(SLIO)이 그 게이트에 연결되고, 제2 상보 로컬 데이터 라인(SLIOB)이 그 드레인에 연결된다. 제3 엔모스 트랜지스터(323)는 제1 및 제2 엔모스 트랜지스터들(321, 322)의 소스들과 접지 전압(VSS) 사이에 연결되고 로컬 데이터 라인 센스앰프 인에이블 신호(PLSAE)가 그 게이트에 연결된다. 제4 엔모스 트랜지스터(324)는 제2 로컬 데이터 라인(SLIO)이 그 게이트에 연결되고, 제3 엔모스 트랜지스터(323)의 소스가 그 소스에 연결되고 상보 글로벌 데이터 라인(GIOB)이 그 드레인에 연결된다. 제5 엔모스 트랜지스터(325)는 제2 상보 로컬 데이터 라인(SLIOB)이 그 게이트에 연결되고, 제3 엔모스 트랜지스터(323)의 소스가 그 소스에 연결되고 글로벌 데이터 라인(GIO)이 그 드레인에 연결된다.The sensing unit 320 senses and amplifies a voltage difference between the second local data line pairs SJLO and SLIOB and transfers the first to fifth NMOS transistors 321 to 325 to transfer the voltage difference to the global data line pairs GIO and GIOB. It consists of. In the first NMOS transistor 321, a second complementary local data line SLIOB is connected to a gate thereof, and a second local data line SLIO is connected to a drain thereof. In the second NMOS transistor 322, a second local data line SLIO is connected to a gate thereof, and a second complementary local data line SLIOB is connected to a drain thereof. The third NMOS transistor 323 is connected between the sources of the first and second NMOS transistors 321 and 322 and the ground voltage VSS, and the local data line sense amplifier enable signal PLSAE is connected to the gate thereof. Is connected to. The fourth NMOS transistor 324 has a second local data line SLIO connected to the gate thereof, a source of the third NMOS transistor 323 connected to the source thereof, and the complementary global data line GIOB has a drain thereof. Is connected to. The fifth NMOS transistor 325 has a second complementary local data line SLIOB connected to its gate, a source of the third NMOS transistor 323 is connected to the source, and a global data line GIO is drained thereof. Is connected to.

센싱부(320)는 로컬 데이터 라인 센스앰프 인에이블 신호(PLSAE)가 로직 하이로 활성화됨에 따라 제3 엔모스 트랜지스터(323)가 턴온되어, 제2 글로벌 데이터 라인(SLIO)과 제2 상보 글로벌 데이터 라인(SLIOB)의 전압 차를 감지 증폭한다. 만약 제2 글로벌 데이터 라인(SLIO)이 제2 상보 글로벌 데이터 라인(SLIOB) 보다 높은 전압 레벨인 경우, 제2 엔모스 트랜지스터(322)와 제4 엔모스 트랜지스터(324)가 턴온된다. 이에 따라, 제2 상보 글로벌 데이터 라인(SLIOB)는 제2 엔모스 트랜지스터(322)와 제3 엔모스 트랜지스터(323)를 흐르는 전류 경로에 의해 접지 전압(VSS) 레벨이 되고, 상보 글로벌 데이터 라인(GIOB)은 제4 엔모스 트랜지스터(324)와 제3 엔모스 트랜지스터(323)를 흐르는 전류 경로에 의해 접지 전압(VSS) 레벨이 된다. 상보 글로벌 데이터 라인(GIOB)은 전류 경로를 통해 흐르는 전류를 센싱하는 입출력 데이터 라인 센스앰프(30)에 의해 로직 로우로 판단된다. 글로벌 데이터 라인(GIO)은 전류 경로가 형성되지 않아 입출력 데이터 라인 센스앰프(30)에 의해 로직 하이로 판단된다.In the sensing unit 320, as the local data line sense amplifier enable signal PLSAE is activated to logic high, the third NMOS transistor 323 is turned on so that the second global data line SLIO and the second complementary global data are turned on. Sense and amplify the voltage difference on the line SLIOB. If the second global data line SLIO has a higher voltage level than the second complementary global data line SLIOB, the second NMOS transistor 322 and the fourth NMOS transistor 324 are turned on. Accordingly, the second complementary global data line SLIOB becomes the ground voltage VSS level by a current path flowing through the second NMOS transistor 322 and the third NMOS transistor 323, and thus, the complementary global data line SLIOB. The GIOB is at the ground voltage VSS level by a current path flowing through the fourth NMOS transistor 324 and the third NMOS transistor 323. The complementary global data line GIOB is determined to be logic low by the input / output data line sense amplifier 30 that senses the current flowing through the current path. The global data line GIO is determined to be logic high by the input / output data line sense amplifier 30 because no current path is formed.

반대로, 만약 제2 글로벌 데이터 라인(SLIO)이 제2 상보 글로벌 데이터 라인(SLIOB) 보다 낮은 전압 레벨인 경우, 제1 엔모스 트랜지스터(321)와 제5 엔모스 트랜지스터(325)가 턴온된다. 이에 따라, 제2 글로벌 데이터 라인(SLIO)는 제1 엔모스 트랜지스터(321)와 제3 엔모스 트랜지스터(323)를 흐르는 전류 경로에 의해 접지 전압(VSS) 레벨이 되고, 글로벌 데이터 라인(GIO)은 제5 엔모스 트랜지스터(325)와 제3 엔모스 트랜지스터(323)를 흐르는 전류 경로에 의해 접지 전압(VSS) 레벨이 된다. 글로벌 데이터 라인(GIO)은 전류 경로를 통해 흐르는 전류를 센싱하는 입출력 데이터 라인 센스앰프(30)에 의해 로직 로우로 판단된다. 상보 글로벌 데이터 라인(GIOB)은 전류 경로가 형성되지 않아 입출력 데이터 라인 센스앰프(30)에 의해 로직 하이로 판단된다.On the contrary, if the second global data line SLIO is at a lower voltage level than the second complementary global data line SLIOB, the first NMOS transistor 321 and the fifth NMOS transistor 325 are turned on. Accordingly, the second global data line SLIO becomes the ground voltage VSS level by a current path flowing through the first NMOS transistor 321 and the third NMOS transistor 323, and the global data line GIO Is the ground voltage VSS level by the current path flowing through the fifth NMOS transistor 325 and the third NMOS transistor 323. The global data line GIO is determined to be a logic low by the input / output data line sense amplifier 30 that senses a current flowing through the current path. The complementary global data line GIOB is determined to be logic high by the input / output data line sense amplifier 30 because no current path is formed.

기입 스위칭부(330)는 기입 동작시 기입 신호(PMUXON)에 응답하여 제2 로컬 데이터 라인 쌍(SLIO, SLIOB)과 글로벌 데이터 라인 쌍(GIO, GIOB)을 연결시키는 제1 및 제2 엔모스 트랜지스터들(331, 332)로 구성된다. 기입 스위칭부(330)은 독출 동작시 제2 로컬 데이터 라인 쌍(SLIO, SLIOB)과 글로벌 데이터 라인 쌍(GIO, GIOB)의 연결을 차단한다.The write switching unit 330 connects the second local data line pair SLIO and SLIOB to the global data line pair GIO and GIOB in response to the write signal PMUXON during the write operation. Fields 331 and 332. The write switching unit 330 cuts off the connection between the second local data line pair SLIO and SLIOB and the global data line pair GIO and GIOB during a read operation.

상술한 로컬 데이터 라인 센스앰프(220)를 포함하는 메모리 장치(200)의 데이터 센싱 동작이 도 4a 내지 도 4c의 시뮬레이션 결과로 나타난다. 도 4a를 참조하면, 칼럼 선택 신호(CSL)의 활성화되고 비트라인 센스앰프(10)의 동작에 의해 비트라인 쌍(BL, BLB)의 전압 차가 벌어진다. 도 4b를 참조하면, 비트라인 쌍(BL, BLB)의 전압 차에 따라 제1 로컬 데이터 라인 쌍(LIO, LIOB)의 전압 차가 벌어진 다. 제1 로컬 데이터 라인 쌍(LIO, LIOB)의 전압들은 데이터 라인 선택부(210)를 통해 제2 로컬 데이터 라인 쌍(LIO, LIOB)으로 전달된다. 제2 로컬 데이터 라인 쌍(SLIO, SLIOB)의 전압 차는 로컬 데이터 라인 센스 앰프(220)에 의해 감지 증폭되어 크게 벌어진다. 도 4c를 참조하면, 제2 로컬 데이터 라인 쌍(SLIO, SLIOB)의 전압 차는 입출력 데이터 라인 센스 앰프(30)에 의해 감지 증폭되어 글로벌 데이터 라인 쌍(GIO, GIOB)의 전압 차로 크게 증폭된다.The data sensing operation of the memory device 200 including the local data line sense amplifier 220 described above is shown as a simulation result of FIGS. 4A to 4C. Referring to FIG. 4A, the voltage difference between the bit line pairs BL and BLB is increased by the activation of the column select signal CSL and the operation of the bit line sense amplifier 10. Referring to FIG. 4B, the voltage difference between the first local data line pair LIO and LIOB increases according to the voltage difference between the bit line pairs BL and BLB. Voltages of the first local data line pair LIO and LIOB are transferred to the second local data line pair LIO and LIOB through the data line selector 210. The voltage difference between the second local data line pair SLIO and SLIOB is largely sensed and amplified by the local data line sense amplifier 220. Referring to FIG. 4C, the voltage difference between the second local data line pair SLIO and SLIOB is sensed and amplified by the input / output data line sense amplifier 30 and greatly amplified by the voltage difference of the global data line pair GIO and GIOB.

한편, 종래의 도 1의 메모리 장치에서 입출력 데이터 라인 센스앰프(30)에 의해 감지 증폭된 글로벌 데이터 라인 쌍(GIO_old, GIOB_old)의 파형과 본 발명의 도 2의 메모리 장치(200)에서 입출력 데이터 라인 센스앰프(30)에 의해 감지 증폭된 글로벌 데이터 라인 쌍(GIO, GIOB)의 파형을 비교하면, 본 발명의 글로벌 데이터 라인 쌍(GIO, GIOB)의 전압 차가 더 빨리 벌어지는 것을 볼 수 있다.Meanwhile, the waveforms of the pair of global data lines GIO_old and GIOB_old sensed and amplified by the input / output data line sense amplifier 30 in the conventional memory device of FIG. 1 and the input / output data lines in the memory device 200 of FIG. 2 of the present invention. Comparing the waveforms of the global data line pairs GIO and GIOB sensed and amplified by the sense amplifier 30, it can be seen that the voltage difference between the global data line pairs GIO and GIOB of the present invention is spreading faster.

이것은, 입출력 데이터 라인 센스앰프(30)의 입장에서, 본 발명의 데이터 라인 선택부(210)에 의해 제1 로컬 데이터 라인 쌍(LIO, LIOB)의 라인 부하가 차단되었고, 또한, 로컬 데이터 라인 센스앰프(220)에 의해 전류 센싱 속도가 향상되었음을 의미한다. 이에 따라, 본 발명의 메모리 장치는 데이터 센싱율이 향상되어 고속의 데이터 센싱 동작을 수행할 수 있다.This is because, from the standpoint of the input / output data line sense amplifier 30, the line load of the first local data line pair LIO and LIOB is cut off by the data line selection unit 210 of the present invention, and the local data line sense This means that the current sensing speed is improved by the amplifier 220. Accordingly, the memory device of the present invention can improve the data sensing rate to perform a high speed data sensing operation.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이 다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

이상에서 설명한 바와 같이, 본 발명의 메모리 장치에 의하면, 데이터 라인 선택부에 의해 제1 로컬 데이터 라인 쌍의 라인 부하가 차단된 제2 로컬 데이터 라인 쌍을 감지 증폭하는 로컬 데이터 라인 센스앰프의 데이터 센싱율이 향상되고, 입출력 데이터 라인 센스앰프의 전류 센싱 속도가 향상된다. 이에 따라, 로컬 데이터 라인의 활성화 시간이 짧은 고속 동작용 메모리에서 보다 안정적으로 데이터 센싱 동작을 수행한다.As described above, according to the memory device of the present invention, data sensing of a local data line sense amplifier that senses and amplifies a second local data line pair in which a line load of the first local data line pair is cut off by the data line selection unit. The rate is improved and the current sensing speed of the input / output data line sense amplifiers is improved. Accordingly, the data sensing operation is more stably performed in the high-speed memory for short activation time of the local data line.

Claims (8)

비트라인 쌍의 데이터를 감지 증폭하여 제1 로컬 데이터 라인 쌍으로 전달하는 제1 센싱 수단;First sensing means for sensing and amplifying the data of the bit line pair and transferring the data to the first local data line pair; 제2 센싱 수단을 인에이블시키는 센스앰프 인에이블 신호에 응답하여 상기 제1 로컬 데이터 라인 쌍과 제2 로컬 데이터 라인 쌍을 선택적으로 연결하는 데이터 라인 선택부;A data line selector for selectively connecting the first local data line pair and the second local data line pair in response to a sense amplifier enable signal for enabling a second sensing means; 상기 제2 로컬 데이터 라인 쌍의 데이터를 감지 증폭하여 글로벌 데이터 라인 쌍으로 전달하는 상기 제2 센싱 수단; 및The second sensing means for sensing and amplifying data of the second local data line pair and transferring the data to the global data line pair; And 상기 글로벌 데이터 라인 쌍의 전류를 감지 증폭하는 제3 센싱 수단을 구비하는 것을 특징으로 하는 메모리 장치.And third sensing means for sensing and amplifying the current of the global data line pair. 제1항에 있어서, 상기 데이터 라인 선택부는,The data line selector of claim 1, 상기 센스앰프 인에이블 신호가 그 게이트에 연결되고, 상기 제1 로컬 데이터 라인과 상기 제2 로컬 데이터 라인 사이에 연결되는 제1 엔모스 트랜지스터; 및A first NMOS transistor coupled to the gate of the sense amplifier enable signal and connected between the first local data line and the second local data line; And 상기 센스앰프 인에이블 신호가 그 게이트에 연결되고, 제1 상보 로컬 데이터 라인과 제2 상보 로컬 데이터 라인 사이에 연결되는 제2 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 메모리 장치.And a second NMOS transistor connected to the gate of the sense amplifier enable signal and connected between a first complementary local data line and a second complementary local data line. 제1항에 있어서, 상기 제2 센싱 수단은,The method of claim 1, wherein the second sensing means, 데이터 라인 등화 신호에 응답하여 상기 제1 로컬 데이터 라인 쌍을 프리차아지 전압 레벨로 등화시키는 이퀄라이저부;An equalizer unit for equalizing the first local data line pair to a precharge voltage level in response to a data line equalization signal; 상기 제2 로컬 데이터 라인 쌍의 전압 차를 감지 증폭하여 상기 글로벌 데이터 라인 쌍으로 전달하는 센싱부; 및A sensing unit which senses and amplifies a voltage difference between the second local data line pair and transfers the difference to the global data line pair; And 기입 신호에 응답하여 상기 제2 로컬 데이터 라인 쌍과 상기 글로벌 데이터 라인 쌍을 연결하는 기입 스위칭부를 구비하는 것을 특징으로 하는 메모리 장치. And a write switching unit connecting the second local data line pair and the global data line pair in response to a write signal. 제3항에 있어서, 상기 이퀄라이저부는The method of claim 3, wherein the equalizer unit 상기 데이터 라인 등화 신호가 그 게이트에 연결되고, 상기 제1 로컬 데이터 라인이 그 드레인에 연결되고, 상기 프리차아지 전압이 그 소스에 연결되는 제1 엔모스 트랜지스터; 및A first NMOS transistor coupled to the data line equalization signal at its gate, coupled to the drain thereof at the first local data line, and coupled to the source thereof at the precharge voltage; And 상기 데이터 라인 등화 신호가 그 게이트에 연결되고, 제1 상보 로컬 데이터 라인이 그 드레인에 연결되고, 상기 프리차아지 전압이 그 소스에 연결되는 제2 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 메모리 장치. And a second NMOS transistor, wherein the data line equalization signal is coupled to its gate, a first complementary local data line is coupled to its drain, and the precharge voltage is coupled to its source. . 제3항에 있어서, 상기 센싱부는The method of claim 3, wherein the sensing unit 제2 상보 로컬 데이터 라인이 그 게이트에 연결되고, 상기 제2 로컬 데이터 라인이 그 드레인에 연결되는 제1 엔모스 트랜지스터;A first NMOS transistor having a second complementary local data line coupled to its gate and the second local data line coupled to its drain; 상기 제2 로컬 데이터 라인이 그 게이트에 연결되고, 상기 제2 상보 로컬 데이터 라인이 그 드레인에 연결되는 제2 엔모스 트랜지스터;A second NMOS transistor connected at a gate thereof to the second local data line, and at a drain thereof to the second complementary local data line; 상기 제1 및 제2 엔모스 트랜지스터들의 소스들과 접지 전압 사이에 연결되고, 상기 센스앰프 인에이블 신호가 그 게이트에 연결되는 제3 엔모스 트랜지스터;A third NMOS transistor connected between the sources of the first and second NMOS transistors and a ground voltage, and the sense amplifier enable signal connected to a gate thereof; 상기 제2 로컬 데이터 라인이 그 게이트에 연결되고, 상기 제3 엔모스 트랜지스터의 소스가 그 소스에 연결되고, 상보 글로벌 데이터 라인이 그 드레인에 연결되는 제4 엔모스 트랜지스터; 및A fourth NMOS transistor connected to the gate of the second local data line, a source of the third NMOS transistor connected to the source thereof, and a complementary global data line connected to the drain thereof; And 상기 제2 상보 로컬 데이터 라인이 그 게이트에 연결되고, 상기 제3 엔모스 트랜지스터의 소스가 그 소스에 연결되고, 상기 글로벌 데이터 라인이 그 드레인에 연결되는 제5 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 메모리 장치.And a fifth NMOS transistor, wherein the second complementary local data line is connected to its gate, the source of the third NMOS transistor is connected to its source, and the global data line is connected to its drain. Memory device. 제3항에 있어서, 상기 기입 스위칭부는The method of claim 3, wherein the write switching unit 상기 기입 신호가 그 게이트에 연결되고, 상기 제2 로컬 데이터 라인과 상기 글로벌 데이터 라인 사이에 연결되는 제1 엔모스 트랜지스터; 및A first NMOS transistor connected to the gate of the write signal and connected between the second local data line and the global data line; And 상기 기입 신호가 그 게이트에 연결되고, 제2 상보 로컬 데이터 라인과 상보 글로벌 데이터 라인 사이에 연결되는 제2 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 메모리 장치.And a second NMOS transistor coupled to the gate thereof, the write signal coupled between a second complementary local data line and a complementary global data line. 상보 데이터 라인이 그 게이트에 연결되고, 데이터 라인이 그 드레인에 연결되는 제1 엔모스 트랜지스터;A first NMOS transistor having a complementary data line connected to its gate and a data line connected to the drain thereof; 상기 데이터 라인이 그 게이트에 연결되고, 상기 상보 데이터 라인이 그 드레인에 연결되는 제2 엔모스 트랜지스터;A second NMOS transistor having the data line connected to its gate and the complementary data line connected to the drain thereof; 상기 제1 및 제2 엔모스 트랜지스터들의 소스들과 접지 전압 사이에 연결되고, 상기 센싱 인에이블 신호가 그 게이트에 연결되는 제3 엔모스 트랜지스터;A third NMOS transistor connected between the sources of the first and second NMOS transistors and a ground voltage, and the sensing enable signal connected to a gate thereof; 상기 데이터 라인이 그 게이트에 연결되고, 상기 제3 엔모스 트랜지스터의 소스가 그 소스에 연결되고, 상보 글로벌 데이터 라인이 그 드레인에 연결되는 제4 엔모스 트랜지스터; 및A fourth NMOS transistor coupled to the data line thereof, a source of the third NMOS transistor coupled to the source thereof, and a complementary global data line coupled to the drain thereof; And 상기 상보 데이터 라인이 그 게이트에 연결되고, 상기 제3 엔모스 트랜지스터의 소스가 그 소스에 연결되고, 상기 글로벌 데이터 라인이 그 드레인에 연결되는 제5 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 센싱 회로.And a fifth NMOS transistor, wherein the complementary data line is connected to its gate, the source of the third NMOS transistor is connected to its source, and the global data line is connected to its drain. . 제7항에 있어서, 상기 센싱 회로는 The method of claim 7, wherein the sensing circuit 상기 글로벌 데이터 라인 쌍의 전류를 감지 증폭하는 전류 센싱부와 더 연결되는 것을 특징으로 하는 센싱 회로.And a current sensing unit configured to sense and amplify the current of the global data line pair.
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