KR20080076621A - Semiconductor package - Google Patents

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KR20080076621A KR1020070016800A KR20070016800A KR20080076621A KR 20080076621 A KR20080076621 A KR 20080076621A KR 1020070016800 A KR1020070016800 A KR 1020070016800A KR 20070016800 A KR20070016800 A KR 20070016800A KR 20080076621 A KR20080076621 A KR 20080076621A
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임준수
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Abstract

A semiconductor package is provided to prevent warpage of the semiconductor package caused by thermal stress by forming a fence on a substrate and covering the substrate including a semiconductor chip and the fence with an encapsulation material. A semiconductor package comprises a substrate(100), a semiconductor chip(140), a fence(130), an encapsulation material(160). The semiconductor chip is formed on the substrate. The fence contacts the substrate, and surrounds the semiconductor chip. The encapsulation material is formed on the substrate including the semiconductor chip and the fence. Bonding wires(150) connect the semiconductor chip with the substrate electrically. The fence surrounds the semiconductor chip and the bonding wires laterally.

Description

반도체 패키지{Semiconductor package}Semiconductor Package {Semiconductor package}

도 1은 종래 기술에 의한 반도체 패키지의 단면을 도시한 단면도이다.1 is a cross-sectional view showing a cross section of a semiconductor package according to the prior art.

도 2는 본 발명의 일실시예에 따른 반도체 패키지의 단면을 도시한 단면도이다. 2 is a cross-sectional view showing a cross section of a semiconductor package according to an embodiment of the present invention.

도 3 내지 도 5는 본 발명의 다른 실시예에 따른 반도체 패키지의 평면도들이다. 3 to 5 are plan views of semiconductor packages according to other embodiments of the present invention.

도 6은 종래 기술에 의한 반도체 패키지에서 볼편평도의 분포도이다.6 is a distribution diagram of ball flatness in a semiconductor package according to the prior art.

도 7은 본 발명의 실시예들에 따른 반도체 패키지에서 볼편평도의 분포도이다.7 is a distribution diagram of ball flatness in a semiconductor package according to example embodiments of the inventive concepts.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 기판 110 : 기판패드100: substrate 110: substrate pad

120 : 솔더볼 130 : 펜스120: solder ball 130: fence

140 : 반도체칩 150 : 본딩와이어140: semiconductor chip 150: bonding wire

160 : 밀봉재160: sealing material

본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 열응력에 대하여 기판의 휨을 방지하는 구조를 가지는 반도체 패키지에 관한 것이다. The present invention relates to a semiconductor package, and more particularly, to a semiconductor package having a structure that prevents bending of the substrate against thermal stress.

도 1은 종래 기술에 의한 반도체 패키지의 단면을 도시한 단면도이다.1 is a cross-sectional view showing a cross section of a semiconductor package according to the prior art.

도 1을 참조하면, 종래의 반도체 패키지에서는 기판(10) 하에 형성된 기판패드(11)에 솔더볼(12)이 형성된다. 한편 기판(10) 상에 반도체칩(미도시)가 적층되어 형성되고 상기 반도체칩과 기판(10)을 전기적으로 연결하는 본딩와이어(미도시)가 존재한다. 상기 반도체칩 및 상기 본딩와이어를 포함하는 기판(10)상에 봉지재가 형성된다. 반도체 패키지는 후속 공정에서 열을 받을 수 있으며, 이 경우 반도체 패키지 크기, 봉지재(16)의 두께, 기판(10)의 두께 및 반도체칩의 크기나 두께등의 인자에 따라 휨(warpage)거동이 발생할 수 있다. 이는 반도체 패키지를 구성하는 각각의 물질의 유리전이온도(Tg)가 다르기 때문에 발생하게 된다. 이러한 현상은 반도체 조립공정에서 리드프레임 가이드 레일 인덱스(guide rail index) 문제, 마킹 콘트라스트 불량, 테스트 소켓 안착 불량 및 볼편평도 불량들을 야기하여 생산성 저하 및 수율감소를 발생시킬 수 있다. 또한 근본적으로 기판 실장 문제까지 발생하여 양산화에 한계요인으로 작용하고 있다. Referring to FIG. 1, in the conventional semiconductor package, the solder ball 12 is formed on the substrate pad 11 formed under the substrate 10. On the other hand, there is a bonding wire (not shown) formed by stacking a semiconductor chip (not shown) on the substrate 10 and electrically connecting the semiconductor chip and the substrate 10. An encapsulant is formed on the substrate 10 including the semiconductor chip and the bonding wire. The semiconductor package may receive heat in a subsequent process. In this case, warpage behavior may vary depending on factors such as the semiconductor package size, the thickness of the encapsulant 16, the thickness of the substrate 10, and the size or thickness of the semiconductor chip. May occur. This occurs because the glass transition temperature (Tg) of each material constituting the semiconductor package is different. This phenomenon can lead to poor leadframe guide rail index, poor marking contrast, poor test socket seating, and poor ball flatness in the semiconductor assembly process, resulting in reduced productivity and reduced yield. In addition, there is a problem that the substrate mounting problem is fundamentally limiting the mass production.

본 발명이 이루고자 하는 기술적 과제는 반도체 패키지 휨 거동을 방지할 수 있는 구조를 가지는 반도체 패키지를 제공하는 데 있다. An object of the present invention is to provide a semiconductor package having a structure that can prevent the semiconductor package bending behavior.

상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 패키지 는 기판; 상기 기판 상에 형성된 반도체칩; 상기 기판 상에 접촉하여 형성되고 상기 반도체칩을 에워싸는 펜스; 및 상기 반도체칩 및 상기 펜스를 포함한 상기 기판 상에 형성된 봉지재;를 포함한다. 상기 펜스는 상기 반도체칩을 측면으로 에워싸는 펜스일 수 있다. 또한 본 발명의 실시예에 따른 반도체 패키지는 상기 반도체칩과 상기 기판을 전기적으로 연결하는 본딩와이어를 더 포함하고, 상기 펜스는 상기 반도체칩 및 상기 본딩와이어를 측면으로 에워싸는 펜스일 수 있다. 상기 기판의 수직 방향 투영에 있어서 상기 펜스는 상기 반도체칩을 중심으로 원형의 형상 또는 다각형의 형상을 가질 수 있다. 상기 다각형은 사각형 또는 팔각형일 수 있다. 바람직하게는 상기 다각형은 정다각형이며, 상기 사각형 또는 팔각형은 정사각형 또는 정팔각형인 것이 바람직하다. 상기 펜스는 금속물질(예를 들어, 구리) 또는 실리콘을 포함하여 구성될 수 있다. 상기 펜스는 상기 기판 상에 에폭시를 포함하는 물질에 의해 접촉되어 형성될 수 있다. The semiconductor package according to an embodiment of the present invention for achieving the technical problem is a substrate; A semiconductor chip formed on the substrate; A fence formed on and in contact with the substrate and surrounding the semiconductor chip; And an encapsulant formed on the substrate including the semiconductor chip and the fence. The fence may be a fence surrounding the semiconductor chip on the side. In addition, the semiconductor package according to the embodiment of the present invention further includes a bonding wire electrically connecting the semiconductor chip and the substrate, the fence may be a fence surrounding the semiconductor chip and the bonding wire to the side. In the vertical projection of the substrate, the fence may have a circular shape or a polygonal shape with respect to the semiconductor chip. The polygon may be rectangular or octagonal. Preferably, the polygon is a regular polygon, the square or octagon is preferably a square or a regular octagon. The fence may comprise a metallic material (eg, copper) or silicon. The fence may be formed in contact with the material containing the epoxy on the substrate.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 또 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 다른 구성요소에 직접 접촉하거나 중간에 개재되는 구성요소들이 존재할 수 있다고 해석될 수 있다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the scope of the invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout. Throughout the specification, when referring to one component, such as a film, region, or substrate, being "on" another component, the component is in direct contact with or intervening with another component. It can be interpreted that elements may exist.

또한, "하부의(lower)" 또는 "바닥(bottom)" 및 "상부의(upper)" 또는 "정상(top)"과 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 하부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 상부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "하부의"라는 용어는, 도면의 특정한 방향에 의존하여, "하부의" 및 "상부의" 방향 모두를 포함할 수 있다. 유사하게, 도면들의 하나에서 소자가 뒤집어 진다면, 다른 요소들의 "아래의(below or beneath)"라고 묘사되어 있는 요소들은 상기 다른 요소들의 "위의(above)" 방향을 가지게 된다. 그러므로, 예로써 든 "아래의"라는 용어는, 위 및 아래의 방향 모두를 포함할 수 있다.Also, relative terms such as "lower" or "bottom" and "upper" or "top" may be used to describe certain elements for other elements as illustrated in the figures. It can be used here to describe a relationship. It may be understood that relative terms are intended to include other directions of the device in addition to the direction depicted in the figures. For example, if the device is turned over in the figures, elements depicted as being on the bottom side of the other elements will be oriented on the top side of the other elements. Thus, the example "lower" may include both "lower" and "upper" directions, depending on the particular direction of the figure. Similarly, if an element is flipped in one of the figures, elements described as "below or beneath" of the other elements will have the "above" direction of the other elements. Thus, the example "below" may encompass both up and down directions.

도 2는 본 발명의 일실시예에 따른 반도체 패키지의 단면을 도시한 단면도이고, 도 3 내지 도 5는 본 발명의 다른 실시예에 따른 반도체 패키지의 평면도들이다. 2 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention, and FIGS. 3 to 5 are plan views of a semiconductor package according to another embodiment of the present invention.

도 2 및 도 3을 참조하면, 본 발명의 일실시예에 따른 반도체 패키지는 기판(100) 상에 반도체칩(140)이 형성된다. 반도체칩(140)은 하나 이상의 반도체칩이 순차적으로 적층된 구조일 수 있다. 한편, 반도체칩(140)과 기판(100)을 전기적으 로 연결하는 본딩와이어(150)가 형성된다. 반도체 패키지는 기판(100) 상에 접촉하여 형성되고 반도체칩(140)을 에워싸는 펜스(130)를 포함한다. 펜스(130)는 반도체칩(140) 및 본딩와이어(150)를 에워싸는 구조를 가질 수 있다. 도2 내지 도 3에서 도시된 것처럼 펜스(130)는 반도체칩(140) 및 본딩와이어(150)를 측면으로 에워싸는 펜스의 구조를 가질 수 있다. 즉, 점차 경박단소화하는 반도체 패키지의 구조에서는 반도체칩(140) 및 본딩와이어(150)의 상면 및 측면을 에워싸는 구조보다는 측면을 에워싸는 구조가 바람직할 수 있다. 기판(100) 하에는 기판패드(110)이 형성되고 기판패드(110)에는 볼 구조를 가지는 연결단자(예를 들어, 솔더볼)가 접촉될 수 있다. 펜스(130)는 열전도율이 뛰어난 금속물질을 포함하여 구성될 수 있으며 바람직하게는 구리를 포함하여 구성될 수 있다. 한편, 펜스(130)는 열전도율은 금속물질보다 낮지만 반도체 공장에서 값싸고 쉽게 형성할 수 있는 실리콘을 포함하여 구성할 수 있다. 반도체 패키지의 특성에 따라 펜스(130)의 두께 및 재질은 적정화 시킬 수 있다. 펜스(130)는 기판(100) 상에 접촉하여 형성하는 데, 바람직하게는 기판(100) 상에 에폭시를 포함하는 물질에 의해 접촉되어 형성될 수 있다. 그리고/또는 기판(100)의 표면에 그루브(groove)를 형성하여 상기 그루브에 펜스(130)의 하단부를 삽입하여 기판(100)과 접촉하는 펜스(130)를 형성할 수 있다. 2 and 3, in the semiconductor package according to the exemplary embodiment, the semiconductor chip 140 is formed on the substrate 100. The semiconductor chip 140 may have a structure in which one or more semiconductor chips are sequentially stacked. Meanwhile, a bonding wire 150 electrically connecting the semiconductor chip 140 and the substrate 100 is formed. The semiconductor package includes a fence 130 formed in contact with the substrate 100 and surrounding the semiconductor chip 140. The fence 130 may have a structure surrounding the semiconductor chip 140 and the bonding wire 150. As illustrated in FIGS. 2 and 3, the fence 130 may have a structure of a fence surrounding the semiconductor chip 140 and the bonding wire 150. That is, in the structure of the semiconductor package, which is gradually reduced in size, the structure surrounding the side surface may be preferable to the structure surrounding the top and side surfaces of the semiconductor chip 140 and the bonding wire 150. A substrate pad 110 may be formed under the substrate 100, and a connection terminal (eg, solder ball) having a ball structure may contact the substrate pad 110. The fence 130 may include a metal material having excellent thermal conductivity, and preferably, may include copper. Meanwhile, the fence 130 may include silicon that is lower in thermal conductivity than a metal material but is inexpensive and easily formed in a semiconductor factory. According to the characteristics of the semiconductor package, the thickness and material of the fence 130 may be optimized. The fence 130 is formed in contact with the substrate 100. Preferably, the fence 130 may be formed in contact with a material including an epoxy on the substrate 100. In addition, a groove 130 may be formed on the surface of the substrate 100 to insert the lower end of the fence 130 into the groove to form the fence 130 in contact with the substrate 100.

도 3을 참조하면, 기판(100)의 수직 방향 투영에 있어서 펜스(130)는 반도체칩(140)을 중심으로 원형의 형상을 가질 수 있다. 한편, 펜스(130)는 기판(100)의 수직 방향 투영에 있어서 다각형(예를 들어, 사각형 또는 팔각형)의 형상을 가질 수 있다. 펜스(130)는 기판(100)에 유발되는 응력에 의해 발생하는 휨현상을 방지 하기 위한 목적으로 구성되므로 반도체칩(140)을 중심으로 대칭적인 형상을 가지는 것이 바람직하다. 따라서, 상기 다각형은 정다각형(예를 들어, 정사각형(도 4의 130) 또는 정팔각형(도 5의 130))의 형상을 가지는 것이 바람직하다. Referring to FIG. 3, the fence 130 may have a circular shape centering on the semiconductor chip 140 in the vertical projection of the substrate 100. Meanwhile, the fence 130 may have a shape of a polygon (for example, a rectangle or an octagon) in the vertical projection of the substrate 100. The fence 130 has a symmetrical shape with respect to the semiconductor chip 140 because it is configured for the purpose of preventing bending caused by the stress induced in the substrate 100. Thus, the polygon preferably has the shape of a regular polygon (eg, square (130 in FIG. 4) or regular octagon (130 in FIG. 5)).

본 발명의 실시예들에 따른 반도체 패키지에서 펜스(130)를 기판(100) 상에 형성하는 공정은 기판(100) 상에 반도체칩(140) 및 본딩와이어(150)를 형성한 후에 수행할 수 있다. 또는 기판(100) 상에 반도체칩(140)을 형성한 후 펜스(130)를 형성하고 그 다음에 본딩와이어(150)를 형성할 수도 있다. 또 다른 방법으로는 기판(100)상에 펜스(130)를 먼저 형성하고 그 다음에 펜스(130) 내에 반도체칩(140) 및 본딩와이어(150)를 기판(100) 상에 형성할 수도 있다. In the semiconductor package according to the embodiments of the present invention, the process of forming the fence 130 on the substrate 100 may be performed after the semiconductor chip 140 and the bonding wire 150 are formed on the substrate 100. have. Alternatively, after the semiconductor chip 140 is formed on the substrate 100, the fence 130 may be formed, and then the bonding wire 150 may be formed. Alternatively, the fence 130 may be first formed on the substrate 100, and then the semiconductor chip 140 and the bonding wire 150 may be formed on the substrate 100 in the fence 130.

한편, 기판(100)은 PCB 기판을 포함할 수 있으며, 밀봉재(160)는 EMC를 포함할 수 있다. 특히 밀봉재(160)가 기판(100)의 전면을 다 덮지 않는(즉, 기판(100)의 면적은 밀봉재(160)가 기판(100)을 덮는 면적보다 크다) 반도체 패키지에서 열에 의한 기판의 휨현상이 잘 일어나므로 PBGA(Plastic Ball Grid Array) 또는 TEBGA(Thermal Enhanced BGA)와 같은 반도체 패키지 구조에서 본 발명의 기술적 구성이 더욱 효과적일 수 있다. Meanwhile, the substrate 100 may include a PCB substrate, and the sealing material 160 may include EMC. In particular, in the semiconductor package in which the sealing material 160 does not cover the entire surface of the substrate 100 (that is, the area of the substrate 100 is larger than the area in which the sealing material 160 covers the substrate 100), the warpage of the substrate due to heat in the semiconductor package may occur. As it happens well, the technical configuration of the present invention may be more effective in a semiconductor package structure such as Plastic Ball Grid Array (PBGA) or Thermal Enhanced BGA (TEBGA).

도 6은 종래 기술에 의한 반도체 패키지에서 볼편평도의 분포도이고, 도 7은 본 발명의 실시예들에 따른 반도체 패키지에서 볼편평도의 분포도이다.6 is a distribution diagram of ball flatness in a semiconductor package according to the related art, and FIG. 7 is a distribution diagram of ball flatness in a semiconductor package according to embodiments of the present disclosure.

도 6 및 도 7을 참조하면, 본 발명의 실시예들에 따른 반도체 패키지를 적용할 경우 종래 기술보다 볼편평도가 개선되고 분포도 양호함을 확인할 수 있다. 6 and 7, when the semiconductor package according to the embodiments of the present invention is applied, it can be seen that the ball flatness is improved and the distribution is better than that of the prior art.

발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공 되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다. The foregoing description of specific embodiments of the invention has been presented for purposes of illustration and description. Therefore, it is apparent that the present invention is not limited to the above embodiments, and various modifications and changes can be made, such as by combining the embodiments within the technical idea of the present invention.

본 발명에 의한 반도체 패키지에 따르면, 열응력(thermal stress)에 의한 기판의 변형을 최소할 할 수 있다. According to the semiconductor package according to the present invention, deformation of the substrate due to thermal stress can be minimized.

Claims (14)

기판;Board; 상기 기판 상에 형성된 반도체칩;A semiconductor chip formed on the substrate; 상기 기판 상에 접촉하여 형성되고 상기 반도체칩을 에워싸는 펜스; 및A fence formed on and in contact with the substrate and surrounding the semiconductor chip; And 상기 반도체칩 및 상기 펜스를 포함한 상기 기판 상에 형성된 밀봉재;를 포함하는 반도체 패키지.And a sealing member formed on the substrate including the semiconductor chip and the fence. 제1항에 있어서, 상기 펜스는 상기 반도체칩을 측면으로 에워싸는 펜스인 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the fence is a fence that surrounds the semiconductor chip on a side surface. 제1항에 있어서, 상기 반도체칩과 상기 기판을 전기적으로 연결하는 본딩와이어를 더 포함하고, 상기 펜스는 상기 반도체칩 및 상기 본딩와이어를 측면으로 에워싸는 펜스인 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, further comprising a bonding wire electrically connecting the semiconductor chip and the substrate, wherein the fence is a fence surrounding a side of the semiconductor chip and the bonding wire. 제1항에 있어서, 상기 펜스는 상기 기판의 수직 방향 투영에 있어서 상기 반도체칩을 중심으로 원형의 형상을 가지는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the fence has a circular shape with respect to the semiconductor chip in a vertical projection of the substrate. 제1항에 있어서, 상기 펜스는 상기 기판의 수직 방향 투영에 있어서 상기 반도체칩을 중심으로 다각형의 형상을 가지는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the fence has a polygonal shape with respect to the semiconductor chip in a vertical projection of the substrate. 제5항에 있어서, 상기 펜스는 상기 기판의 수직 방향 투영에 있어서 상기 반도체칩을 중심으로 사각형의 형상을 가지는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 5, wherein the fence has a quadrangular shape with respect to the semiconductor chip in a vertical projection of the substrate. 제5항에 있어서, 상기 펜스는 상기 기판의 수직 방향 투영에 있어서 상기 반도체칩을 중심으로 팔각형의 형상을 가지는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 5, wherein the fence has an octagonal shape with respect to the semiconductor chip in a vertical projection of the substrate. 제1항에 있어서, 상기 펜스는 금속물질을 포함하여 구성되는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the fence comprises a metal material. 제8항에 있어서, 상기 금속물질은 구리를 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 8, wherein the metal material comprises copper. 제1항에 있어서, 상기 펜스는 실리콘을 포함하여 구성되는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the fence comprises silicon. 제1항에 있어서, 상기 펜스는 상기 기판 상에 에폭시를 포함하는 물질에 의해 접촉되어 형성되는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the fence is formed in contact with an epoxy-containing material on the substrate. 제1항에 있어서, 상기 밀봉재는 EMC를 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the sealant comprises EMC. 제1항에 있어서, 상기 기판은 PCB 기판을 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the substrate comprises a PCB substrate. 제1항에 있어서, 상기 기판의 면적은 상기 밀봉재가 상기 기판을 덮는 면적보다 큰 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein an area of the substrate is larger than an area of the sealing material covering the substrate.
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